JP2003142608A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体記憶装置の配線の低抵抗化のため活性
領域上に設けられている金属シリサイド膜の厚さを増す
と、接合リーク電流値が増大する。半導体記憶装置にお
いては、この接合リーク電流が増大することは許容され
ない、接合リーク電流が増大することなく配線の低抵抗
化を図る。 【解決手段】 半導体記憶装置の周辺回路部基板の活性
領域上の金属シリサイド膜厚が、メモリセル部基板の活
性領域上の金属シリサイド膜厚より厚く、周辺回路部の
配線抵抗を低減し、一方メモリセル部の接合リーク電流
は従来と同様レベル値とした。
領域上に設けられている金属シリサイド膜の厚さを増す
と、接合リーク電流値が増大する。半導体記憶装置にお
いては、この接合リーク電流が増大することは許容され
ない、接合リーク電流が増大することなく配線の低抵抗
化を図る。 【解決手段】 半導体記憶装置の周辺回路部基板の活性
領域上の金属シリサイド膜厚が、メモリセル部基板の活
性領域上の金属シリサイド膜厚より厚く、周辺回路部の
配線抵抗を低減し、一方メモリセル部の接合リーク電流
は従来と同様レベル値とした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置お
よびその製造方法に係るものであり、特に基板の不純物
拡散層上の配線抵抗の低抵抗化を目的とした金属シリサ
イド膜を有する半導体記憶装置およびその製造方法に関
するものである。
よびその製造方法に係るものであり、特に基板の不純物
拡散層上の配線抵抗の低抵抗化を目的とした金属シリサ
イド膜を有する半導体記憶装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】半導体記憶装置の高性能化、高速化を狙
い、配線抵抗の低抵抗化が図られている。この低抵抗化
の一手段として半導体記憶装置の活性領域に金属シリサ
イド膜を形成することが採用されている。一般に低抵抗
化のために金属シリサイド膜厚を厚くするとその配線抵
抗は減少するが、その一方、接合界面と電極間との距離
が短くなり、ここに印加される電界が大きくなり接合リ
ーク電流が増大する。従って、活性領域の金属シリサイ
ド膜厚は接合リーク電流と低抵抗化との兼ね合いから決
定されている。ところで、ＤＲＡＭやＳＲＡＭ等の半導
体記憶装置では、メモリセル部と周辺回路部のそれぞれ
の活性領域に形成されている金属シリサイド膜厚は同一
の厚さを有して製造されている。この膜厚はメモリセル
部の接合リーク電流を少なく律することから定められた
ものであり、周辺回路部サイドからの要求機能では必ず
しもなかった。
い、配線抵抗の低抵抗化が図られている。この低抵抗化
の一手段として半導体記憶装置の活性領域に金属シリサ
イド膜を形成することが採用されている。一般に低抵抗
化のために金属シリサイド膜厚を厚くするとその配線抵
抗は減少するが、その一方、接合界面と電極間との距離
が短くなり、ここに印加される電界が大きくなり接合リ
ーク電流が増大する。従って、活性領域の金属シリサイ
ド膜厚は接合リーク電流と低抵抗化との兼ね合いから決
定されている。ところで、ＤＲＡＭやＳＲＡＭ等の半導
体記憶装置では、メモリセル部と周辺回路部のそれぞれ
の活性領域に形成されている金属シリサイド膜厚は同一
の厚さを有して製造されている。この膜厚はメモリセル
部の接合リーク電流を少なく律することから定められた
ものであり、周辺回路部サイドからの要求機能では必ず
しもなかった。
【０００３】
【発明が解決しようとする課題】しかしながら以上に述
べたような半導体記憶装置では、周辺回路部のより配線
抵抗の低抵抗化や、消費電力、発熱の低減さらには高速
化の要求に対して対応できなくなってきた。つまりメモ
リセル部の活性領域上の金属シリサイド構造によって支
配される周辺回路部の金属シリサイド構造では所望の低
抵抗値を有する配線は得られにくいという問題点があっ
た。
べたような半導体記憶装置では、周辺回路部のより配線
抵抗の低抵抗化や、消費電力、発熱の低減さらには高速
化の要求に対して対応できなくなってきた。つまりメモ
リセル部の活性領域上の金属シリサイド構造によって支
配される周辺回路部の金属シリサイド構造では所望の低
抵抗値を有する配線は得られにくいという問題点があっ
た。
【０００４】この発明はこのような課題を解決しようと
するためになされたものであり、メモリセル部と周辺回
路部の活性領域上では異なる膜厚の金属シリサイド膜を
形成しその膜厚はメモリセル部では接合リーク電流を増
大化しないよう配慮したものであり、周辺回路部ではメ
モリセル部より厚い金属シリサイド膜構造とし、低い抵
抗配線を備えた半導体記憶装置およびその製造方法の提
供することを目的としている。
するためになされたものであり、メモリセル部と周辺回
路部の活性領域上では異なる膜厚の金属シリサイド膜を
形成しその膜厚はメモリセル部では接合リーク電流を増
大化しないよう配慮したものであり、周辺回路部ではメ
モリセル部より厚い金属シリサイド膜構造とし、低い抵
抗配線を備えた半導体記憶装置およびその製造方法の提
供することを目的としている。
【０００５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、周辺回路部活性領域上の金属シリサイド膜厚
が、メモリセル部活性領域上の膜厚より厚いものであ
る。
憶装置は、周辺回路部活性領域上の金属シリサイド膜厚
が、メモリセル部活性領域上の膜厚より厚いものであ
る。
【０００６】また、基板に接してＮＳＧ膜が形成される
とともに、周辺回路部活性領域上の金属シリサイド膜厚
が、メモリセル部活性領域上の膜厚より厚いものであ
る。
とともに、周辺回路部活性領域上の金属シリサイド膜厚
が、メモリセル部活性領域上の膜厚より厚いものであ
る。
【０００７】また、半導体記憶装置の製造方法であっ
て、メモリセル部および周辺回路部の活性領域が形成さ
れた基板に接して層間絶縁膜を形成し周辺回路部活性領
域上に開口を形成し、全面に金属膜を成膜、第１の熱処
理によって金属シリサイド膜を形成し、次に、シリサイ
ド化しなかった金属膜を除去後、レジスト膜を設けメモ
リセル部の活性領域上の絶縁膜に開口形成、レジストを
除去し、全面に金属膜を成膜、第２の熱処理によって金
属シリサイドを形成し、シリサイド化しなかった金属膜
を除去後、第３の熱処理を施すステップを有するもので
ある。
て、メモリセル部および周辺回路部の活性領域が形成さ
れた基板に接して層間絶縁膜を形成し周辺回路部活性領
域上に開口を形成し、全面に金属膜を成膜、第１の熱処
理によって金属シリサイド膜を形成し、次に、シリサイ
ド化しなかった金属膜を除去後、レジスト膜を設けメモ
リセル部の活性領域上の絶縁膜に開口形成、レジストを
除去し、全面に金属膜を成膜、第２の熱処理によって金
属シリサイドを形成し、シリサイド化しなかった金属膜
を除去後、第３の熱処理を施すステップを有するもので
ある。
【０００８】またさらに前記第３の熱処理を施す前に、
全面にレジスト膜を設けた後メモリセル部の活性領域上
に開口を形成し、イオンを注入し、レジスト膜除去後第
３の熱処理を施すステップを有する半導体記憶装置の製
造方法である。
全面にレジスト膜を設けた後メモリセル部の活性領域上
に開口を形成し、イオンを注入し、レジスト膜除去後第
３の熱処理を施すステップを有する半導体記憶装置の製
造方法である。
【０００９】また、同様に前記第３の熱処理を施す前
に、全面にタングステン膜、タングステンナイトライド
膜またはチタンナイトライド膜よりなる保護膜を形成後
に第３の熱処理を施し、その後前記保護膜を除去するス
テップを有する半導体記憶装置の製造方法である。
に、全面にタングステン膜、タングステンナイトライド
膜またはチタンナイトライド膜よりなる保護膜を形成後
に第３の熱処理を施し、その後前記保護膜を除去するス
テップを有する半導体記憶装置の製造方法である。
【００１０】またさらに金属シリサイド膜がコバルトシ
リサイド、チタンシリサイド、ニッケルシリサイド、白
金シリサイドまたはバナジウムシリサイドのいずれかの
半導体記憶装置および半導体記憶装置の製造方法であ
る。
リサイド、チタンシリサイド、ニッケルシリサイド、白
金シリサイドまたはバナジウムシリサイドのいずれかの
半導体記憶装置および半導体記憶装置の製造方法であ
る。
【００１１】また、基板に接する層間絶縁膜がＮＳＧ膜
である半導体記憶装置の製造方法である。
である半導体記憶装置の製造方法である。
【００１２】またさらに、第１〜第３の熱処理は不活性
ガス雰囲気中で行われ第１、第２の熱処理は４００〜５
５０℃、３０〜１２０秒間、第３の熱処理は６５０〜８
５０℃、３０〜１２０秒間の処理とする製造方法であ
る。
ガス雰囲気中で行われ第１、第２の熱処理は４００〜５
５０℃、３０〜１２０秒間、第３の熱処理は６５０〜８
５０℃、３０〜１２０秒間の処理とする製造方法であ
る。
【００１３】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１の半導体記憶装置を図１および図２〜図６
に示す製造ステップによって説明する。図１はこの発明
の実施の形態１〜４に共通した半導体記憶装置例えばＤ
ＲＡＭ、ＳＲＡＭやロジック混載メモリ等の活性領域部
分を示す図である。メモリセル部と周辺回路部とは共通
の半導体基板１上に設けられている。２はゲート電極、
３は分離酸化膜（ＬＯＣＯＳ又はトレンチ分離）であ
る、４ａは周辺回路部の活性領域上に設けられた金属シ
リサイド膜であり、ｔ１の膜厚を有している。４ｂはメ
モリセル部の活性領域上に設けられた金属シリサイド膜
であり、ｔ２の膜厚を有している。５は前記基板１に接
して設けられた層間絶縁膜、６は配線層７と基板１間と
のコンタクトである。８はメモリセル部のストレージノ
ードコンタクトであり、９はストレージノードである。
実施の形態１による半導体記憶装置は、図１に示すよう
に周辺回路部の基板活性領域上に設けられた金属シリサ
イド膜４ａの膜厚ｔ１と、メモリセル部の基板活性領域
上に設けられた金属シリサイド膜４ｂの膜厚ｔ２との関
係がｔ１＞ｔ２となるような構造を採用している。この
ような構造を採用した理由を以下に説明する。一般に配
線部分、特に不純物拡散層のシート抵抗値を低減するこ
とを目的に金属シリサイド膜を形成する技術が用いられ
ているが、この金属シリサイドの膜厚は厚い程抵抗値が
減少することは自明である。しかしながら単に抵抗減の
みを狙って厚い金属シリサイド膜を活性領域上に形成す
ると接合界面と電極間の距離が短くなりこれにかかる電
界が大きくなりリーク電流が増加することや、また製造
過程において金属シリサイドの相変化に伴う体積膨張に
起因して半導体基板の結晶欠陥を発生させ、接合リーク
電流の増大をもたらすことが知られている。この接合リ
ーク電流はＤＲＡＭ等のメモリ装置においては無視出来
ないものであり、活性領域に形成される金属シリサイド
膜厚は、接合リーク電流との兼ね合いで自ずと決定され
ている。一方、最近の技術進歩に伴いメモリ装置の周辺
回路部分、例えば電源回路部の活性領域上の金属シリサ
イド構造に関しては、配線抵抗の減少化、発熱量の低下
などの諸仕様とともに、上記接合リーク電流値の許容レ
ベルを配慮した構造が検討されてきている。このような
視点に立って、本実施の形態１では周辺回路部におい
て、配線抵抗、発熱許容可能な接合リーク電流等とのバ
ランスを配慮した上で活性領域上の金属シリサイド膜厚
を決定したものである。つまり周辺回路部では接合リー
ク電流への重み付けがメモリセル部のそれに比較して軽
く出来るという点に注目したのである。このような観点
からでは当然のことながら前記したｔ１＞ｔ２なる構造
が採用可能となる。なお、通常一般にメモリセル部の金
属シリサイド膜厚ｔ２は１５〜３５ｎｍ程度である。
実施の形態１の半導体記憶装置を図１および図２〜図６
に示す製造ステップによって説明する。図１はこの発明
の実施の形態１〜４に共通した半導体記憶装置例えばＤ
ＲＡＭ、ＳＲＡＭやロジック混載メモリ等の活性領域部
分を示す図である。メモリセル部と周辺回路部とは共通
の半導体基板１上に設けられている。２はゲート電極、
３は分離酸化膜（ＬＯＣＯＳ又はトレンチ分離）であ
る、４ａは周辺回路部の活性領域上に設けられた金属シ
リサイド膜であり、ｔ１の膜厚を有している。４ｂはメ
モリセル部の活性領域上に設けられた金属シリサイド膜
であり、ｔ２の膜厚を有している。５は前記基板１に接
して設けられた層間絶縁膜、６は配線層７と基板１間と
のコンタクトである。８はメモリセル部のストレージノ
ードコンタクトであり、９はストレージノードである。
実施の形態１による半導体記憶装置は、図１に示すよう
に周辺回路部の基板活性領域上に設けられた金属シリサ
イド膜４ａの膜厚ｔ１と、メモリセル部の基板活性領域
上に設けられた金属シリサイド膜４ｂの膜厚ｔ２との関
係がｔ１＞ｔ２となるような構造を採用している。この
ような構造を採用した理由を以下に説明する。一般に配
線部分、特に不純物拡散層のシート抵抗値を低減するこ
とを目的に金属シリサイド膜を形成する技術が用いられ
ているが、この金属シリサイドの膜厚は厚い程抵抗値が
減少することは自明である。しかしながら単に抵抗減の
みを狙って厚い金属シリサイド膜を活性領域上に形成す
ると接合界面と電極間の距離が短くなりこれにかかる電
界が大きくなりリーク電流が増加することや、また製造
過程において金属シリサイドの相変化に伴う体積膨張に
起因して半導体基板の結晶欠陥を発生させ、接合リーク
電流の増大をもたらすことが知られている。この接合リ
ーク電流はＤＲＡＭ等のメモリ装置においては無視出来
ないものであり、活性領域に形成される金属シリサイド
膜厚は、接合リーク電流との兼ね合いで自ずと決定され
ている。一方、最近の技術進歩に伴いメモリ装置の周辺
回路部分、例えば電源回路部の活性領域上の金属シリサ
イド構造に関しては、配線抵抗の減少化、発熱量の低下
などの諸仕様とともに、上記接合リーク電流値の許容レ
ベルを配慮した構造が検討されてきている。このような
視点に立って、本実施の形態１では周辺回路部におい
て、配線抵抗、発熱許容可能な接合リーク電流等とのバ
ランスを配慮した上で活性領域上の金属シリサイド膜厚
を決定したものである。つまり周辺回路部では接合リー
ク電流への重み付けがメモリセル部のそれに比較して軽
く出来るという点に注目したのである。このような観点
からでは当然のことながら前記したｔ１＞ｔ２なる構造
が採用可能となる。なお、通常一般にメモリセル部の金
属シリサイド膜厚ｔ２は１５〜３５ｎｍ程度である。
【００１４】次にこの実施の形態１の半導体記憶装置の
製造ステップを図２〜図６によって説明する。図２に示
すように、メモリセル部、周辺回路部に活性領域が形成
された（図示省略）半導体基板１上に、この基板１に接
して層間絶縁膜５を形成し、次に前記周辺回路部の活性
領域上の層間絶縁膜５に開口２０を設けた後、全面に第
１の金属膜例えばコバルト、チタン、ニッケル、白金、
またはバナジウム等と金属窒化膜をＣＶＤ等で成膜す
る。その後不活性ガス雰囲気中にて第１の熱処理、例え
ば４００〜５５０℃、３０〜１２０秒間施して図３に示
す金属シリサイド４０ａを活性領域上に形成し、その後
シリサイド化しなかった金属膜４０を除去する。次に図
４、図５に示すように、全面にレジスト膜１０を成膜
し、写真製版、エッチングにより、メモリセル部の活性
領域上の絶縁膜５に開口２０ａを設けた後、全面に前記
第１の金属膜と同材質の第２の金属膜４０をＣＶＤ等で
成膜する。その後再び前記第１の熱処理と同じ条件で第
２の熱処理を行う。つづいてシリサイド化しなかった金
属膜４０を除去した後、不活性ガス雰囲気中にて第３の
熱処理例えば６５０℃〜８５０℃、３０〜１２０秒間施
す。このようなプロセスを経て図６に示すように、周辺
回路部の活性領域上に、ｔ１の膜厚を有する金属シリサ
イド膜４ａを、メモリセル部の活性領域上にｔ２の膜厚
を有する金属シリサイド膜４ｂを形成する。このような
プロセスを経た金属シリサイド４ａ、４ｂのそれぞれの
膜厚ｔ１、ｔ２は当然のことながらｔ１＞ｔ２の構造を
有することになる。
製造ステップを図２〜図６によって説明する。図２に示
すように、メモリセル部、周辺回路部に活性領域が形成
された（図示省略）半導体基板１上に、この基板１に接
して層間絶縁膜５を形成し、次に前記周辺回路部の活性
領域上の層間絶縁膜５に開口２０を設けた後、全面に第
１の金属膜例えばコバルト、チタン、ニッケル、白金、
またはバナジウム等と金属窒化膜をＣＶＤ等で成膜す
る。その後不活性ガス雰囲気中にて第１の熱処理、例え
ば４００〜５５０℃、３０〜１２０秒間施して図３に示
す金属シリサイド４０ａを活性領域上に形成し、その後
シリサイド化しなかった金属膜４０を除去する。次に図
４、図５に示すように、全面にレジスト膜１０を成膜
し、写真製版、エッチングにより、メモリセル部の活性
領域上の絶縁膜５に開口２０ａを設けた後、全面に前記
第１の金属膜と同材質の第２の金属膜４０をＣＶＤ等で
成膜する。その後再び前記第１の熱処理と同じ条件で第
２の熱処理を行う。つづいてシリサイド化しなかった金
属膜４０を除去した後、不活性ガス雰囲気中にて第３の
熱処理例えば６５０℃〜８５０℃、３０〜１２０秒間施
す。このようなプロセスを経て図６に示すように、周辺
回路部の活性領域上に、ｔ１の膜厚を有する金属シリサ
イド膜４ａを、メモリセル部の活性領域上にｔ２の膜厚
を有する金属シリサイド膜４ｂを形成する。このような
プロセスを経た金属シリサイド４ａ、４ｂのそれぞれの
膜厚ｔ１、ｔ２は当然のことながらｔ１＞ｔ２の構造を
有することになる。
【００１５】なお、前記実施の形態１では、半導体基板
１上に２種類の膜厚を有する金属シリサイド４ａ、４ｂ
を設けることを示したが、図３〜図６のプロセスを繰り
返すことによって２種類以上の複数の膜厚を有する金属
シリサイド構造の半導体装置を提供することは容易に可
能である。
１上に２種類の膜厚を有する金属シリサイド４ａ、４ｂ
を設けることを示したが、図３〜図６のプロセスを繰り
返すことによって２種類以上の複数の膜厚を有する金属
シリサイド構造の半導体装置を提供することは容易に可
能である。
【００１６】実施の形態２．次に実施の形態２による半
導体記憶装置の製造方法について説明する。この実施の
形態２による製造方法は前記実施の形態１で述べた図２
〜図５の製造ステップつまり第２の熱処理を行うステッ
プまでは同一である。つづいてシリサイド化しなかった
金属膜４０を除去すると、図６に示すような断面構造が
得られる。その後、図７に示すように全面にレジスト膜
１０を成膜し、写真製版、エッチングにより周辺回路部
の活性領域上に開口を設ける。次に５〜１０ＫｅＶ、１
Ｅ１４〜１Ｅ１６／ｃｍ２でＮ２イオン注入を行う。こ
のイオン注入を行うのは、完全シリサイド化を行う第３
の熱処理時にコバルト等の金属が凝集し見かけ上金属シ
リサイドが欠乏した個所が発生し、抵抗値が増加するこ
とを予防する為である。つまり、イオン注入により他元
素を金属膜、金属シリサイドに取り込み、第３の熱処理
時のコバルト等の移動を防ぐことが出来る。このイオン
注入のステップを経た後、レジスト膜１０を除去し、第
３の熱処理、例えば６５０℃〜８５０℃、３０〜１２０
秒間を施し、図７に示すように周辺回路部の活性領域上
にはイオン注入され膜厚ｔ１を有する金属シリサイド膜
４ａが、メモリセル部には膜厚ｔ２を有する金属シリサ
イド膜４ｂの構造の半導体記憶装置が得られる。なお当
然ｔ１＞ｔ２である。また、この実施の形態２ではイオ
ン注入をＮ２としたがＷであってもよく、またそれ以外
に第３の熱処理時にシリサイド化する金属の移動を防ぐ
ものであればよい。
導体記憶装置の製造方法について説明する。この実施の
形態２による製造方法は前記実施の形態１で述べた図２
〜図５の製造ステップつまり第２の熱処理を行うステッ
プまでは同一である。つづいてシリサイド化しなかった
金属膜４０を除去すると、図６に示すような断面構造が
得られる。その後、図７に示すように全面にレジスト膜
１０を成膜し、写真製版、エッチングにより周辺回路部
の活性領域上に開口を設ける。次に５〜１０ＫｅＶ、１
Ｅ１４〜１Ｅ１６／ｃｍ２でＮ２イオン注入を行う。こ
のイオン注入を行うのは、完全シリサイド化を行う第３
の熱処理時にコバルト等の金属が凝集し見かけ上金属シ
リサイドが欠乏した個所が発生し、抵抗値が増加するこ
とを予防する為である。つまり、イオン注入により他元
素を金属膜、金属シリサイドに取り込み、第３の熱処理
時のコバルト等の移動を防ぐことが出来る。このイオン
注入のステップを経た後、レジスト膜１０を除去し、第
３の熱処理、例えば６５０℃〜８５０℃、３０〜１２０
秒間を施し、図７に示すように周辺回路部の活性領域上
にはイオン注入され膜厚ｔ１を有する金属シリサイド膜
４ａが、メモリセル部には膜厚ｔ２を有する金属シリサ
イド膜４ｂの構造の半導体記憶装置が得られる。なお当
然ｔ１＞ｔ２である。また、この実施の形態２ではイオ
ン注入をＮ２としたがＷであってもよく、またそれ以外
に第３の熱処理時にシリサイド化する金属の移動を防ぐ
ものであればよい。
【００１７】実施の形態３．次に実施の形態３による半
導体記憶装置について説明する。この実施の形態３で
は、基板１に接して形成する層間絶縁膜５をＮＳＧ膜と
することにある。このような構造の半導体記憶装置で
は、従来のシリコン窒化膜の絶縁膜に比較して接合リー
ク電流が低減する。この理由に関して明確ではないが、
硬いシリコン窒化膜よりも軟らかいＮＳＧ膜を成膜する
ことで、金属シリサイド膜に加わる応力の微妙な変化が
起因していると考えられる。
導体記憶装置について説明する。この実施の形態３で
は、基板１に接して形成する層間絶縁膜５をＮＳＧ膜と
することにある。このような構造の半導体記憶装置で
は、従来のシリコン窒化膜の絶縁膜に比較して接合リー
ク電流が低減する。この理由に関して明確ではないが、
硬いシリコン窒化膜よりも軟らかいＮＳＧ膜を成膜する
ことで、金属シリサイド膜に加わる応力の微妙な変化が
起因していると考えられる。
【００１８】実施の形態４．次に実施の形態４による半
導体記憶装置の製造方法について説明する。この実施の
形態２による製造方法は、前記実施の形態１で述べた図
２〜図５の製造ステップつまり第２の熱処理を行うステ
ップまでは同一である。つづいてシリサイド化しなかっ
た金属膜４０を除去すると、図６に示すような断面構造
が得られる。その後図８に示すように全面にタングステ
ン膜、タングステンナイトライド膜、チタンナイトライ
ド膜等を成膜し保護膜１１とする。その後第３の熱処理
例えば６５０℃〜８５０℃、３０〜１２０秒間を施し、
つづいて前記保護膜１１を除去する。このように保護膜
１１を金属膜、金属シリサイド膜上に成膜した後に第３
の熱処理を施しているので雰囲気の酸素を遮断すること
ができ、また金属膜中の金属、例えばコバルトの凝集を
押さえて均一で均等な抵抗を有する金属シリサイド膜４
ａ、４ｂを備えた半導体記憶装置を製造することができ
る。
導体記憶装置の製造方法について説明する。この実施の
形態２による製造方法は、前記実施の形態１で述べた図
２〜図５の製造ステップつまり第２の熱処理を行うステ
ップまでは同一である。つづいてシリサイド化しなかっ
た金属膜４０を除去すると、図６に示すような断面構造
が得られる。その後図８に示すように全面にタングステ
ン膜、タングステンナイトライド膜、チタンナイトライ
ド膜等を成膜し保護膜１１とする。その後第３の熱処理
例えば６５０℃〜８５０℃、３０〜１２０秒間を施し、
つづいて前記保護膜１１を除去する。このように保護膜
１１を金属膜、金属シリサイド膜上に成膜した後に第３
の熱処理を施しているので雰囲気の酸素を遮断すること
ができ、また金属膜中の金属、例えばコバルトの凝集を
押さえて均一で均等な抵抗を有する金属シリサイド膜４
ａ、４ｂを備えた半導体記憶装置を製造することができ
る。
【００１９】
【発明の効果】この発明は以上述べたような構成および
製造方法を採用しているので、以下に示すような効果を
奏する。
製造方法を採用しているので、以下に示すような効果を
奏する。
【００２０】周辺回路部基板の活性領域上に設けられた
金属シリサイド膜厚が、メモリセル部基板の活性領域上
に設けられた金属シリサイド膜厚より厚いので、メモリ
セル部での接合リーク電流を増大化させることなく、周
辺回路部の配線抵抗の低下とともに、消費電力の低減、
発熱量の低減した半導体記憶装置が得られるという秀れ
た効果を奏する。
金属シリサイド膜厚が、メモリセル部基板の活性領域上
に設けられた金属シリサイド膜厚より厚いので、メモリ
セル部での接合リーク電流を増大化させることなく、周
辺回路部の配線抵抗の低下とともに、消費電力の低減、
発熱量の低減した半導体記憶装置が得られるという秀れ
た効果を奏する。
【００２１】また、半導体基板に接してＮＳＧ膜が層間
絶縁膜として形成されているので、接合リーク電流の低
減した半導体記憶装置が得られるという効果を奏する。
絶縁膜として形成されているので、接合リーク電流の低
減した半導体記憶装置が得られるという効果を奏する。
【００２２】またさらに、活性領域が形成された半導体
基板に接して層間絶縁膜を形成し、周辺回路部活性領域
上に開口後、金属膜を成膜、第１の熱処理によって金属
シリサイド化し、シリサイド化しなかった金属膜を除去
後、メモリセル部活性領域上の絶縁膜に開口し、全面に
金属膜を成膜し第２の熱処理を施して金属シリサイド膜
を形成し、つづいてシリサイド化しなかった金属膜を除
去後第３の熱処理を施すステップを備えた半導体装置の
製造方法であるので、周辺回路部活性領域上の金属シリ
サイド膜厚が、メモリセル部のそれに比して厚く形成す
ることができ、周辺回路部の配線抵抗の低下、消費電
力、発熱量が低減した、かつメモリセル部の接合リーク
電流を増大化させることのない半導体記憶装置を製造で
きるという効果を奏する。
基板に接して層間絶縁膜を形成し、周辺回路部活性領域
上に開口後、金属膜を成膜、第１の熱処理によって金属
シリサイド化し、シリサイド化しなかった金属膜を除去
後、メモリセル部活性領域上の絶縁膜に開口し、全面に
金属膜を成膜し第２の熱処理を施して金属シリサイド膜
を形成し、つづいてシリサイド化しなかった金属膜を除
去後第３の熱処理を施すステップを備えた半導体装置の
製造方法であるので、周辺回路部活性領域上の金属シリ
サイド膜厚が、メモリセル部のそれに比して厚く形成す
ることができ、周辺回路部の配線抵抗の低下、消費電
力、発熱量が低減した、かつメモリセル部の接合リーク
電流を増大化させることのない半導体記憶装置を製造で
きるという効果を奏する。
【００２３】また、前記第３の熱処理を施す前にメモリ
セル部の活性領域上に開口を設け、イオン注入を行うス
テップを有しているので、後の第３の熱処理時にシリサ
イド化される金属の移動を防止して凝集現象をなくし、
均一なシート抵抗の金属シリサイド膜を有した半導体記
憶装置を製造することができるという効果を奏する。
セル部の活性領域上に開口を設け、イオン注入を行うス
テップを有しているので、後の第３の熱処理時にシリサ
イド化される金属の移動を防止して凝集現象をなくし、
均一なシート抵抗の金属シリサイド膜を有した半導体記
憶装置を製造することができるという効果を奏する。
【００２４】またさらに、前記第３の熱処理を施す前
に、全面に保護膜を形成するステップを有しているの
で、後の第３の熱処理時に雰囲気中の酸素を遮断し、ま
たシリサイド化される金属の凝集をなくし、均等な抵抗
を有する配線を有した半導体記憶装置を製造することが
できるという効果を奏する。
に、全面に保護膜を形成するステップを有しているの
で、後の第３の熱処理時に雰囲気中の酸素を遮断し、ま
たシリサイド化される金属の凝集をなくし、均等な抵抗
を有する配線を有した半導体記憶装置を製造することが
できるという効果を奏する。
【図１】 この発明の実施の形態１〜４の半導体記憶装
置の活性領域部分を示す図である。
置の活性領域部分を示す図である。
【図２】 この発明の実施の形態１〜４の製造ステップ
を示す図である。
を示す図である。
【図３】 この発明の実施の形態１〜４の製造ステップ
を示す図である。
を示す図である。
【図４】 この発明の実施の形態１〜４の製造ステップ
を示す図である。
を示す図である。
【図５】 この発明の実施の形態１〜４の製造ステップ
を示す図である。
を示す図である。
【図６】 この発明の実施の形態１〜４の製造ステップ
を示す図である。
を示す図である。
【図７】 この発明の実施の形態２の製造ステップを示
す図である。
す図である。
【図８】 この発明の実施の形態４の製造ステップを示
す図である。
す図である。
１ 基板、２ ゲート電極、３ ＬＯＣＯＳ、４ａ，４
ｂ 金属シリサイド膜、５ 層間絶縁膜、１０ レジス
ト、１１ 保護膜、２０，２０ａ 開口、ｔ１，ｔ２
金属シリサイド膜、４０ 金属膜。
ｂ 金属シリサイド膜、５ 層間絶縁膜、１０ レジス
ト、１１ 保護膜、２０，２０ａ 開口、ｔ１，ｔ２
金属シリサイド膜、４０ 金属膜。
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Ｆターム(参考） 4M104 BB20 BB21 BB22 BB24 BB25
CC01 DD06 DD19 DD26 DD78
DD84 GG09 GG16 HH16 HH20
5F083 GA06 JA35 JA38 JA39 JA40
JA56 MA04 MA17 MA19 MA20
PR34 PR36 PR43 PR44 PR53
PR54 ZA06 ZA12
Claims (9)
- 【請求項１】 半導体基板上に設けられたメモリセル部
と、周辺回路部とを備えた半導体記憶装置であって、前
記周辺回路部基板の活性領域上に設けられた金属シリサ
イド膜厚が、前記メモリセル部基板の活性領域上に設け
られた金属シリサイド膜厚より厚いことを特徴とする半
導体記憶装置。 - 【請求項２】 半導体基板上に設けられたメモリセル部
と、周辺回路部とを備えた半導体記憶装置であって、前
記半導体基板上には基板に接してＮＳＧ膜が層間絶縁膜
として形成されており、前記周辺回路部基板の活性領域
上に設けられた金属シリサイド膜厚が、前記メモリセル
部基板の活性領域上に設けられた金属シリサイド膜厚よ
り厚いことを特徴とする半導体記憶装置。 - 【請求項３】 次のステップを備えたことを特徴とする
半導体記憶装置の製造方法。 （１）メモリセル部および周辺回路部に活性領域が形成
された半導体基板上に基板に接して層間絶縁膜を形成す
るステップ。 （２）前記周辺回路部の活性領域上の層間絶縁膜に開口
を形成するステップ。 （３）全面に第１の金属膜を成膜後、第１の熱処理を施
し金属シリサイド膜を形成するステップ。 （４）前記第１の金属膜を除去するステップ。 （５）全面にレジスト膜を設け、写真製版、エッチング
により前記メモリセル部の活性領域上の絶縁膜に開口を
形成後、前記レジストを除去するステップ。 （６）全面に第２の金属膜を成膜後、第２の熱処理を施
し金属シリサイド膜を形成するステップ。 （７）前記第２の金属膜を除去するステップ。 （８）第３の熱処理を施すステップ。 - 【請求項４】 次のステップを備えたことを特徴とする
半導体記憶装置の製造方法。 （１）メモリセル部および周辺回路部に活性領域が形成
された半導体基板上に基板に接して層間絶縁膜を形成す
るステップ。 （２）前記周辺回路部の活性領域上の層間絶縁膜に開口
を形成するステップ。 （３）全面に第１の金属膜を成膜後、第１の熱処理を施
し金属シリサイド膜を形成するステップ。 （４）前記第１の金属膜を除去するステップ。 （５）全面にレジスト膜を設け、写真製版、エッチング
により前記メモリセル部の活性領域上の絶縁膜に開口を
形成後、前記レジストを除去するステップ。 （６）全面に第２の金属膜を成膜後、第２の熱処理を施
し金属シリサイド膜を形成するステップ。 （７）前記第２の金属膜を除去するステップ。 （８）全面にレジスト膜を設け、写真製版、エッチング
により前記周辺回路部の活性領域上に開口を形成後、イ
オン注入を行うステップ。 （９）前記レジスト膜を除去後、第３の熱処理を施すス
テップ。 - 【請求項５】 次のステップを備えたことを特徴とする
半導体記憶装置の製造方法。 （１）メモリセル部および周辺回路部に活性領域が形成
された半導体基板上に基板に接して層間絶縁膜を形成す
るステップ。 （２）前記周辺回路部の活性領域上の層間絶縁膜に開口
を形成するステップ。 （３）全面に第１の金属膜を成膜後、第１の熱処理を施
し金属シリサイド膜を形成するステップ。 （４）前記第１の金属膜を除去するステップ。 （５）全面にレジスト膜を設け、写真製版、エッチング
により前記メモリセル部の活性領域上の絶縁膜に開口を
形成後、前記レジストを除去するステップ。 （６）全面に第２の金属膜を成膜後、第２の熱処理を施
し金属シリサイド膜を形成するステップ。 （７）前記第２の金属膜を除去するステップ。 （８）全面にタングステン膜、タングステンナイトライ
ド膜またはチタンナイトライド膜よりなる保護膜を成膜
後、第３の熱処理を施すステップ。 （９）前記保護膜を除去するステップ。 - 【請求項６】 金属シリサイド膜がコバルトシリサイ
ド、チタンシリサイド、ニッケルシリサイド、白金シリ
サイドまたはバナジウムシリサイドであることを特徴と
する請求項１または請求項２に記載の半導体記憶装置。 - 【請求項７】 金属シリサイド膜がコバルトシリサイ
ド、チタンシリサイド、ニッケルシリサイド、白金シリ
サイドまたはバナジウムシリサイドであることを特徴と
する請求項３〜請求項５のいずれか１項に記載の半導体
記憶装置の製造方法。 - 【請求項８】 層間絶縁膜がＮＳＧ膜であることを特徴
とする請求項３〜請求項５のいずれか１項に記載の半導
体記憶装置の製造方法。 - 【請求項９】 第１および第２の熱処理は不活性ガス雰
囲気中で４００〜５５０℃、３０〜１２０秒間の処理を
行うものであり、第３の熱処理は不活性ガス雰囲気中で
６５０〜８５０℃、３０〜１２０秒間の処理とすること
を特徴とする請求項３〜請求項５のいずれか１項に記載
の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001342706A JP2003142608A (ja) | 2001-11-08 | 2001-11-08 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001342706A JP2003142608A (ja) | 2001-11-08 | 2001-11-08 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142608A true JP2003142608A (ja) | 2003-05-16 |
Family
ID=19156517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001342706A Pending JP2003142608A (ja) | 2001-11-08 | 2001-11-08 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003142608A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078758B2 (en) * | 2003-02-21 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device having memory and logic devices with reduced resistance and leakage current |
| JP2007019178A (ja) * | 2005-07-06 | 2007-01-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007134705A (ja) * | 2005-11-07 | 2007-05-31 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| US8294220B2 (en) | 2005-11-07 | 2012-10-23 | Samsung Electronics Co. Ltd. | Method for forming silicide contacts |
-
2001
- 2001-11-08 JP JP2001342706A patent/JP2003142608A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078758B2 (en) * | 2003-02-21 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device having memory and logic devices with reduced resistance and leakage current |
| US7329575B2 (en) | 2003-02-21 | 2008-02-12 | Renesas Technology Corp. | Semiconductor device and semiconductor device manufacturing method |
| US7586141B2 (en) | 2003-02-21 | 2009-09-08 | Renesas Technology Corp. | High speed memory device with reduced resistance and leakage current |
| US7919799B2 (en) | 2003-02-21 | 2011-04-05 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
| US8058679B2 (en) | 2003-02-21 | 2011-11-15 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
| US8492813B2 (en) | 2003-02-21 | 2013-07-23 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
| US8647944B2 (en) | 2003-02-21 | 2014-02-11 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
| JP2007019178A (ja) * | 2005-07-06 | 2007-01-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007134705A (ja) * | 2005-11-07 | 2007-05-31 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| US8294220B2 (en) | 2005-11-07 | 2012-10-23 | Samsung Electronics Co. Ltd. | Method for forming silicide contacts |
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