JPH10150083A - 集積回路の製作および試験方法 - Google Patents

集積回路の製作および試験方法

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JPH10150083A
JPH10150083A JP9289893A JP28989397A JPH10150083A JP H10150083 A JPH10150083 A JP H10150083A JP 9289893 A JP9289893 A JP 9289893A JP 28989397 A JP28989397 A JP 28989397A JP H10150083 A JPH10150083 A JP H10150083A
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Abstract

(57)【要約】 【課題】 本発明は集積回路の製作及び試験方法に関
し、製造上の歩留りを改善することを目的とする。 【解決手段】 集積回路を製造する方法において、前記
集積回路の個々の論理部を相互接続する前に試験し、前
記集積回路を動作可能にするように前記論理部を相互接
続するように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路の製作、試
験方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路（以下、ＩＣという）は所望の機能を遂行するために
所定パターンで相互接続された、トランジスタ、ダイオ
ード、抵抗およびコンデンサ等の能動、受動素子を含ん
でいる。上記相互接続を行なうのはメタライゼーション
層やスルーホールである。この「スルーホール」という
のは、１つの導電層を別の層あるいは下部の半導体基板
の能動または受動領域へ電気的に相互接続するために導
電材をその中に設ける孔である。今日の技術では、半導
体ウェハー構造体に重ねた２つのメタライゼーション層
を使用するのが一般的になっている。集積回路（ＩＣ）
や集積された組立体は時を追うにつれより複雑になって
来ており、そして論理回路においては、半導体処理技術
の向上を反映して、決まったサイズのダイ上の集積回路
論理装置（ＩＣＬＵ）および相互接続の個数が実質上大
きくなって来ている。このＩＣＬＵはデバイス（１個の
トランジスタ）、ゲート（数個のトランジスタ）あるい
は２５個以上ものトランジスタに相当するもしくはその
他の複数デバイスとして使用できる。
【０００３】論理構造体（例えばゲートアレイ）を製作
する標準的な処理では先ず、百万個のゲート／ダイの１
／４を含む百万個のトランジスタの１／２もの個数のト
ランジスタを製造する。各半導体ウェハー（代表的には
シリコン製であるが場合によっては砒化ガリウム等のそ
の他の材料で作られる）は、多くの、例えば数百のダイ
を含む。例えばある種のゲートアレイにおいては、トラ
ンジスタは各ダイ上に行列配設され、各トランジスタに
はやはり行列配設された導電接点（代表的には金属製で
あるが場合によっては多結晶シリコン等のその他の導電
材で作られる）が設けられる。
【０００４】従来技術においては、次の段階で導電層
（「メタライゼーション層」と称する場合もある）を形
成して個々のゲートアレイ・デバイスを互いに接続す
る。代表的には２つ、あるいは場合によっては３つのメ
タライゼーション層を使用する。この後、完成ダイを試
験する。ダイ上のデバイスのいずれかに欠陥があると、
そのダイは試験が徹底的なものであればその試験で不合
格とされてスクラップ化されることになる。従ってトラ
ンジスタ個数／ダイが大きくなればなる程製造歩留りは
低くなる。場合によっては、回路に冗長部分を設けてこ
れらの部分を、メタライゼーション後に溶融によって回
路の欠陥部分の代りに用いることもできる。代表的には
そうした冗長部分を回路全体の５％〜１０％とすること
ができる。
【０００５】本発明の目的は機能ＩＣまたはダイのレベ
ルでの従来の試験に比し、ＩＣＬＵレベルでの回路試験
（以下、「微粒試験」という）による、生産歩留りを高
めることのできる、改良されたＩＣ試験方法を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明はメタライゼーシ
ョンに先立って各ＩＣＬＵを試験することによって従来
技術を改良するものである。欠陥を発見されたＩＣＬＵ
に代用するための冗長ＩＣＬＵをダイ上に設ける。次に
メタライゼーション層を、欠陥ＩＣＬＵを排除し、冗長
群からの良好ＩＣＬＵを代りに用い、回路を動作可能に
するように形成する。本発明は、試験の複雑さが低い微
粒試験方法を用いる。
【０００７】本発明の１つの重要点は、１つの実施例に
おいて、可撓性二酸化シリコンで作り、多層の金属相互
接続部と極微の試験点とを有する特製の可撓性試験手段
である。この可撓性試験手段は、試験装置に接続され、
各デバイスの試験を可能にする試験面を有する。更に、
ＣＡＤ（コンピュータ使用の設計）手段で各ダイをメタ
ライズし、その金属層を、Ｅビーム処理等の適当な手段
でパターン形成して個別ゲートアレイ・デバイスの不連
続な相互接続メタライゼーション層を形成する。
【０００８】試験面は代表的には低応力気相成長（ＣＶ
Ｄ）法で標準的なシリコン・ウェハー上に形成する。ま
た試験面はそれ自体のメタライゼーション層を含む。試
験面の片側には、試験中のウェハーの接点に接触する数
４個の探触点が設けられる。またこの試験面は試験中の
ウェハーに柔軟に押圧されて良好な電気的接触をもたら
す特別の可撓性酸化シリコン・ダイオードである。
【０００９】デバイス・レベルで欠陥を排除すればプロ
セス歩留りは、従来技術によるかなり低い歩留りとは対
比的に極めて高く、例えばダイのサイズとは無関係に約
９０％となる。
【００１０】
【発明の実施の形態】前述のように、従来技術では、ダ
イ上に複数個のトランジスタを形成し、それらのトラン
ジスタを相互に接続して所望の論理を形成し、ダイ全体
を試験して、その論理が働かない場合そのダイをスクラ
ップとする。しかるに本発明によれば、トランジスタの
形成は正に従来通りに行なうか、その形成後にトランジ
スタまたはＩＣＬＵを個別に試験する。更に、必要であ
ればＣＡＤ手段（公知構造のもの）によって相互接続ス
キームを変更して欠陥トランジスタまたはＩＣＬＵを迂
回し、論理的に言うならば、その代りに交換用ＩＣＬＵ
を使用する。次に、メタライゼーション層を形成し、そ
れらを、普通の従来技術のマスキング処理ではなくＥビ
ーム（電子ビーム）リングラフ法により、上記の変更し
た相互接続スキームに従ってパターン形成する。こうし
て各ダイの相互接続スキームは、各ダイが他のダイと同
じ機能を果すためのものであっても、それ自体に独自の
ものとなる。
【００１１】本発明の１つの実施例はゲートアレイをシ
リコンまたはＧａＡｓウェハーに従来のように形成する
ことから始まる。図１（Ａ）に示すようにゲートアレイ
・トランジスタをウェハー１の表面に行列で配し、各ト
ランジスタの能動領域に、図１（Ｂ）に示すように行列
で配された接点２−１〜２−３２（図中、全部の接点が
付番されている訳ではない）を設ける。被験個別トラン
ジスタまたはＩＣＬＵの予想歩留りに応じた冗長度で各
列に冗長（または余分）デバイスを設ける。
【００１２】接点どうしの段差高が０．５μ以上の場
合、０．８〜１．５μ厚のポリイミド硬化層でウェハー
１の表面を平面化してもよい。（この場合、接点２−１
〜２−３２をそのポリイミド層からマスキングしてポリ
イミドのない各接点にスルーホールを形成し、そのスル
ーホールに金属を充填する。） 形成した（但し、メタライズではない）ウェハー１をこ
こで試験の準備に付す。この実施例においては１回に各
ダイのトランジスタ列１本だけを試験する。但し、毎段
１本以上のトランジスタ列を試験できる。代表的な複雑
度のダイの場合、この試験では、ステップ・アンド・リ
ピート（各段毎の試験）方式で各ダイを総合試験するに
は１つの列の約１０，０００個程の接点２−１〜２−４
の全部に対する同時接触および各ダイの１００本もしく
は２００本以上の列を全て横切る歩進が要求される。各
接点、例えば２−１、は小さい、通常は４×４μであ
る。各ウェハーは複数個のダイを含み、その個数もウェ
ハーのサイズ次第であるが、代数的には数百個といった
ところである。
【００１３】本発明を適用する可撓性試験装置は図２に
示すように試験面１０（後で詳細に述べる）を含んでお
り、この試験面１０は一連の試験面接点１５−１，１５
−２等（被験ダイの列上の対応接点と１対１で接するよ
うに配設されている）と、図３に示すように試験面にお
ける各種レベル２２，２３，２４において接点１６−
１，１６−２，１６−３等および相互接続路１７−１，
１７−２，１７−３等を含む試験接続列からなる配線相
互接続部一式とを備える。接点１６−１，１６−２，１
６−３を有する試験接続列は、試験中のデバイスに直列
または並列にアクセスするラインドライバ論理回路を有
する従来の試験信号プロセッサに図４（Ａ）に示すよう
に接続している。ラインドライバの論理信号を公知のよ
うに別々にプログラム化し、試験接続列の接点１６どう
しの間で多重化して、試験中のトランジスタまたはＩＣ
ＬＵへ診断信号を供給するプログラミング可能な入力／
出力手段を得る。従って、１本の列上のすべてのウェハ
ー接点は被試験トランジスタまたはＩＣＬＵの１つの物
理的接触後においてアクセスできる。
【００１４】試験のために、被試験ウェハー１および試
験面１０を図４（Ａ）に示すように支持体２６の上に置
き、試験面１０上の接点とウェハー１上の対応接点とを
電気的に接続する。図４（Ｂ）はプロセス・フローの形
で試験手順を示す。流体溜めまたは流体袋（図示せず）
を使用して可撓性試験面１０（図４（Ａ））全体にわた
って均一圧力を加えてその試験面を被験ウェハー１の表
面に密着させかつ試験面１０およびウェハー１の多数の
対応の接点が互いに合わさって確実に電気的に接触させ
る。これが可能なのは、代表的には被験ウェハー１の表
面が、その全面にわたる総合ランアウト平坦度を６〜１
０μ以内に調整されているからである。第２に、試験面
１０の厚みが１５μ以下で、代表的には１．５μであっ
て、低応力の二酸化シリコン等の極めて可撓性の高い材
料で作られているからである。また第３には、金属接点
が試験面１０またはウェハー１の表面のいずれかにおい
てその隆起度が最も大きくなっており、またその均一高
さが代表的には２〜６μの範囲内に調整されていること
があげられる。
【００１５】図４（Ａ）に示すように、被験ウェハー１
をｘ−ｙ移動テーブル（図示せず）に載置する。このテ
ーブルをｘ−ｙ方向に移動させると、試験面１０（図
２）の接点１５−１，１５−２等が被験ウェハー１の対
応デバイス接点２−１，２−２等に位置合せすることに
よりそのウェハーが位置決めされる。図４（Ａ）に示す
試験手順においては、被験ウェハー１を図４（Ａ）、図
５に示す支持体２６によって実質的に平坦な固定位置に
吸込みで保持する。ウェハーを吸込みで所定位置に保持
することは公知されている。そして試験面１０を支持リ
ング３６（後述する）に載置して図５に示すように機械
的支持と電気的接続とを得る。次に試験面１０の直ぐ背
後の流体溜めまたは流体袋３８によりその試験面１０を
被験ウェハー１に向って均一に押圧する。試験面１０
へ、流体溜め３８内の流体によって加えられる圧力を微
調整するために電磁弁（図示）が設けられている。流体
溜め３８の深さは１００ミル以下である。この深さとい
うのは試験面１０の背部と圧電圧力セル４０との間の距
離である。
【００１６】上記の圧電圧力セル４０は、圧電材に電圧
を印加すると約１／２μだけ膨張する、１インチの約５
／１００（１mm）の厚みをもった材料の層からなってい
る。また試験面１０の背部に加えられる圧力はわずか数
ｇ／cm2 にすぎない。圧電圧力セル４０は流体および従
って試験面１０の背部に加わる圧力を最終的に増し、試
験面１０の接点１５−１，１５−２等とウェハー１の接
点２−１，２−２等とを良好に電気接触させる。流体
は、流体タンク（図示せず）に接続した流体ポート４６
を通って全体へ供給される。上記支持リング３６はコン
ピュータ・ケーブル接続部４８とマルチプレクサ回路５
０とを含んでいる。この支持リングの構造については後
で詳細に述べる。
【００１７】上記のように、機械的位置決め部材（すな
わち、ｘ−ｙテーブル位置合せ装置、従来の機械的な上
下方向位置決め装置、図示せず）によりウェハー１は試
験面１０まで数ミルのところまで移動させられ、また従
来の光学的位置合せ装置（図示せず）を介して接点が互
いに先ず概略位置合せされる。この光学的位置合せは被
験ウェハー１および試験面１０の両方の上の所定位置に
位置合せパターンを使用することにより現在の半導体マ
スク位置合せ装置によると同じように行なわれる。流体
の圧力のみにより試験面１０が１または２μだけ移動さ
せられ、この距離だけ試験面１０と被験ウェハー１とが
分離させられ、物理的接触が得られる。図６は分解図で
あって、ウェハー１と試験面１０とを流体溜め３８から
の流体圧力によって、ウェハーの接点２−１，２−２等
が試験面の対応接点１５−１，１５−２等に接触する直
前に移動させるところを示している。
【００１８】別の位置合せ方法においては、ウェハー１
および試験面１０の両方の上の２個所もしくは３個所の
対応位置合せ部位に１ミル（２５μ）平方までの各種サ
イズの位置合せ用接点が位置している小さい部域（図示
せず）を、上記の場合、電気回路フィードバック系とし
て用いる。各部位における最大接点から始まり、最小接
点まで徐々に到るこのフィードバック系によれば、位置
合せを正確に行なえ、かつサブミクロンというｘ−ｙ方
向位置合せ精度以内までのコンピュータ制御下でミクロ
ン代の適正調整精度を得ることができる。
【００１９】上記実施例においては、試験面装置の流体
はデュポン社製のフロリナート（Ｆｌｏｒｉｎｅｒｔ）
を使用する。非導電性、非反応性が同様であればこれ以
外の流体もこれに代って使用できる。ウェハー１全体の
試験が終った後、そのウェハーを取除き、別のウェハー
を所定位置へ移して試験する。
【００２０】試験信号プロセッサからは各欠陥トランジ
スタまたはＩＣＬＵの場所のリストがデータとして出さ
れる。このリストは図４に示すように試験信号プロセッ
サから従来のＣＡＤ手段へ自動的に送られる。すると、
そのＣＡＤ手段は特別のソフトウェア・アルゴリズムで
各ダイに対する相互接続計画を作成する。従って、ネッ
トリストのマスター配置スキームは、欠陥ＩＣＬＵを迂
回して冗長ＩＣＬＵのストックからの無欠陥ＩＣＬＵを
相互接続するように欠陥ＩＣＬＵの配置の点で変更され
る。
【００２１】本発明では、どちらかを選んで使用すべき
２種類のソフトウェア・アルゴリズムを用いる。すなわ
ち、メタライゼーション・トレース経路指定の再計算お
よびＣＡＤリップアップ・ルータである。第１のソフト
ウェア・アルゴリズムは公知されており、しかも市販さ
れている、試験後の特定ＩＣのすべての、影響を受けた
層に対するメタライゼーション・トレース経路指定の再
計算である。このルーチングはＣＡＤソフトウェアで自
動的に行なわれる。またこの経路指定手順では、ＩＣＬ
Ｕのマスター配置において十分な無欠陥冗長ＩＣＬＵが
割当てられており、また、多数のメタライゼーション層
が有するおそれのある潜在的制約を与えた回路の中へ冗
長ＩＣＬＵを経路指定することができなければならな
い。この処理に先行するソフトウェアにより、欠陥ＩＣ
ＬＵの、利用可能な冗長ＩＣＬＵとの代替を指示するネ
ット配置リスト変更コマンドがＣＡＤ装置に登録され
る。これらの変更コマンドは、使用するために選ばれる
ＣＡＤ装置に固有であり、しかも発行されるコマンド
は、ゲートアレイを使用する時の設計変更でＩＣＬＵ配
置を選択する際に回路設計者が入力するコマンドと同様
のものである。
【００２２】この再計算による経路指定の方法では計算
資源が実質上要求される。しかし、現在利用できるスー
パ・マイクロコンピュータで十分にその計算要求を満た
すことができる。上記第２のソフトウェア・アルゴリズ
ム、すなわちＣＡＤリップアップ・ルータは、現在の大
容量シリコン半導体の製造プロセスにおいて発生する欠
陥が殆どなくしかも欠陥の場所を求める（すなわち、欠
陥が影響を及ぼすのは特定の欠陥部位にある１つもしく
は２つのＩＣＬＵだけである）ことができ、また微粒Ｉ
ＣＬＵ構造の点で有利である。微粒レベルの試験では、
冗長ＩＣＬＵに対する必要部域や、欠陥ＩＣＬＵの補修
のために行なわなければならない配置や経路指定の変更
の複雑さが最小化される。試験装置によって試験した時
に、通常より多くの欠陥あるいは影響を受ける部域の大
きい欠陥のあるウェハーまたは大きなＩＣがあれば、そ
れが原因でウェハーは、既存のＩＣ生産ライン全部に典
型的な受入れ可能な大量製造標準から外れるとして不合
格排除されることになる。標準的な利用可能シリコン・
ウェハーで予想される欠陥の個数は現在約５個／cm2 で
ある。つまり、cm2 あたり約５個以下のＩＣＬＵが欠陥
をもっと予想できる。cm2 あたりの欠陥個数はデバイス
の特徴サイズが小さくなると大きくなるが、その増大
は、やがて限定生産になる４メガビット・メモリーに対
する現在の、０．５μ構造の使用が示すように顕著なも
のではない。
【００２３】上記のソフトウェア・アルゴリズムのリッ
プアップ・ルータ方法はＣＡＤリップアップ・ルータを
用いればそのウェハーＩＣＬＵの欠陥密度特性が利点と
なる。このＣＡＤソフトウェア・リールは今日になって
ようやく利用できるようになったが、これまでは設計や
計算の時間を節約しようとして大きいＩＣの設計段階で
のみ使用された。リップアップ・ルータは既存のＩＣメ
タライゼーション・レイアウトに対して局部的な変更を
行ない、従って完全なＩＣメタライゼーション・トレー
ス経路指定の再計算が失なわれるのを避けようとするも
のである。このリップアップ・ルータは自動ツールであ
る。これはＩＣＬＵ配置ネットリストに対する変更コマ
ンドを受け入れて、ＩＣのメタライゼーション・データ
ベースに対する変更を計算する。この変更されたＩＣメ
タライゼーション・データベースは処理されたＥビーム
・リングラフ装置へ入力される。この処理ソフトウェア
はＥビーム・リソグラフ装置を駆動するのに使用する標
準ソフトウェアである。局部的なリップアップ・ルート
を変更するのに必要なコンピュータの処理時間を測定し
たところ、低コストの３２ビット・ミニコンピュータの
場合で代表的には１〜２秒であることが解った。
【００２４】変更したネットリストは次に、Ｅビーム手
段を用いてウェハー上の所望の相互接続パターンのデー
タベースを作成するのに使用する。メタライゼーション
処理は本発明の１つの実施例においては、２層メタライ
ゼーションである。もっとも、単一層のメタライゼーシ
ョンまたは３層以上のメタライゼーションも使用でき
る。この処理は、ウェハー表面全体にわたって代表的に
は約１μ厚のシリコン・二酸化シリコン等の絶縁層を形
成し、ウェハー表面上の接点部位に二酸化シリコン層を
貫通したスルーホールをマスクによって形成する。次
に、代表的にはアルミである金属層を二酸化シリコン上
に形成する。更にホトレジスト層を形成して、それを例
えばＥビーム（マスクレス）・リソグラフ法によってパ
ターン形成する。ＥビームをＣＡＤデータベース手段お
よびその変更されたネットリストによって制御して、試
験結果に従って補正した所望の相互接続パターンを形成
する。次にホトレジストを現像して、Ｅビームを浴びな
い部位において除去し、所望の相互接続部を残す。
【００２５】更にはメタライゼーション処理を第２のメ
タライゼーション層およびそれに続くメタライゼーショ
ン層の形成のためにも行なう。このメタライゼーション
処理は公知の技術であり、この技術の革新された点は、
各ダイにおいて実現さるべき機能が変っていないとして
もネットリストをダイ毎に変更していることである。こ
の時点でウェハーは完成しており、通例のようにスクラ
イビング、パッケージングおよび最終試験を施すことが
できる。
【００２６】上記のように試験面は本発明の重要要素で
ある。試験面は高等な半導体製造方法によって特別に形
成する。図７に示すように最初は代表的には従来の５″
または６″のシリコン・ウェハー基板１０１（その上に
は回路がまだ形成されていない）であり、この基板１０
１の表面にＫＢｒあるいはその他の離型剤の層１０２を
形成し、これに続いて約１０００Å（６．１μ）厚の金
の層１０３をその上に形成する。更に約１μ厚の酸化シ
リコン層１０４をＣＶＤ法によってウェハー１０１の表
面に形成する。これは、例えばアイオニック・システム
ズ（Ｉｏｎｉｃ Ｓｙｓｔｅｍｓ）社（Ｍｉｌｐｉｔａ
ｓ，ＣＡ）またはＡＳＭリソグラフィ（Ｌｉｔｈｏｇｒ
ａｐｈｙ），Ｉｎｃ．（Ｔｅｗｐｅ，Ａｚ）から市販さ
れているシステムによって約１００°Ｆの温度で形成さ
れる低応力層である。二酸化シリコン層１０４の表面応
力は約１０5 ダイン／cm2であり、このために同層が可
撓性が極めて高い。更に、上記のように従来のマスキン
グ方法およびホトレジスト層106 を用いて二酸化シリコ
ン層１０４の中に金の層までスルーホール１０８等をエ
ッチング形成して探触（プローブ）点を形成する。これ
らのスルーホール１０８等は直径が２〜４μである。
【００２７】本発明の適実施例における試験面はウェハ
ー上面に２つの同様な金メタライゼーション層を有す
る。第１のメタライゼーション層は先ず、ＫＢｒ層１０
２の上に、エッチングを止めるものとして１０００〜２
０００Å（０．１〜０．２μ）厚のシリサイド層（図示
せず）を付着させて形成する。次にスルーホール１０８
を除く全体からシリサイド層を除去する。ニクロム／金
メタライゼーションＩ層１１２を１０００〜２０００Å
の厚みまで形成し、そして第１層金属のマスキングおよ
びエッチングで、トレースを形成することにより相互接
続線を画成する。
【００２８】更に、やはり１μ厚の第２二酸化シリコン
層１１４を形成し、これに続いて第２層のスルーホール
１１６をマスキングし、第２層のスルーホールをエッチ
ングし、ニクロム／金メタライゼーション層II１１８お
よび第２層金属を図９に示すようにマスキング、エッチ
ングする。次に、メタライゼーションII層１１８に、図
１０の側面図に示すように、カスタム化マルチプレクサ
回路１２０−１，１２０−２等を付着させる。これらの
マルチプレクサ回路１２０−１，１２０−２等は個別の
ダイであり、メタライゼーション層１１８のトレースに
必要に応じて接触して試験信号プロセッサへの電気的接
続をもたらす。またこれらマルチプレクサ回路１２０−
１，１２０−２等はウェハー１０１上のメタライゼーシ
ョンII層１１８の外側部分の回りに分散配置され、プロ
グラミング自在の入力／出力手段の役割を果す。
【００２９】次に、図１１の上面図および図１２の側面
図に示す支持リング１２２と称する機械的構造体をウェ
ハー１０１上部のメタライゼーションII層１１８にエポ
キシ樹脂接着剤で接合する。その支持リング１２２は代
表的にはウェハー基板１０１と同じ外径および１〜２イ
ンチの内径を有する石英リングである。この石英製支持
リング１２２は本発明の１つの実施例においては０．１
インチ厚である。その内径部１２４は試験面の接触部域
である。支持リング１２２はこうして実際の接触部域１
２４を支持し、試験装置のその他の部分への電気的接続
をもたらす。また支持リング１２２には孔１２６−１，
１２６−２等（図１１、図１２）が加工形成されていて
図１２に示すようにマルチプレクサ回路１２０−１，１
２０−２等を収容する。
【００３０】上記支持リング１２２およびその下方にあ
る二酸化シリコン層および金属層をここで、図９に示す
下方のシリコン・ウェハー１０１から切離す。離型剤Ｋ
Ｂｒ（または同様の材料）はウェハー１０１の上に最初
に付着させた材料である。離型材のために、支持リング
の縁部の囲りをスクライビングし、かつ図１２に示すよ
うに全体を水に浸漬すれば二酸化ダイオード層がウェハ
ー１０１から剥離される。これとは別に、ＫＢｒを使用
しなくとも、エチレン−ジアミン溶液に浸漬してウェハ
ー１０１をエッチングすれば上記二酸化シリコン層を切
離すことができる。
【００３１】次に、試験面をウェハー１０１から自由な
状態にして、図７に示す第１金付着層１０３を剥離させ
て、図９に示すように、離型表面１３０に露出した金充
填スルーホール１０８等を残す。試験面を完成するため
に探触（プローブ）点を離型面上に生長させて、それら
の探触点がスルーホール１０８等から脱するようにす
る。探触点を成長させるために、支持リング１２２およ
びその付着層をフロート（図示せず）の中に入れ、その
フロートを、図９に示すスルーホール１０８の露出端を
金を含む電解液に浸漬させた状態で、その電解液の中に
入れる。電圧を印加すると、探触点１３２点がスルーホ
ール１０８の端部に電気分解によって生長する。
【００３２】数種類の探触点１３２を形成できる、本発
明の別の実施例においては探触点の高さをマスクによっ
て決める。マスキングされた探触点を形成するために
は、表面１３０上の、探触点部位に、スルーホールを含
むマスクを形成し、次にそれらのスルーホールの中で探
触点を生長させ、更にマスクを除去する。探触点はアル
ミまたはその他の適当な金属または導電性材料で作るこ
とができる。
【００３３】試験面そのものは、圧縮して被験デバイス
またはＩＣＬＵの接点と接触して探触点間隔を短かくす
るあるいは試験面の可撓性をより高くすることのできる
導電性のドーピングしたポリアセチレン（Ｍａｃ Ｄｉ
ａｒｍｉｄ、ペンシルバニア大学）等のエラストマー探
触点で形成してもよい。このようなエラストマー材料の
塗布とエッチングはすでに確立した技術で行なう。
【００３４】試験面を形成するための、上記とは若干異
なった方法では、基板のウェハーを先ずエッチングして
その中心に直径１〜２インチ、深さが代表的には２０μ
の円形の凹部を形成する。この凹みによって試験の外側
部分が徐々に延長させられ、その結果、仕上げられた表
面の中心部が周囲の試験面の若干下方に延びることにな
る。
【００３５】別の試験面を図１５に示す。この例におい
てはマルチプレクサ回路や試験論理を試験面に集積形成
する。図１３は、従来のように、標準的な半導体ウェハ
ー１３３から始めて、ウェハー１３３の表面上にマルチ
プレクサや試験論理の回路１３４を形成する方法を示し
ている。次に、上記のように、ウェハー１３３の中心に
凹部１３５をエッチング形成する。この凹部１３５も直
径が１〜２インチ、深さが代表的には２０μである。更
には、図１４に示すように、ウェハー上に上記凹部１３
５および論理回路１３４の部位に二酸化シリコンおよび
メタライゼーションの層１３６を数層形成する。この実
施例においては試験面の探触点アレイ部位１３８をウェ
ハー１３３表面の凹部にエッチング形成して、そのエッ
チングした探触点部位１３８にメタライゼーションによ
り充填を行なって探触点を予形成することも任意選択で
可能である。
【００３６】ウェハー１３３上に試験面１３６（図１
４）を全体的に形成した後、その試験面１３６を、ウェ
ハー１３３の選択的エッチングでウェハー１３３から従
来のように分離させる。（この場合は、論理部位１３４
を含むウェハー１３３の部分を試験面１３６の一部とし
て残さなければならないので離型剤の使用はできな
い。）ここで試験面１３６を図１５に示すように支持リ
ング１５０に付着させ、前記と同様にして、設備された
流体溜め１５２および圧電圧力セル１５４での処理に供
する。
【００３７】上記各種実施例における探触点１３２等は
その形状や材料により異なるが、被験ウェハーを探るの
に使用すると機械的摩耗を示す。その摩耗が許容差以下
であれば探触点を、生水に浸漬してそれらを除去するこ
とにより磨き直し、そして前記のように電気分解法によ
り回復して再生面を作ることができる。本発明の実施例
の上記記述は説明のためのものでなって限定的なもので
ない。例えば、図１６に示すようにウェハー１５２の上
に９個の隣接したダイ２４０〜２４９（３×３アレイ
で）を試験しかつメタライズし、実にその９個のダイを
相互接続して１つのスーパ・ダイ２５４を形成すること
によって極めて規模の大きい回路を作ることができる。
【００３８】これとは別に、本発明はトランジスタ・レ
ベルのみならず、標準ゲート、カスタム・ゲートあるい
は記憶装置等のＩＣＬＵ・レベルでも実施できる。この
場合は接点がより少なくなるが、交換する欠陥ＩＣＬＵ
に対するゲートまたはゲート群を余分に設けることが要
求される。本発明はまたゲート・アレイに限定されず、
いかなる種類のＩＣ（例えばカスタム論理またはＤＲＡ
Ｍ）にも実施できる。
【００３９】試験面の探触点を２×２ミル〜４×４ミル
のサイズに拡大する場合は、試験面には、回路製造を完
了した後でダイを分類するための機能的回路テスターと
しての機能が追加されることになる。この例ではピン・
カウント密度が現在の技術よりも高くなる。試験面は、
スルーホールや導電トレースを物理的に支持するもので
あれば窒化シリコンまたはポリマー等の二酸化シリコン
以外の可撓性材料で形成することもできる。
【００４０】上記以外の実施例においては、試験用相互
接続部を被験ウェハーの表面上に形成する。この実施例
においては、試験面上に、相互接続されるメタライゼー
ション層を形成した格子状のＮ×Ｍ個の試験点からなる
試験面を形成しないで、ウェハー表面に相互接続メタラ
イゼーション部を形成し、（ＩＣＬＵの接点に対する直
接メタライゼーション接触部を形成し）、探触点をその
ウェハー上試験相互接続構造体の囲りにリング状に配設
する。この方法によれば、前記実施例におけると同じ電
気的接続路が被験ＩＣＬＵに対して形成される。この実
施例の利点はかなり小さいＩＣＬＵまたは接点にも接近
可能であることであり、あるいはこの実施例によれば試
験面の接点の間隔を広げることができると共に接点の個
数が少なくて済む、すなわちわずかＮ＋Ｍ個の接点でよ
くなる。この実施例によれば、ウェハー上メタライゼー
ション構造の処理コストをほんの少し増すだけで本発明
の潜在的使用範囲を大きく増大することができる。ウェ
ハー上メタライゼーション構造は一時的なものである。
これはアルミや、分離用レジスト誘電層等の金属で形成
される。試験面によってＩＣＬＵまたはデバイスを試験
するのにウェハー上相互接続構造をいったん使用した
後、通常のウェハー清掃方法によってウェハー表面から
相互接続構造をエッチングで除する。
【図面の簡単な説明】
【図１】ゲートアレイ・ウェハーの表面（Ａ）、及びデ
バイス接点（Ｂ）の説明図である。
【図２】試験面の一部の上面図である。
【図３】試験面の一部の側面図である。
【図４】（Ａ），（Ｂ）は試験手順の説明図である。
【図５】液体圧力式試験装置の構成図である。
【図６】ウェハー及び試験面の分解図である。
【図７】試験面の形成段階（その１）の説明図である。
【図８】試験面の形成段階（その２）の説明図である。
【図９】試験面の形成段階（その３）の説明図である。
【図１０】試験面の形成段階（その４）の説明図であ
る。
【図１１】試験面の形成段階（その５）の説明図であ
る。
【図１２】試験面の形成段階（その６）の説明図であ
る。
【図１３】試験面の別の実施形態の形成段階（その１）
の説明図である。
【図１４】試験面の別の実施形態の形成段階（その２）
の説明図である。
【図１５】試験面の別の実施形態の形成段階（その３）
の説明図である。
【図１６】９つのダイで１つのスーパー・ダイを形成す
る方法の説明図である。
【符号の説明】
１…ウェハー ２…接点 １０…可撓性試験面 １５，１６…試験面接点 １７…相互接続路 ２６…支持体 ３６…支持リング ３８…流体袋 ４０…圧電セル ４６…流体ポート ５０…マルチプレクサ回路 １０１…基板 １０２…層 １１４…シリコン層 １２０…マルチプレクサ回路 １２２…支持リング １３０…表面

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 集積回路を製造する方法において、前記
    集積回路の個々の論理部を、それら論理部を相互接続す
    る前に試験し、 前記集積回路を動作可能にするように前記論理部を相互
    接続する、 各段階を含む方法。
  2. 【請求項２】 前記論理部を試験する前記段階が前記論
    理部のいずれを相互接続する段階にも先行する、請求項
    １に記載の方法。
  3. 【請求項３】 前記試験段階が、可撓性試験面を、前記
    試験面へ当がわれる流体圧力手段によって前記論理部と
    電気的に接触させる段階を含む請求項１に記載の方法。
  4. 【請求項４】 更には、前記集積回路のネット配置リス
    トをＣＡＤ手段により、改訂して前記試験に合格した論
    理部だけを前記改訂されたネット配置リストに含める段
    階を含む、請求項１に記載の方法。
  5. 【請求項５】 更には、薄い導電膜によって前記論理部
    を相互接続し、 前記薄い導電膜を電子ビーム手段によってパターン化す
    る、段階を含む、請求項１に記載の方法。
  6. 【請求項６】 更には、 試験に先立って論理部どうしを仮相互接続し、 試験の後に前記仮相互接続を除去する、段階を含む、請
    求項１に記載の方法。
  7. 【請求項７】 前記仮相互接続を導電層および誘電層で
    形成する、請求項６に記載の方法。
  8. 【請求項８】 前記ネット配置リストの経路指定を改新
    する段階が、メタライゼーション・トレース経路指定の
    再計算を含んでいる、請求項４に記載の方法。
  9. 【請求項９】 前記ネット配置リストを改訂する段階
    が、メタライゼーション・トレース経路指定の選択した
    局部変更を含んでいる、請求項４に記載の方法。
  10. 【請求項１０】 前記ネット配置リストの改訂段階をＣ
    ＡＤリップアップ・ルータを使用して行なう、請求項９
    に記載の方法。
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