JPH03504657A - 集積回路の製作および試験方法、ならびに集積回路用試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 集積回路の製作および試験方法、 ならびに集積回路用試験装置 本発明は集積回路の製作、試験方法およびその試験を行なうのに用いる装置に関 する。

従来技術の説明 集積回路（以下、ＩＣという）は所望の機能を遂行するために所定パターンで相 互接続された、トランジスタ、ダイオード、抵抗およびコ′ンデンサ等の能動、 受動素子を含んでいる。上記相互接続を行なうのはメタライゼーション層やスル ーホールである。この「スルーホール」というのは、１つの導電層を別の層ある いは下部の半導体基板の能動または受動領域へ電気的に相互接続するために導電 材をその中に設ける孔である。今日の技術では、半導体ウェハー構造体に重ねた ２つのメタライゼーション層を使用するのが一般的になっている。集積回路（Ｉ Ｃ）や集積された組立体は時を追うにつれより複雑になって来ており、そして論 理回路においては、半導体処理技術の向上を反映して、決ったサイズのグイ上の 集積回路論理装置（ＩＣＬＵ）および相互接続の個数が実質上太きくなって来て いる。このＩＣＬＵはデバイス（１個のトランジスタ）、ゲート（数個のトラン ジスタ）あるいは２５個以上ものトランジスタに相当するもしくはその他の複数 デバイスとして使用できる。

論理構造体（例えばゲートアレイ）を製作する標準的な処理では先ず、百万個の ゲート／ダイの１／４を含む百万個のトランジスタの１／２もの個数のトランジ スタを製造する。各半導体ウェハー（代表的にはシリコン製であるが場合によっ ては砒化ガリウム等のその他の材料で作られる）は、多くの、例えば数百のダイ を含む。例えばある種のゲートアレイにおいては、トランジスタは各ダイ上に行 列配設され、各トランジスタにはやはり行列配設された導電接点（代表的には金 属製であるが場合によっては多結晶シリコン等のその他の導電材で作られる）が 設けられる。

従来技術においては、次の段階で導電層「メタライゼーション層」と称する場合 もある）を形成して個々のゲートアレイ・デバイスを互いに接続する。代表的に は２つ、あるいは場合によっては３つのメタライゼーション層を使用する。

この後、完成ダイを試験する。ダイ上のデバイスのいずれかに欠陥があると、そ のダイは試験が徹底的なものであればその試験で不合格とされてスクラップ化さ れることになる。

従ってトランジスタ個数／ダイか大きくなればなる程製造歩留りは低くなる。場 合によっては、回路に冗長部分を設けてこれらの部分を、メタライゼーション後 に溶融によって回路の欠陥部分の代りに用いることもできる。代表的にはそうし た冗長部分を回路全体の５％〜１０％とすることができる。

発明の要約 本発明の目的は機能ＩＣまたはダイのレベルでの従来の試験に比し、ＩＣＬＩＩ レベルでの回路試験（以下、「微粒試験」という）による、生産歩留りを高める ことのできる、改良されたＩＣ試験方法を提供することにある。

本発明の別の目的は、ＩＣＬＵ数／回路またはデバイス数／回路の点で極めて大 規模なＩＣの製造装置を提供することにある。

本発明はメタライゼーションに先立って各ＩＣＬＵを試験することによって従来 技術を改良するものである。欠陥を発見されたＩＣＬＵに代用するための冗長Ｉ ＣＬＵをダイ上に設ける。次にメタライゼーション層を、欠陥ＩＣＬＵを排除し 、冗長群からの良好ＩＣＬＩＩを代りに用い、回路を動作可能にするように形成 する。本発明は、試験の複雑さが低い微粒試験方法を用いる。

本発明の１つの重要点は、１つの実施例において、可撓性二酸化シリコンで作り 、多層の金属相互接続部と極微の試験点とを有する特製の可撓性試験手段である 。この可撓性試験手段は、試験装置に接続され、各デバイスの試験を可能にする 試験面を有する。更に、ＣＡＤ　（コンピュータ使用の設計）手段で各ダイをメ タライズし、その金属層を、Ｅビーム処理等の適当な手段でパターン形成して個 別ゲートアレイ・デバイスの不連続な相互接続メタライゼーション層を形成する 。

試験面は代表的には低応力気相成長（ＣＶＤ）法で標準的なシリコン・ウェハー 上に形成する。また試験面はそれ自体のメタライゼーション層を含む。試験面の 片側には、試験中のウェハーの接点に接触する数４個の探触点が設けられる。ま たこの試験面は試験中のウェハーに柔軟に押圧されて良好な電気的接触をもたら す特別の可撓性酸化シリコン・ダイオードである。

デバイス・レベルで欠陥を排除すればプロセス歩留りは、従来技術によるかなり 低い歩留りとは対比的に極めて高く、例えばダイのサイズとは無関係に約９０％ となる。

図面の簡単な説明 第１図はゲートアレイ・ウェハーの断面およびデバイス接点を示し、 第２図、第３図はそれぞれ、試験面の一部の上面図および側面図、 第４（ａ）図、第４（ｂ）図は試験手順を示し、第５図は流体圧力式試験装置を 示し、 第６図はウェハーおよび試験面の分解図、第７図〜第１２図は試験面の形成段階 をそれぞれ示しており、第１３図〜第１５図は試験面の別の実施例の形成段階を それぞれ示しており、 第１６図は９つのダイで１つのスーパ・ダイを形成する方法を示している。

尚、１枚以上の図に使用する各参照番号はいずれも同じ構造体を示す。

発明を実施するための最良の形態 前述のように、従来技術では、ダイ上に複数個のトランジスタを形成し、それら のトランジスタを相互に接続して所望の論理を形成し、ダイ全体を試験して、そ の論理が働かない場合そのダイをスクラップとする。しかるに本発明によれば、 トランジスタの形成は正に従来通りに行なうか、その形成後にトランジスタまた はＩＣＬＵを個別に試験する。更に、必要であればＣＡＤ手段（公知構造のもの ）によって相互接続スキームを変更して欠陥トランジスタまたはＩＣＬＩＩを迂 回し、論理的に言うならば、その代りに交換用ＩＣＬＵを使用する。次に、メタ ライゼーション層を形成し、それらを、普通の従来技術のマスキング処理ではな くＥビーム（電子ビーム）リソグラフ法により、上記の変更した相互接続スキー ムに従ってパターン形成する。こうして各ダイの相互接続スキームは、各ダイが 他のダイと同じ機能を果すためのものであっても、それ自体に独自のものとなる 。

本発明の１つの実施例はゲートアレイをシリコンまたはＧａＡｓウェハーに従来 のように形成することから始まる。ゲートアレイ・トランジスタをウェハー１の 表面に行列で配し、各トランジスタの能動領域に、第１図にも示すように行列で 配された接点２−１〜２−３２（図中、全部の接点が付番されている訳ではない ）を設ける。被験個別トランジスタまたはＩＣＬＵの予想歩留りに応じた冗長度 で各列に冗長（または余分）デバイスを設ける。

接点どうしの段差高が０．５μ以上の場合、０．８〜１．５μ厚のポリイミド硬 化層でウェハー１の表面を平面化してもよい。

（この場合、接点２−１〜２−３２をそのポリイミド層からマスキングしてポリ イミドのない各接点にスルーホールを形成し、そのスルーホールに金属を充填す る。）形成した（但し、メタライズではない）ウェハー１をここで試験の準備に 付す。この実施例においては１回に各ダイのトランジスタ列１本だけを試験する 。但し、毎段１本以上のトランジスタ列を試験できる。代表的な複雑度のダイの 場合、この試験では、ステップ・アンド・リピート（各段毎の試験）方式で各ダ イを総合試験するには１つの列の約１０．０００個程０接点２−１〜２−４の全 部に対する同時接触および各ダイの１００本もしくは２００本以上の列を全て横 切る歩進が要求される。各接点、例えば２−１、は小さい、通常は４Ｘ４μであ る。各ウェハーは複数個のダイを含み、その個数もウェハーのサイズ次第である が、代数的には数百側といったところである。

本発明の可撓性試験装置は第２図に示すように試験面ｌＯ（後で詳細に述べる） を含んでおり、この試験面１０は一連の試験面接点１５−１　、１５−２等（被 験ダイの列上の対応接点と１対１で接するように配設されている）と、第３図に 示すように試験面における各種レベル２２．２３．２４において接点１６−１　 、１６−２　、１６−３等および相互接続路１７−１　、１７−２　、１７−３ 等を含む試験接続列からなる配線相互接続部一式とを備える。接点１６−１　、 １６−２　、１６−３を有する試験接続列は、試験中のデバイスに直列または並 列にアクセスするライントライバ論理回路を有する従来の試験信号プロセッサに 第４ａ図に示すように接続している。ライントライバの論理信号を公知のように 別々にプログラム化し、試験接続列の接点１６どうしの間で多重化して、試験中 のトランジスタまたはｔｃｔ、ｕへ診断信号を供給するプログラミング可能な入 力／出力手段を得る。従って、１本の列上のすべてのウェハー接点は被試験トラ ンジスタまたはｔｃｔｕの１つの物理的接触後においてアクセスできる。

試験のために、被試験ウェハー１および試験面ｌＯを第４（ａ）図に示すように 支持体２６の上に置き、試験面１０上の接点とウェハー１上の対応接点とを電気 的に接続する。第４（ｂ）図はプロセス・フローの形で試験手順を示す。流体溜 めまたは流体袋（図示せず）を使用して可撓性試験面１０（第４（ａ）図）全体 にわたって均一圧力を加えてその試験面を被験ウェハー１の表面に密着させかつ 試験面１０およびウェハー１の多数の対応の接点が互いに合わさって確実に電気 的に接触させる。これが可能なのは、代表的には被験ウェハー１の表面が、その 全面にわたる総合ランアウト平坦度を６〜ｌＯμ以内に調整されているからであ る。第２に、試験面１０の厚みが１５μ以下で、代表的には１，５μであって、 低応力の二酸化シリコン等の極めて可撓性の高い材料で作られているからである 。また第３には、金属接点が試験面１０またはウェハー１の表面のいずれかにお いてその隆起度が最も大きくなっており、またその均−高さが代表的には２〜６ μの範囲内に調整されていることがあげられる。

第４（ａ）図に示すように、被験ウェハー１をｘ−ｙ移動テーブル（図示せず） に載置する。このテーブルをｘ−ｙ方向に移動させると、試験面１０（第２図） の接点１５−１　、１５−２等が被験ウェハー１の対応デバイス接点２−１．２ −２等に位置合せすることによりそのウェハーが位置決めされる。

第４（ａ）図に示す試験手順においては、被験ウェハー１を第４（ａ）図、第５ 図に示す支持体２６によって実質的に平坦な固定位置に吸込みで保持する。ウェ ハーを吸込みで所定位置に保持することは公知されている。そして試験面１０を 支持リング３６（後述する）に載置して第５図に示すように機械的支持と電気的 接続とを得る。次に試験面１０の直ぐ背後の流体溜めまたは流体袋３８によりそ の試験面ｌＯを被験ウェハー１に向って均一に押圧する。試験面ｌＯへ、流体溜 め３８内の流体によって加えられる圧力を微調整するために電磁弁（図示）が設 けられている。流体溜め３８の深さは１００ミル以下である。

この深さというのは試験面１０の背部と圧電圧力セル４０との間の距離である。

上記の圧電圧力セル４０は、圧電材に電圧を印加すると約１７２μだけ膨張する 、１インチの約５／１００（１ｍｍ）の厚みをもった材料の層からなっている。

また試験面１０の背部に加えられる圧力はわずか数ｇ／ｃｕｔにすぎない。圧電 圧力セル４０は流体および従って試験面１０の背部に加わる圧力を最終的、に増 し、試験面１０の接点１５−１　、１５−２等とウェハー１の接点２−１゜２− ２等とを良好に電気接触させる。流体は、流体タンク（図示せず）に接続した流 体ボート４６を通って全体へ供給される。上記支持リング３６はコンピュータ・ ケーブル接続部４８とマルチプレクサ回路５０とを含んでいる。この支持リング の構造については後で詳細に述べる。

上記のように、機械的位置決め部材（すなわち、ｘ−ｙテーブル位置合せ装置、 従来の機械的な上下方向位置決め装置、図示せず）によりウェハー１は試験面１ ０まで数ミルのところまで移動させられ、また従来の光学的位置合せ装置（図示 せず）を介して接点が互いに先ず概略位置合せされる。この光学的位置合せは被 験ウェハー１および試験面１０の両方の上の所定位置に位置合せパターンを使用 することにより現在の半導体マスク位置合せ装置によると同じように行なわれる 。流体の圧力のみにより試験面ｌＯが１または２μだけ移動させられ、この距離 だけ試験面ｌＯと被験ウェハー１とが分離させられ、物理的接触が得られる。第 ６図は分解図であって、ウェハー１と試験面１０とを流体溜め３８からの流体圧 力によって、ウェハーの接点２−１．２−２等が試験面の対応接点１５−１゜１ ５−２等に接触する直前に移動させるところを示している。

別の位置合せ方法においては、ウェハー１および試験面１０の両方の上の２個所 もしくは３個所の対応位置合せ部位に１ミル（２５μ）平方までの各種サイズの 位置合せ用接点が位置している小さい部域（図示せず）を、上記の場合、電気回 路フィードバック系として用いる。各部位における最大接点から始まり、最小接 点まで徐々に到るこのフィードバック系によれば、位置合せを正確に行なえ、か つサブミクロンというｘ−ｙ方向位置合せ精度以内までのコンピュータ制御下で ミクロン化の適正調整精度を得ることができる。

上記実施例においては、試験面装置の流体はデュポン社製のフロリナー）　（Ｆ ｌｏｒｉｎｃｒｔ）を使用する。非導電性、非反応性が同様であればこれ以外の 流体もこれに代って使用できる。

ウェハ−１全体の試験が終った後、そのウェハーを取除き、別のウェハーを所定 位置へ移して試験する。

試験信号プロセッサからは各欠陥トランジスタまたはＩ［’ＬＩＩの場所のリス トがデータとして出される。このリストは第４図に示すように試験信号プロセッ サから従来のＣＡＤ手段へ自動的に送られる。すると、そのＣＡＤ手段は特別の ソフトウェア・アルゴリズムで各ダイに対する相互接続計画を作成する。従って 、ネットリストのマスター配置スキームは、欠陥ＩＣＬＵを迂回して冗長ＩＣＬ Ｕのストックからの無欠陥ＩＣＬＵを相互接続するように欠陥ＩＣＣＵの配置の 点で変更される。

本発明では、どちらかを選んで使用すべき２種類のソフトウェア・アルゴリズム を用いる。すなわち、メタライゼーション・トレース経路指定の再計算およびＣ ＡＤリップアップ・ルータである。

第」のソフトウェア・アルゴリズムは公知されており、しかも市販されている、 試験後の特定ＩＣのすべての、影響を受けた層に対するメタライゼーション・ト レース経路指定の再計算である。このルーチングはＣＡＤソフトウェアで自動的 に行なわれる。またこの経路指定手順では、ｒｃＬＩＩのマスター配置において 十分な無欠陥冗長ＩＣＬＩＩが割当てられており、また、多数のメタライゼーシ ョン層が有するおそれのある潜在的制約を与えた回路の中へ冗長ＩＣＬＵを経路 指定することができなければならない。この処理に先行するソフトウェアにより 、欠陥１ｃＬＵの、利用可能な冗長ＩＣＬＩＩとの代替を指示する配置ネットリ スト変更コマンドがＣＡＤ装置に登録される。

これらの変更コマンドは、使用するために選ばれるＣＡＤ装置に固有であり、し かも発行されるコマンドは、ゲートアレイを使用する時の設計変更でＩＣＬＩＩ 配置を選択する際に回路設計者が入力するコマンドと同様のものである。

求される。しかし、現在利用できるスーパ・マイクロコンピュータで十分にその 計算要求を満たすことができる。

上記第２のソフトウェア・アルゴリズム、すなわちＣＡＤリップアップ・ルータ は、現在の大容量シリコン半導体の製造プロセスにおいて発生する欠陥が殆んど なくしかも欠陥の場所を求める（すなわち、欠陥が影響を及ぼすのは特定の欠陥 部位にある１つもしくは２つのＩＣＬＩＩだけである）ことができ、また微粒Ｉ ＣＬＵ構造の点で有利である。微粒レベルの試験では、冗長ＩＣＬＵに対する必 要部域や、欠陥ＩＣＬＵの補修のために行なわなければならない配置や経路指定 の変更の複雑さが最小化される。試験装置によって試験した時に、通常より多く の欠陥あるいは影響を受ける部域の大きい欠陥のあるウェハーまたは大きなＩＣ があれば、それが原因でウェハーは、既存のＩＣ生産ライン全部に典型的な受入 れ可能な大量製造標準から外れるとして不合格排除されることになる。標準的な 利用可能シリコン・ウェハーで予想される欠陥の個数は現在約５個／ｃＩＩであ る。つまり、−あたり約５個以下のＩＣＬＵが欠陥をもっと予想できる。ｄあた りの欠陥個数はデバイスの特徴サイズが小さくなると大きくなるが、その増大は 、やがて限定生産になる４メガビツト・メモリーに対する現在の、０．５μ構造 の使用が示すように顕著なものではない。

上記のソフトウェア・アルゴリズムのリップアップ・ルータ方法はＣＡＤリップ アップ・ルータを用いればそのウェハーＩＣＣＵの欠陥密度特性が利点となる。

このＣＡＤソフトウェア・リールは今日になってようやく利用できるようになっ たが、これまでは設計や計算の時間を節約しようとして大きいＩＣの設計段階で のみ使用された。リップアップ・ルータは既存のＩＣメタライゼーション−レイ アウトに対して局部的な変更を行ない、従って完全なＩＣメタライゼーション・ トレース経路指定の再計算が失なわれるのを避けようとするものである。このリ ップアップ・ル−タは自動ツールである。

これはＩＣＬｔｌ配置ネットリストに対する変更コマンドを受は入れて、ＩＣの メタライゼーション・データベースに対する変更を計算する。この変更されたＩ Ｃメタライゼーション−データベースは処理されたＥビーム・リソグラフ装置へ 入力される。この処理ソフトウェアはＥビーム・リングラフ装置を駆動するのに 使用する標準ソフトウェアである。局部的なりツブアップ・ルートを変更するの に必要なコンピュータの処理時間を測定したところ、低コストの３２ビツト・ミ ニコンピユータの場合で代表的には１〜２秒であることが解った。

変更したネットリストは次に、Ｅビーム手段を用いてつエバー上の所望の相互接 続パターンのデータベースを作成するのに使用する。メタライゼーション処理は 本発明の１つの実施例においては、２層メタライゼーションである。もっとも、 単一層のメタライゼーションまたは３層以上のメタライゼーションも使用できる 。この処理は、ウェハー表面全体にわたって代表的には約１μ厚のシリコン・二 酸化シリコン等の絶縁層を形成し、ウェハー表面上の接点部位に二酸化シリコン 層を貫通したスルーホールをマスクによって形成する。次に、代表的にはアルミ である金属層を二酸化シリコン上に形成する。更にホトレジスト層を形成して、 それを例えばＥビーム（マスクレス）・リソグラフ法によってパターン形成する 。

ットリストによって制御して、試験結果に従って補正した所望の相互接続パター ンを作成する。次にホトレジストを現像して、Ｅビームを浴びない部位において 除去し、所望の相互接続部を残す。

更にはメタライゼーション処理を第２のメタライゼーション層およびそれに続く メタライゼーション層の形成のためにも行なう。；のメタライゼーション処理は 公知の技術であり、この技術の革新された点は、各ダイにおいて実現さるべき機 能が変っていないとしてもネットリストをダイ毎に変更していることである。

この時点でウェハーは完成しており、通例のようにスクライビング、パッケージ ングおよび最終試験を施すことができる。

上記のように試験面は本発明の重要要素である。

試験面は高等な半導体製造方法によって特別に形成する。

第７図に示すように最初は代表的には従来の５′′または６″のシリコン・ウェ ハー基板１０１（その上には回路がまだ形成されていない）であり、この基板１ ０１０表面にＫＢｒあるいはその他の離型剤の層１０２を形成し、これに続いて 約１０００人（６，１μ）厚の金の層１０３をその上に形成する。更に約１μ厚 の酸化シリコン層１０４をＣＶＤ法によってウェハー１０１の表面に形成する。

これは、例えばアイオニツク・システムズ（Ｉｏｎｉｃ　Ｓｙｓｔｅｍｓ）社（ Ｍｉｌｐｉｔａｓ、　ＣＡ）またはＡＳＭリソグラフィ（Ｌｉｔｈｏｇｒａｐｈ ｙ）、　Ｉｎｃ、（Ｔｅｗｐｅ、　Ａｚ）から市販されているシステムによって 約１００″Ｆの温度で形成される低応力層である。

二酸化シリコン層１０４の表面応力は約１０’ダイン／ｄであり、このために同 層が可撓性が極めて高い。更に、上記のように従来のマスキング方法およびホト レジスト層１０６を用いて二酸化シリコン層１０４の中に金の層までスルーホー ル１０８等をエツチング形成して探触（プローブ）点を形成する。これらのスル ーホール１０８等は直径が２〜４μである。

本発明の適実施例における試験面はウェハー上面に２つの同様な金メタライゼー ション層を有する。第１のメタライゼーション層は先ず、ＫＢｒ層１０２の上に 、エツチングを止めるものきして１０００〜２０００人（０，１〜０．２μ）厚 のシリサイド層（図示せず）を付着させて形成する。次にスルーホール１０８を 除く全体からシリサイド層を除去する。ニクロム／金メタライゼーションＩ層１ １２を１０００〜２０００人の厚みまで形成し、そして第１層金属のマスキング およびエツチングで、トレースを形成することにより相互接続線を画成する。

更に、やはり１μ厚の第２二酸化シリコン層１１４を形成し、これに続いて第２ 層のスルーホール１１６をマスキングし、第２層のスルーホールをエツチングし 、ニクロム／金メタライゼーション層■１１８および第２層金属を第９図に示す ようにマスキング、エツチングする。

次に、メタライ−ジョン■層１１８に、第１０図の側面図に示すように、カスタ ム化マルチプレクサ回路１２０−１．　１２０−２等を付着させる。これらのマ ルチプレクサ回路１２０−１　。

１２０−２等は個別のダイであり、メタライゼーション層１１８のトレースに必 要に応じて接触して試験信号プロセッサへの電気的接続をもたらす。またこれら マルチプレクサ回路１２０−１　、１２０−２等はウェハー１０１上のメタライ ゼーション■層１１８の外側部分の回りに分散配置され、プログラミング自在の 入力／出力手段の役割を果す。

次に、第１１図の上面図および第１２図の側面図に示す支持リング１２２と称す る機械的構造体をウェハー１０１上部のメタライゼーション■層１１８にエポキ シ樹脂接着剤で接合する。その支持リング１２２は代表的にはウェハー基板１０ １と同じ外径および１〜２インチの内径を有する石英リングである。

この石英製支持リング１２２は本発明の１つの実施例においては０．１インチ厚 である。その内径部１２４は試験面の接触部域である。支持リング１２２はこう して実際の接触部域１２４を支持し、試験装置のその他の部分への電気的接続を もたらす。

また支持リング１２２には孔１２６−１．　１２６−２等（第１１図、第１２図 ）が加工形成されていて第１２図に示すようにマルチプレクサ回路１２０−１． 　１２０−２等を収容する。

上記支持リング１２２およびその下方にある二酸化シリコン層および金属層をこ こで、第９図に示す下方のシリコン・ウェハー１０１から切離す。離型剤ＫＢｒ （または同様の材料）はウェハー１０１の上に最初に付着させた材料である。離 型材のために、支持リングの縁部の囲りをスクライビングし、かつ第１２図に示 すように全体を水に浸漬すれば二酸化ダイオード層がウェハー１０１から剥離さ れる。これとは別に、ＫＢｒを使用しなくとも、エチレン−ジアミン溶液に浸漬 してウェハー１０１をエツチングすれば上記二酸化シリコン層を切離すことがで きる。

次に、試験面をウェハー１０１から自由な状態にして、第７図に示す第１金付着 層１０３を剥離させて、第９図に示すように、離型表面１３０に露出した全充填 スルーホール１０８等を残す。

試験面を完成するために探触（プローブ）点を離型面上に生長させて、それらの 探触点がスルーホール１０８等から脱するようにする。探触点を成長させるため に、支持リング１２２およびその付着層をフロート（図示せず）の中に入れ、そ のフロートを、第９図に示すスルーホール１０８の露出端を金を含む電解液に浸 漬させた状態で、その電解液の中に入れる。電圧を印加すると、探触点１３２点 がスルーホール１０８の端部に電気分解によって生長する。

数種類の探触点１３２を形成できる、本発明の別の実施例においては探触点の高 さをマスクによって決める。マスキングされた探触点を形成するためには、表面 １３０上の、探触点部位に、スルーホールを含むマスクを形成し、次にそれらの スルーホールの中で探触点を生長させ、更にマスクを除去する。

探触点はアルミまたはその他の適当な金属または導電性材料で作ることができる 。

試験面そのものは、圧縮して被験デバイスまたはＩＣＬＩＩの接点と接触して探 触点間隔を短かくするあるいは試験面の可撓性をより高くすることのできる導電 性のドーピングしたポリアセチレン（Ｍａｃ　Ｄｉａｒｍｉｄ、ペンシルバニア 大学）等のエラストマー探触点で形成してもよい。このようなエラストマー材料 の塗布とエツチングはすでに確立した技術で行なう。

試験面を形成するための、上記とは若干異った方法では、基板のウェハーを先ず エツチングしてその中心に直径１〜２インチ、深さが代表的には２０μの円形の 凹部を形成する。この凹みによって試験の外側部分が徐々に延長させられ、その 結果、仕上げられた表面の中心部が周囲の試験面の若干下方に延びることになる 。

別の試験面を第１５図に示す。この例においてはマルチプレクサ回路や試験論理 を試験面に集積形成する。第１３図は、従来のように、標準的な半導体ウェハー １３３から始めて、ウェハー１３３の表面上にマルチプレクサや試験論理の回路 １３４を形成する方法を示している。次に、上記のように、ウェハー１３３の中 心に凹部１３５をエツチング形成する。この凹Ｒ１３５も直径が１〜２インチ、 深さが代表的には２０μである。更には、第１４図に示すように、ウェハー上に 上記凹部１３５および論理回路１３４の部位に二酸化シリコンおよびメタライゼ ーションの層１３６を数層形成する。この実施例においては試験面の探触点アレ イ部位１３８をウェハー１３３表面の凹部にエツチング形成して、そのエツチン グした探触点部位１３８にメタライゼーションにより充填を行なって探触点を予 形成することも任意選択で可能である。

ウェハー１３３上に試験面１３６（第１４図）を全体的に形成した後、その試験 面１３６を、ウェハー１３３の選択的エツチングでウェハー１３３から従来のよ うに分離させる。（この場合は、論理部位１３４を含むウェハー１３３の部分を 試験面１３６の一部として残さなければならないので離型剤の使用はできない。

）ここで試験面１３６を第１５図に示すように支持リング１５０に付着させ、前 記と同様にして、設備された流体溜め１５２および圧電圧力セル１５４での処理 に供する。

上記各種実施例における探触点１３２等はその形状や材料により異なるが、被験 ウェハーを探るのに使用すると機械的摩耗を示す。その摩耗が許容差以下であれ ば探触点を、生水に浸漬してそれらを除去することにより磨き直し、そして前記 のように電気分解法により回復して再生面を作ることができる。

本発明の実施例の上記記述は説明のためのものでなって限定的なものでない。例 えば、第１６図に示すようにウェハー１５２の上に９個の隣接したダイ２４０〜 ２４９（３Ｘ　３アレイで）を試験しかつメタライズし、実にその９個のダイを 相互接続して１つのスーパ・ダイ２５４を形成することによって極めて規模の大 きい回路を作ることができる。

これとは別に、本発明はトランジスタ・レベルのみならず、標準ゲート、カスタ ム・ゲートあるいは記憶装置等のＩＣＬＵ・レベルでも実施できる。この場合は 接点がより少なくなるが、交換する欠陥ＩＣＬＩＩに対するゲートまたはゲート 群を余分に設けることが要求される。本発明はまたゲート・アレイに限定されず 、いかなる種類のＩＣ＜例えばカスタム論理またはＤＲＡＭ）にも実施できる。

試験面の探触点を２×２ミル〜４Ｘ４ミルのサイズに拡大する場合は、試験面に は、回路製造を完了した後でダイを分類するための機能的回路テスターとしての 機能が追加されることになる。この例ではビン・カウント密度が現在の技術より も高くなる。

試験面は、スルーホールや導電トレースを物理的に支持するものであれば窒化シ リコンまたはポリマー等の二酸化シリコン以外の可撓性材料で形成することもで きる。

上記以外の実施例においては、試験用相互接続部を被験ウェハーの表面上に形成 する。

この実施例においては、試験面上に、相互接続されるメタライゼーション層を形 成した格子状のＮＸＭ個の試験点からなる試験面を形成しないで、ウェハー表面 に相互接続メタライゼーション部を形成し、　（ＩＣＬＵの接点に対する直接メ タライゼーション接触部を形成し）、探触点をそのウェハー上試験相互接続構造 体の囲りにリング状に配設する。この方法によれば、前記実施例におけると同じ 電気的接続路が被験ＩＣＬＵに対して形成される。この実施例の利点はかなり小 さいＩ［：ＬＵまたは接点にも接近可能であることであり、あるいはこの実施例 によれば試験面の接点の間隔を広げることができると共に接点の個数が少なくて 済む、すなわちわずかＮ＋Ｍ個の接点でよくなる。この実施例によれば、ウェハ ー上メタライゼーション構造の処理コストをほんの少し増すだけで本発明の潜在 的使用範囲を大きく増大することができる。ウェハー上メタライゼーション構造 は一時的なものである。これはアルミや、分離用レジスト誘電層等の金属で形成 される。試験面によってＩＣＬＵまたはデバイスを試験するのにウェハー上相互 接続構造をいったん使用した後、通常のウェハー清掃方法によってウェハー表面 から相互接続構造をエツチングで除する。

エツチングで 日Ｇ、　７ 日Ｇ、　８ 日Ｇ、　９ ０Ｇ、１０ 日Ｇ、１１ ００．１２ 国際調査報告

Claims (36)

【特許請求の範囲】
1. １．半導体ウェハー上に形成した集積回路の論理部を試験する試験装置において 、 集積回路論理部および接点がその上に形成されている被験ウェハーに対する支持 体と、 前記支持体に配設されており、前記ウェハーの前記接点に対応した多数の探触点 を有する可撓性試験手段と、前記試験手段の前記探触点と前記ウェハーの前記接 点とを電気的に相互接続する手段と、 前記ウェハーの電気的デバイスおよび回路を試験するために前記試験面へ診断信 号を供給するプログラミング自在の入力／出力手段と、を含む試験装置。
2. ２．前記可撓性試験手段が可撓性材料で作った少なくとも１枚の薄シートを含ん でいる、請求項１に記載の試験装置。
3. ３．前記薄シートが低応力二酸化シリコンで作られている、請求項２に記載の試 験装置。
4. ４．前記探触点のサイズが一辺５ミル以下、高さ１０ミル以下である、請求項１ に記載の試験装置。
5. ５．半導体ウェハーの表面上の論理部の接点を相互接続する集積回路用試験面に おいて、 薄い可撓性材料で作られた少なくとも１つの層と、前記の薄い可撓性材料に形成 された複数の導電性スルーホールと、 前記接点に試験接触する探触点を備えた、前記の薄い可撓性材料の上にかつ前記 スルーホールの中に付着させられて導電性トレースを形成する、パターン化され た導電金属の薄膜と、を含む試験面。
6. ６．前記薄い可撓性材料が低応力二酸化シリコンである、請求項５に記載の試験 面。
7. ７．前記薄い可撓性材料がＣＶＤ（気相成長法）によって形成された低応力二酸 化シリコンである、請求項５に記載の試験面。
8. ８．前記探触点を設けた側とは反対の、前記試験面の側に、その試験面の周囲に 固定された剛性輪状支持体を有する、請求項５に記載の試験面。
9. ９．請求項１に記載の試験装置を用いて集積回路の論理部を試験する方法。
10. １０．前記試験の前にウェハーをダイに形成する段階を更に含む、請求項９に記 載の方法。
11. １１．集積回路を製造する方法において、前記集積回路の個々の論理部を、それ ら論理部を相互接続する前に試験し、前記集積回路を動作可能にするように前記 論理部を相互接続する、 各段階を含む方法。
12. １２．前記論理部の前記試験段階が前記論理部のいずれを相互接続する段階にも 先行する、請求項１１に記載の方法。
13. １３．前記試験段階が、可撓性試験面を、前記試験面へ当がわれる流体圧力手段 によって前記論理部と電気的に接触させる段階を含む請求項１１に記載の方法。
14. １４．更には、前記集積回路のネット配置リストをＣＡＤ手段により、改訂して 前記試験に合格した論理部だけを前記の改訂されたネット配置リストに含める段 階を含む、請求項１１に記載の方法。
15. １５．更には、 薄い導電膜によって前記論理部を相互接続し、前記薄膜を電子ビーム手段によっ てパターン化する、段階を含む、請求項１１に記載の方法。
16. １６．更には、 試験に先立って論理部どうしを仮相互接続し、試験の後に前記仮相互接続を除去 する、段階を含む、請求項１１に記載の方法。
17. １７．前記の仮相互接続を導電層および誘電層で形成する、請求項１６に記載の 方法。
18. １８．ネット配置リストの経路指定を改新する段階がメタライゼーション・トレ ース経路指定の再計算を含んでいる、請求項１４に記載の方法。
19. １９．ネット配置リストを改訂する段階が、メタライゼーション・トレース経路 指定の選択した局部変更を含んでいる、請求項１４に記載の方法。
20. ２０．ネット配置リストの改訂段階をＣＡＤリップアップ・ルータを使用して行 なう、請求項１９に記載の方法。
21. ２１．集積回路試験面を形成する方法において、基板表面上に可撓性材料からな る少なくとも１つの層を形成し、前記の層の各々に複数の導電性スルーホールを 形成し、前記層の各々の上におよび前記スルーホールの中に導電金属の薄膜を形 成し、 前記薄膜をパターン化して導電トレースを形成し、前記基板から前記層を除去し 、 前記スルーホールに導電性探触点を形成する、諸段階を含む方法。
22. ２２．前記の可撓性材料の層を形成する前記段階が低応力二酸化シリコンの気相 成長法（ＣＶＤ）を含む、請求項２１に記載の方法。
23. ２３．更には、前記の除去段階に先立って前記導電材料の薄膜に剛性輪状支持体 を付着する段階を含む、請求項２１に記載の方法。
24. ２４．前記探触点を形成する前記段階が電気分解を含む、請求項２１に記載の方 法。
25. ２５．前記探触点を、金、タングステン、チタニウム、銅、ニッケル、クロミウ ム、アルミのグループから選んだ材料で形成する、請求項２１に記載の方法。
26. ２６．更には、前記の可撓性材料の層を付着する前記段階に先立って前記の基板 表面に離型剤を付着させる段階を含む、請求項２１に記載の方法。
27. ２７．前記基板から前記層を離す前記段階が化学手段によって前記基板をエッチ ング除去する段階を含んでいる、請求項２１に記載の方法。
28. ２８．更には、前記探触点を磨き直す段階を含んでいる、請求項２１に記載の方 法。
29. ２９．前記の磨き直し段階が、 前記探触点を酸に溶解させ、 前記スルーホールに導電探触点を形成する、段階を含む、請求項２８に記載の方 法。
30. ３０．前記探触点をエラストマー材料で形成する、請求項２１に記載の方法。
31. ３１．前記探触点を導電性エラストマー材料で形成する、請求項２１に記載の方 法。
32. ３２．前記可撓性材料が窒化シリコンである、請求項２１に記載の方法。
33. ３３．前記可撓性材料がエラストマーである、請求項２１に記載の方法。
34. ３４．更には、可撓性材料の層を形成する前に基板表面に凹部を形成する段階を 含む、請求項２１に記載の方法。
35. ３５．更には、可撓性材料の層を形成する前に基板表面に論理回路を形成する段 階を含む、請求項２１に記載の方法。
36. ３６．請求項１に記載の試験装置によって、完成した集積回路を試験する方法。