JPH0613340A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0613340A JPH0613340A JP16610892A JP16610892A JPH0613340A JP H0613340 A JPH0613340 A JP H0613340A JP 16610892 A JP16610892 A JP 16610892A JP 16610892 A JP16610892 A JP 16610892A JP H0613340 A JPH0613340 A JP H0613340A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polysilicon
- region
- oxide film
- cobalt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ポリシリコン配線層のパターン化の際にも基
板の不純物ドーピング領域にオーバーエッチングの溝を
生じることなく線幅が０．５μｍ以下の微細配線のＭＯ
Ｓデバイスにおいても特性劣化のない半導体装置及びそ
の製造方法を提供する。 【構成】 素子分離領域とソース・ドレイン領域を有
し、素子分離領域上にポリシリコン配線層が形成されか
つソース・ドレイン領域にまたがってゲート電極が形成
されたシリコン基板からなり、素子分離領域に接するソ
ース・ドレイン領域が高融点金属と不純物ドーピング層
との反応で形成されたシリサイド層を介してポリシリコ
ン配線層と接続していることを特徴とする半導体装置及
びその製造方法。
板の不純物ドーピング領域にオーバーエッチングの溝を
生じることなく線幅が０．５μｍ以下の微細配線のＭＯ
Ｓデバイスにおいても特性劣化のない半導体装置及びそ
の製造方法を提供する。 【構成】 素子分離領域とソース・ドレイン領域を有
し、素子分離領域上にポリシリコン配線層が形成されか
つソース・ドレイン領域にまたがってゲート電極が形成
されたシリコン基板からなり、素子分離領域に接するソ
ース・ドレイン領域が高融点金属と不純物ドーピング層
との反応で形成されたシリサイド層を介してポリシリコ
ン配線層と接続していることを特徴とする半導体装置及
びその製造方法。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関する。さらに詳しくは、ＭＯＳトランジス
タの活性領域とゲート電極間の局所内部接続又は埋設コ
ンタクトを有する半導体装置及びその製造方法に関す
る。
製造方法に関する。さらに詳しくは、ＭＯＳトランジス
タの活性領域とゲート電極間の局所内部接続又は埋設コ
ンタクトを有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ集積回路において、ＭＯＳトラ
ンジスタの活性領域（ソース・ドレイン）と近隣のトラ
ンジスタのゲート電極（通常ポリシリコンゲート）とを
相互連結する場合がある。従来は、図２に示すようにゲ
ート酸化膜の窓を通してＭＯＳＦＥＴの活性領域（ドレ
イン）に重なるコンタクトが使用されている。すなわ
ち、シリコン基板１１の表面にゲート酸化膜１２を成長
させた後、フォトレジストマスク１３を用いてコンタク
トを形成する領域のゲート酸化膜に窓１４を開孔する。
この窓を通してシリコン基板にドーピングを行いＮ+ 層
１５を形成する。次にＬＰＣＶＤ法によってポリシリコ
ン層１６を堆積しフォトエッチング法によってゲート電
極１７と配線層１８を設定する。このときある程度のオ
ーバーエッチングを行うため、基板に溝１９が形成され
る。
ンジスタの活性領域（ソース・ドレイン）と近隣のトラ
ンジスタのゲート電極（通常ポリシリコンゲート）とを
相互連結する場合がある。従来は、図２に示すようにゲ
ート酸化膜の窓を通してＭＯＳＦＥＴの活性領域（ドレ
イン）に重なるコンタクトが使用されている。すなわ
ち、シリコン基板１１の表面にゲート酸化膜１２を成長
させた後、フォトレジストマスク１３を用いてコンタク
トを形成する領域のゲート酸化膜に窓１４を開孔する。
この窓を通してシリコン基板にドーピングを行いＮ+ 層
１５を形成する。次にＬＰＣＶＤ法によってポリシリコ
ン層１６を堆積しフォトエッチング法によってゲート電
極１７と配線層１８を設定する。このときある程度のオ
ーバーエッチングを行うため、基板に溝１９が形成され
る。
【０００３】
【発明が解決しようとする課題】上記従来の半導体装置
は、線幅が０．５μｍ以下の微細配線のＭＯＳデバイス
の製造において上記溝が浅いソース・ドレイン接合の深
さより深くなってしまうためデバイスの特性劣化をひき
起すという問題がある。この発明は、上記問題を解決す
るためになされたものであって、オーバーエッチングに
よって溝を生じることなく線幅が０．５μｍ以下の微細
配線のＭＯＳデバイスにおいても特性劣化のない半導体
装置及びその製造方法を提供しようとするものである。
は、線幅が０．５μｍ以下の微細配線のＭＯＳデバイス
の製造において上記溝が浅いソース・ドレイン接合の深
さより深くなってしまうためデバイスの特性劣化をひき
起すという問題がある。この発明は、上記問題を解決す
るためになされたものであって、オーバーエッチングに
よって溝を生じることなく線幅が０．５μｍ以下の微細
配線のＭＯＳデバイスにおいても特性劣化のない半導体
装置及びその製造方法を提供しようとするものである。
【０００４】
【課題を解決するための手段】この発明によれば、素子
分離領域が形成された半導体基板にソース・ドレイン領
域を有し、該ソース・ドレイン領域間上に絶縁膜を介し
てゲート電極が形成され、前記ソース・ドレイン領域が
高融点金属と不純物ドーピング層との反応で形成された
シリサイド層を介してポリシリコン配線層と接続してい
ることを特徴とする半導体装置が提供される。
分離領域が形成された半導体基板にソース・ドレイン領
域を有し、該ソース・ドレイン領域間上に絶縁膜を介し
てゲート電極が形成され、前記ソース・ドレイン領域が
高融点金属と不純物ドーピング層との反応で形成された
シリサイド層を介してポリシリコン配線層と接続してい
ることを特徴とする半導体装置が提供される。
【０００５】この発明の半導体装置は、例えば次のよう
にして製造することができる。すなわち、まず素子分離
領域用酸化膜と活性領域用酸化膜を形成したシリコン基
板に、ｉ）開孔部を有するフォトレジスト層を形成した
後に不純物をドーピングする。上記不純物は、シリコン
基板に導電層を形成するためのものであって、導電層が
Ｎ形の場合、通常リン、ヒ素又はアンチモンが用いられ
Ｐ形の場合、通常ホウ素、インジウムが用いられる。ド
ーピングは、フォトレジスト層をマスクにして通常イオ
ン注入法によって行なわれる。
にして製造することができる。すなわち、まず素子分離
領域用酸化膜と活性領域用酸化膜を形成したシリコン基
板に、ｉ）開孔部を有するフォトレジスト層を形成した
後に不純物をドーピングする。上記不純物は、シリコン
基板に導電層を形成するためのものであって、導電層が
Ｎ形の場合、通常リン、ヒ素又はアンチモンが用いられ
Ｐ形の場合、通常ホウ素、インジウムが用いられる。ド
ーピングは、フォトレジスト層をマスクにして通常イオ
ン注入法によって行なわれる。
【０００６】次に、ii）開孔部内の酸化膜とフォトレジ
スト層を順次除去する。酸化膜の除去は、フォトレジス
ト層をマスクにして、例えばフッ酸水溶液等を用いて行
うことができる。フォトレジスト層の除去は公知の方法
によって行うことができる。次に、iii)次に高融点金属
層を積層した後熱処理に付して高融点金属層とそれに接
する不純物ドーピング領域でシリサイド領域を形成す
る。
スト層を順次除去する。酸化膜の除去は、フォトレジス
ト層をマスクにして、例えばフッ酸水溶液等を用いて行
うことができる。フォトレジスト層の除去は公知の方法
によって行うことができる。次に、iii)次に高融点金属
層を積層した後熱処理に付して高融点金属層とそれに接
する不純物ドーピング領域でシリサイド領域を形成す
る。
【０００７】上記高融点金属層は、不純物ドーピング層
の上部と反応させてシリサイド層を形成するためのもの
であって、例えばＴｉ、Ｔａ、Ｍｏ、Ｃｏ等を用いて構
成することができる。またこの高融点金属層は、露出し
た不純物ドーピング層上を含む基板全面に、例えばスパ
ッタ法等によって形成することができる。この膜厚は、
通常３００〜７００Åである。
の上部と反応させてシリサイド層を形成するためのもの
であって、例えばＴｉ、Ｔａ、Ｍｏ、Ｃｏ等を用いて構
成することができる。またこの高融点金属層は、露出し
た不純物ドーピング層上を含む基板全面に、例えばスパ
ッタ法等によって形成することができる。この膜厚は、
通常３００〜７００Åである。
【０００８】上記熱処理は、不純物ドーピング層とその
上に積層された高融点金属層とを反応させるためのもの
であって、不活性ガス雰囲気中で基板を加熱して行なわ
れる。加熱は、通常６００〜７００℃で行なわれる。次
に、iv）高融点金属層を除去した後ポリシリコン層を積
層し、所定パターンを有するフォトレジスト層を形成し
た後、ポリシリコン層をエッチングして配線層を形成す
る。
上に積層された高融点金属層とを反応させるためのもの
であって、不活性ガス雰囲気中で基板を加熱して行なわ
れる。加熱は、通常６００〜７００℃で行なわれる。次
に、iv）高融点金属層を除去した後ポリシリコン層を積
層し、所定パターンを有するフォトレジスト層を形成し
た後、ポリシリコン層をエッチングして配線層を形成す
る。
【０００９】高融点金属層は、シリサイドを形成しなか
った残りであり通常素子分離領域用酸化膜上及び活性領
域用酸化膜上の他に膜厚が厚い場合には不純物ドーピン
グ層上の上部にも存在する。この除去は、通常公知の湿
式エッチング法によって行なわれる。上記エッチング
は、ポリシリコン層の下のシリサイド層及び活性領域用
酸化膜がエッチングストッパとなるように行なわれる。
このエッチングによってシリサイド層のコンタクトを介
して不純物ドーピング領域と電気的に接続する配線層が
形成される。また同時に、通常ゲート電極が同じポリシ
リコン層から形成される。
った残りであり通常素子分離領域用酸化膜上及び活性領
域用酸化膜上の他に膜厚が厚い場合には不純物ドーピン
グ層上の上部にも存在する。この除去は、通常公知の湿
式エッチング法によって行なわれる。上記エッチング
は、ポリシリコン層の下のシリサイド層及び活性領域用
酸化膜がエッチングストッパとなるように行なわれる。
このエッチングによってシリサイド層のコンタクトを介
して不純物ドーピング領域と電気的に接続する配線層が
形成される。また同時に、通常ゲート電極が同じポリシ
リコン層から形成される。
【００１０】この後、通常ゲート電極の両側にソース・
ドレインを完成させ半導体装置が製造される。
ドレインを完成させ半導体装置が製造される。
【００１１】
【作用】高融点金属層とそれに接する不純物ドーピング
領域とが加熱によって反応してシリサイド領域が不純物
ドーピング領域に対して自己整合的に形成され、シリサ
イド領域が、この上に積層されるポリシリコン層をエッ
チングして配線層を形成する工程においてエッチングス
トッパーとして作用する。
領域とが加熱によって反応してシリサイド領域が不純物
ドーピング領域に対して自己整合的に形成され、シリサ
イド領域が、この上に積層されるポリシリコン層をエッ
チングして配線層を形成する工程においてエッチングス
トッパーとして作用する。
【００１２】
【実施例】この発明の実施例を図面を用いて説明する。
図１（ａ）に示すように、シリコン基板１の中に、素子
分離領域（フィールド酸化膜）２を公知の方法によって
形成し、同時に活性領域を設定する。この活性領域の上
に、活性領域用酸化膜４を熱成長させる。この膜厚は、
形成するＭＯＳＦＥＴ電気特性によって決定され、チャ
ネル長が０．５μｍのＭＯＳＦＥＴを形成する場合に
は、通常約１００Åである。それから、開孔部３を有す
るフォトレジストマスク１０を用いてシリコン基板中に
ヒ素を高濃度にドーピングして不純物ドーピング領域７
を形成する。次にＨＦ水溶液を用いて基板を洗浄し開孔
部内の活性領域用酸化膜を除去する。
図１（ａ）に示すように、シリコン基板１の中に、素子
分離領域（フィールド酸化膜）２を公知の方法によって
形成し、同時に活性領域を設定する。この活性領域の上
に、活性領域用酸化膜４を熱成長させる。この膜厚は、
形成するＭＯＳＦＥＴ電気特性によって決定され、チャ
ネル長が０．５μｍのＭＯＳＦＥＴを形成する場合に
は、通常約１００Åである。それから、開孔部３を有す
るフォトレジストマスク１０を用いてシリコン基板中に
ヒ素を高濃度にドーピングして不純物ドーピング領域７
を形成する。次にＨＦ水溶液を用いて基板を洗浄し開孔
部内の活性領域用酸化膜を除去する。
【００１３】次に図１（ｂ）に示すようにフォトレジス
トマスク１０を除去し基板全面上に、スパッタリング法
によってコバルト（Ｃｏ）層を積層する。この膜厚は、
約５００Åである。次に、Ｎ2 ガス雰囲気下７００℃の
高温で処理を行い不純物ドーピング領域７（Ｓｉ）とそ
れに接触しているコバルト層１１とを反応させコバルト
シリサイド（ＣｏＳｉ2)層５を形成する。
トマスク１０を除去し基板全面上に、スパッタリング法
によってコバルト（Ｃｏ）層を積層する。この膜厚は、
約５００Åである。次に、Ｎ2 ガス雰囲気下７００℃の
高温で処理を行い不純物ドーピング領域７（Ｓｉ）とそ
れに接触しているコバルト層１１とを反応させコバルト
シリサイド（ＣｏＳｉ2)層５を形成する。
【００１４】このコバルトシリサイド層５は、後工程で
この上に積層されるポリシリコン層に対して高いエッチ
ング選択性を有する。次に図１（ｅ）に示すように、シ
リサイド化されなかったコバルト層は湿式エッチング法
によって除去する。次にこの上に公知のＬＰＣＶＤ法に
よってポリシリコン層１２を１０００〜３０００Åの膜
厚になるように積層し、次いでヒ素又はリンイオンを注
入してドーピングし、高温アニール処理によってドーパ
ントを電気的に活性化する。次にフォトレジストマスク
１３でポリシリコンゲートと相互連結の領域を設定す
る。
この上に積層されるポリシリコン層に対して高いエッチ
ング選択性を有する。次に図１（ｅ）に示すように、シ
リサイド化されなかったコバルト層は湿式エッチング法
によって除去する。次にこの上に公知のＬＰＣＶＤ法に
よってポリシリコン層１２を１０００〜３０００Åの膜
厚になるように積層し、次いでヒ素又はリンイオンを注
入してドーピングし、高温アニール処理によってドーパ
ントを電気的に活性化する。次にフォトレジストマスク
１３でポリシリコンゲートと相互連結の領域を設定す
る。
【００１５】次に図１（ｄ）に示すようにポリシリコン
ゲート６と相互連結の配線層６’とをフォトエッチング
法によって形成した後、公知のＣＭＯＳ工程を用いてデ
バイスを完成させる。
ゲート６と相互連結の配線層６’とをフォトエッチング
法によって形成した後、公知のＣＭＯＳ工程を用いてデ
バイスを完成させる。
【００１６】
【発明の効果】この発明によれば、配線層を形成する際
にソース・ドレインに溝を生じることがなく、線幅が
０．５μｍ以下の微細配線のＭＯＳデバイスにおいても
特性劣化のないコンタクトの形成方法を提供することが
できる。
にソース・ドレインに溝を生じることがなく、線幅が
０．５μｍ以下の微細配線のＭＯＳデバイスにおいても
特性劣化のないコンタクトの形成方法を提供することが
できる。
【図１】この発明の実施例で作製したコンタクトの説明
図である。
図である。
【図２】従来のコンタクトの説明図である。
１ シリコン基板 ２ 素子分離領域（フィールド酸化膜） ３ 開孔部 ４ 活性領域用酸化膜 ５ コバルトシリサイド層 ６ ポリシリコンゲート ６’ 相互連結の配線層 ７ 不純物ドーピング領域 ８ ソース １０ フォトレジストマスク １１ コバルト層 １２ ポリシリコン層 １３ フォトレジストマスク
Claims (2)
- 【請求項１】 素子分離領域が形成された半導体基板に
ソース・ドレイン領域を有し、該ソース・ドレイン領域
間上に絶縁膜を介してゲート電極が形成され、前記ソー
ス・ドレイン領域が高融点金属と不純物ドーピング層と
の反応で形成されたシリサイド層を介してポリシリコン
配線層と接続していることを特徴とする半導体装置。 - 【請求項２】 素子分離領域用酸化膜と活性領域用酸化
膜を形成したシリコン基板に、ｉ）開孔部を有するフォ
トレジスト層を形成した後に不純物をドーピングし、i
i）開孔部内の酸化膜とフォトレジスト層を順次除去
し、iii)次に高融点金属層を積層した後熱処理に付して
高融点金属層とそれに接する不純物ドーピング領域でシ
リサイド領域を形成し、iv）高融点金属層を除去した後
ポリシリコン層を積層し、所定パターンを有するフォト
レジスト層を形成した後、ポリシリコン層をエッチング
して配線層を形成することからなることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16610892A JPH0613340A (ja) | 1992-06-24 | 1992-06-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16610892A JPH0613340A (ja) | 1992-06-24 | 1992-06-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613340A true JPH0613340A (ja) | 1994-01-21 |
Family
ID=15825171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16610892A Pending JPH0613340A (ja) | 1992-06-24 | 1992-06-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608266A (en) * | 1994-04-13 | 1997-03-04 | International Business Machines Corporation | Thin film for a multilayer semiconductor device for improving thermal stability and a method thereof |
-
1992
- 1992-06-24 JP JP16610892A patent/JPH0613340A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608266A (en) * | 1994-04-13 | 1997-03-04 | International Business Machines Corporation | Thin film for a multilayer semiconductor device for improving thermal stability and a method thereof |
| US5624869A (en) * | 1994-04-13 | 1997-04-29 | International Business Machines Corporation | Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5744395A (en) | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure | |
| JP2605008B2 (ja) | 半導体装置の製造方法 | |
| JPH0620079B2 (ja) | 高融点金属シリサイド層を形成する方法 | |
| JPH10223889A (ja) | Ｍｉｓトランジスタおよびその製造方法 | |
| JP3149414B2 (ja) | 浅い接合部を有する半導体デバイスを製作する方法 | |
| JP2675713B2 (ja) | 半導体装置及びその製造方法 | |
| JP2773221B2 (ja) | 半導体装置 | |
| JP2636786B2 (ja) | 半導体装置の製造方法 | |
| JP3190858B2 (ja) | 半導体装置およびその製造方法 | |
| JP2560376B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH10223893A (ja) | シリサイド層形成方法および半導体集積回路 | |
| JP3394083B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0613340A (ja) | 半導体装置及びその製造方法 | |
| JPH06196687A (ja) | 半導体装置の製造方法 | |
| JPH09148568A (ja) | 半導体装置の製造方法 | |
| JPH0653237A (ja) | 半導体素子の製造方法 | |
| JP3387518B2 (ja) | 半導体装置 | |
| JPS61150216A (ja) | 半導体装置の製造方法 | |
| KR100518220B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR101037691B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JPH08139175A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6068656A (ja) | 半導体装置の製造方法 | |
| KR100318260B1 (ko) | 반도체소자의제조방법 | |
| JPH11307764A (ja) | 半導体装置およびその製造方法 | |
| JP2001110912A (ja) | 半導体装置の製造方法 |