KR20000045483A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20000045483A
KR20000045483A KR1019980062041A KR19980062041A KR20000045483A KR 20000045483 A KR20000045483 A KR 20000045483A KR 1019980062041 A KR1019980062041 A KR 1019980062041A KR 19980062041 A KR19980062041 A KR 19980062041A KR 20000045483 A KR20000045483 A KR 20000045483A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
spacer
concentration impurity
impurity region
Prior art date
Application number
KR1019980062041A
Other languages
English (en)
Inventor
김을락
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980062041A priority Critical patent/KR20000045483A/ko
Publication of KR20000045483A publication Critical patent/KR20000045483A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, NMOS와 PMOS를 구비하는 CMOS의 제조공정에서 콘택영역으로 예정되는 부분에 접합영역을 깊게 형성하기 위하여 게이트 전극의 양쪽 반도체기판에 저농도불순물영역을 형성하고, 상기 게이트 전극의 측벽에 2중구조의 절연막 스페이서를 형성한 다음, 제1고농도불순물영역을 형성하고, 상기 2중구조의 절연막 스페이서에서 외곽에 위치하는 절연막 스페이서를 제거한 다음, 제2고농도불순물영역을 형성하여 NMOS를 형성하고, 상기와 같은 공정을 실시하되, 상기 제2고농도불순물영역대신 저농도불순물을 이온주입하여 저농도불순물영역을 형성하여 PMOS를 형성함으로써 채널부분에 가까운 부분의 접합영역은 깊이가 얕게 형성되고, 콘택영역으로 예정되는 부분의 접합영역은 깊게 형성되어 후속공정에서 콘택을 형성하기 위한 식각공정시 접합영역이 손상되어 콘택저항이 증가하는 것을 방지하고, 쇼트 채널 이펙트에 의해 열전자효과가 발생하는 것을 방지하고, 펀치쓰루 특성이 저하되는 것을 방지하며 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 NMOS와 PMOS를 구비하는 CMOS에서 LDD구조의 접합영역을 형성하되, 콘택영역으로 예정되는 부분의 접합영역을 깊게 형성하고, 채널부근에서는 얕게 형성하여 콘택식각공정시 상기 접합영역이 손상되는 것을 방지하고, 쇼트채널효과 특성을 향상시켜 그에 따른 소자의 특성 및 신뢰성을 향상시키는 방법에 관한 것이다.
일반적으로 n 또는 p형 반도체기판에 p 또는 n형 불순물로 형성되는 pn 접합은 불순물을 이온주입한 후, 열처리로 활성화시켜 형성한다.
최근에는 반도체소자가 고집적화되어 소자의 밀도 및 스위칭 스피드가 증가되고, 소비전력을 감소시키기 위하여 반도체소자의 디자인룰이 0.5μm 이하로 감소된다. 이에 따라 확산영역으로 부터의 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하며, 소오스/드레인전극을 저농도 불순물영역을 갖는 엘.디.디.(low doped drain, 이하 LDD 라 함) 구조로 형성하여 열전자효과(Hot carrier Effect)도 방지한다.
고집적 반도체 기억소자를 형성할 때 트랜지스터 형성시 전체적으로 크기가 작아진다. 먼저 게이트 전극이 작아져 트랜지스터의 펀치쓰루 및 쇼트채널이펙트등 여러가지 문제가 발생한다. 또한 접합영역을 LDD 구조로 형성하더라도 게이트 전극이 작아져 열전자효과가 발생한다.
그리고, MOSFET 구조에서 금속배선 콘택이 형성되는 부분에 접합을 형성하기 위해 n+ 소오스/드레인과 p+소오스/드레인영역을 형성하게 된다. 이때, 이온주입에너지와 농도에 의해 접합의 깊이가 결정된다. 그러나, 너무 접합의 깊이가 작아지면 후속공정에서 금속배선 콘택 건식식각시 반도체기판이 손상을 받아서 리세스된다. 그러면 상기 소오스/드레인영역의 누설전류가 주어진 동작 전압에서 커져 접합누설전류 증가의 원인으로 작용한다. 이것을 방지하기 위하여 되도록 접합의 깊이는 깊게 형성하면 유리하지만 트랜지스터의 게이트 전극의 크기가 작아져 SCE 및 펀치쓰루 특성이 저하되면서 일정 크기 이하의 트랜지스터는 사용할 수 없게 된다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 동일 반도체소자가 형성될 때 NMOS의 경우 LDD구조를 만들기 위해 게이트 전극을 형성한 후 저농도의 n형 불순물을 전면적으로 이온주입하고, 전체표면 상부에 절연막을 형성한 후, 전면식각공정을 실시하여 상기 게이트 전극의 측벽에 절연막 스페이서를 형성한다. 이때, PMOS 부분도 상기 이온주입공정이 동시에 진행되고, NMOS 및 PMOS 부분의 절연막 스페이서의 두께도 동일하다. 그러나, NMOS 경우 열전자효과를 최소화하기 위해 상기 절연막 스페이서의 두께를 일정 두께로 유지해야하지만, 256M DRAM급 소자에서 n형 불순물의 농도가 높은 상황에서 상기 절연막 스페이서의 두께를 일정 두께로 유지하면 PMOS에서는 채널길이가 짧아질수록 문턱전압이 증가하게 되는 리버스 쇼트 채널 이펙트가 심하게 나타난다. 따라서, 상기 NMOS에서는 절연막 스페이서의 두께를 열전자효과를 막을 정도로 형성하되, 상기 PMOS의 절연막 스페이서 두께는 상기 NMOS의 절연막 스페이서 두께보다 작게 형성하여 리버스 쇼트 채널 이펙트를 최소화시켜야 한다. 또한, LDD구조를 만들기 위해 게이트전극을 형성한 다음, 저농도의 n형 불순물을 전면적으로 이온주입한 후, 열처리공정을 실시하여 상기 저농도의 n형 불순물을 확산시키기 때문에 유효채널의 길이는 실제로 형성한 게이트 전극의 길이보다 짧게 형성된다. 이는 롱채널(long channel)에서는 문제가 되지 않지만 쇼트 채널에서는 트랜지스터의 문턱전압이 작아져 트랜지스터의 오프특성에 영향을 미쳐 소자의 특성 및 신뢰성을 악화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, CMOS의 제조공정에서 게이트 전극을 형성하고 저농도불순물영역을 형성한 다음, 상기 게이트 전극의 측벽에 2중구조의 절연막 스페이서를 형성한 후, 콘택으로 예정되는 부분에 고농도의 불순물을 큰 이온주입에너지를 사용하여 이온주입하여 깊이가 깊은 고농도불순물영역을 형성하여 트랜지스터의 특성에 영향을 미치지 않고 원하는 깊이의 접합영역을 형성하여 콘택저항이 증가하는 것을 방지하고, 쇼트채널이펙트 및 펀치쓰루 특성이 저하되는 것을 방지하며, 반도체소자의 고집적화를 유리하게 하고 그에 따른 소자의 수율 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 6 는 본 발명에 따른 반도체소자의 제조방법에서 NMOS의 제조방법을 도시한 단면도.
도 7 내지 도 9 는 본 발명에 따른 반도체소자의 제조방법에서 PMOS의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11 : 반도체기판 13 : 소자분리 절연막
15 : 게이트 절연막 17 : 다결정실리콘층
18 : 텅스텐실리사이드막 19 : 마스크 절연막
21 : 저농도불순물영역 23 : 제1절연막
25 : 제2절연막 27 : 제1고농도불순물영역
29 : 제2고농도불순물영역 31 : 고농도불순물영역
33 : 제2저농도불순물영역
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
소자분리절연막 및 마스크 절연막이 적층되어 있는 게이트 전극이 형성되어 있는 반도체기판 상부에 n- 불순물을 이온주입하여 제1저농도불순물영역을 형성하는 공정과,
전표면 상부에 제1절연막과 제2절연막을 순차적으로 형성하는 공정과,
상기 제2절연막 상부에 NMOS로 예정되는 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각마스크로 상기 제2절연막을 전면건식식각하여 상기 게이트 전극의 측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 제2절연막 스페이서의 양쪽 반도체기판에 n+ 불순물을 이온주입하여 제1고농도불순물영역을 형성하는 공정과,
상기 제2절연막 스페이서를 제거한 다음, 상기 제1절연막을 전면습식식각하여 제1절연막 스페이서를 형성하는 공정과,
상기 제1절연막 스페이서의 양쪽 반도체기판에 n+불순물을 이온주입하여 제2고농도불순물영역을 형성한 다음, 상기 제1감광막 패턴을 제거하는 공정과,
상기 구조 상부에 PMOS로 예정되는 부분을 노출시키는 제2감광막 패턴을 형성하고, 상기 제2절연막을 전면건식식각하여 상기 게이트 전극의 측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 제2절연막 스페이서의 양쪽 반도체기판에 p+불순물을 이온주입하여 제3고농도불순물영역을 형성하고, 상기 제2절연막 스페이서를 제거하는 공정과,
상기 제1절연막을 전면습식식각하여 상기 게이트 전극의 양쪽 반도체기판에 n-불순물을 이온주입하여 제2저농도불순물영역을 형성한 다음, 상기 제2감광막 패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 1 내지 도 6 는 본 발명에 따른 반도체소자의 제조방법에서 NMOS의 제조방법을 도시한 단면도이고, 도 7 내지 도 9 는 본 발명에 따른 반도체소자의 제조방법에서 PMOS의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(13)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(15), 다결정실리콘층(17), 텅스텐실리사이드막(18) 및 마스크 절연막(19)의 적층구조를 형성하고, 게이트 전극으로 예정되는 부분을 보호하는 게이트 전극 마스크를 식각마스크로 사용하여 상기 적층구조를 식각한다.
그 다음, 상기 식각공정시 손상된 부분을 보호하기 위하여 산화공정을 실시한다.
다음, n-불순물을 전면적으로 이온주입하여 상기 적층구조의 양쪽 반도체기판(11)에 제1저농도불순물영역(21)을 형성한다. (도 1참조)
그 다음, 전체표면 상부에 제1절연막(23)과 제2절연막(25)을 순차적으로 형성한다. 이때, 상기 제2절연막(25)은 후속습식식각공정시 식각속도가 빠른 PSG산화막을 사용하여 형성한다. (도 2, 도 3참조)
그리고, 상기 제2절연막(25) 상부에 NMOS로 예정되는 부분을 노출시키는 제1감광막 패턴(도시안됨)을 형성한 다음, 상기 제1감광막 패턴을 식각마스크로 사용하여 상기 제2절연막(25)을 전면건식식각하여 상기 제1절연막(23)의 측벽에 제2절연막(25) 스페이서를 형성한다. (도 4참조)
다음, 상기 제2절연막(25) 스페이서의 양쪽 반도체기판(11)에 n+불순물을 이온주입하여 제1고농도불순물영역(27)을 형성한다. (도 5참조)
그 다음, 상기 제2절연막(25) 스페이서를 습식식각하여 제거하는 동시에 상기 제1절연막(23)을 전면식각하여 상기 적층구조의 양측벽에 제1절연막(23) 스페이서를 형성한다.
그리고, 상기 제1절연막(23) 스페이서의 양쪽 반도체기판(11)에 저농도의 n+불순물을 이온주입하여 제2고농도불순물영역(29)을 형성한 다음, 상기 제1감광막 패턴을 제거한다. 상기 공정으로 상기 NMOS영역상에 n-/n+/n++ 구조의 접합영역이 형성되고, 특히, 상기 n++ 부분인 제1고농도불순물영역(27)은 소자분리절연막(13) 방향으로 누설전류가 최소화되도록 최대한 깊게 형성한다. 그리고, 상기 제1절연막(23) 스페이서의 크기는 트랜지스터가 원하는 전류량을 가지면서 열전자효과를 최소화할 수 있도록 조절이 가능하다. (도 6참조)
다음, 전체표면 상부에 PMOS로 예정되는 부분을 노출시키는 제2감광막 패턴(도시안됨)을 형성한다.
그 다음, 상기 제2감광막 패턴을 식각마스크로 사용하여 상기 제2절연막(25)을 전면건식식각하여 상기 적층구조의 측벽에 제2절연막(25) 스페이서를 형성한다.
다음, 상기 제2절연막(25) 스페이서의 양쪽 반도체기판(11)에 p+불순물을 이온주입하여 고농도불순물영역(31)을 형성한다. (도 7, 도 8참조)
그 다음, 상기 제2절연막(25) 스페이서를 습식식각방법으로 제거하는 동시에 상기 제1절연막(23)을 전면식각하여 상기 적층구조의 측벽에 제1절연막(23) 스페이서를 형성한다.
다음, 상기 제1절연막(23) 스페이서의 양쪽 반도체기판(11)에 n-불순물을 이온주입하여 제2저농도불순물영역(33)을 형성한 후, 상기 제2감광막 패턴을 제거한다. 상기 제2저농도불순물영역(33)은 펀치쓰루를 방지하기 위해 상기 제1저농도불순물영역(21)과 동일한 불순물을 사용하여 형성하고, 트랜지스터가 오프(off)시 전류 플로우장벽으로 작용하도록 하는 구조를 갖는다. (도 9참조)
본 발명에 따른 반도체소자의 제조방법은, NMOS와 PMOS를 구비하는 CMOS의 제조공정에서 콘택영역으로 예정되는 부분에 접합영역을 깊게 형성하기 위하여 게이트 전극의 양쪽 반도체기판에 저농도불순물영역을 형성하고, 상기 게이트 전극의 측벽에 2중구조의 절연막 스페이서를 형성한 다음, 제1고농도불순물영역을 형성하고, 상기 2중구조의 절연막 스페이서에서 외곽에 위치하는 절연막 스페이서를 제거한 다음, 제2고농도불순물영역을 형성하여 NMOS를 형성하고, 상기와 같은 공정을 실시하되, 상기 제2고농도불순물영역대신 저농도불순물을 이온주입하여 저농도불순물영역을 형성하여 PMOS를 형성함으로써 채널부분에 가까운 부분의 접합영역은 깊이가 얕게 형성되고, 콘택영역으로 예정되는 부분의 접합영역은 깊게 형성되어 후속공정에서 콘택을 형성하기 위한 식각공정시 접합영역이 손상되어 콘택저항이 증가하는 것을 방지하고, 쇼트 채널 이펙트에 의해 열전자효과가 발생하는 것을 방지하고, 펀치쓰루 특성이 저하되는 것을 방지하며 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (2)

  1. 소자분리절연막 및 마스크 절연막이 적층되어 있는 게이트 전극이 형성되어 있는 반도체기판 상부에 n- 불순물을 이온주입하여 제1저농도불순물영역을 형성하는 공정과,
    전표면 상부에 제1절연막과 제2절연막을 순차적으로 형성하는 공정과,
    상기 제2절연막 상부에 NMOS로 예정되는 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각마스크로 상기 제2절연막을 전면건식식각하여 상기 게이트 전극의 측벽에 제2절연막 스페이서를 형성하는 공정과,
    상기 제2절연막 스페이서의 양쪽 반도체기판에 n+ 불순물을 이온주입하여 제1고농도불순물영역을 형성하는 공정과,
    상기 제2절연막 스페이서를 제거한 다음, 상기 제1절연막을 전면습식식각하여 제1절연막 스페이서를 형성하는 공정과,
    상기 제1절연막 스페이서의 양쪽 반도체기판에 n+불순물을 이온주입하여 제2고농도불순물영역을 형성한 다음, 상기 제1감광막 패턴을 제거하는 공정과,
    상기 구조 상부에 PMOS로 예정되는 부분을 노출시키는 제2감광막 패턴을 형성하고, 상기 제2절연막을 전면건식식각하여 상기 게이트 전극의 측벽에 제2절연막 스페이서를 형성하는 공정과,
    상기 제2절연막 스페이서의 양쪽 반도체기판에 p+불순물을 이온주입하여 제3고농도불순물영역을 형성하고, 상기 제2절연막 스페이서를 제거하는 공정과,
    상기 제1절연막을 전면습식식각하여 상기 게이트 전극의 양쪽 반도체기판에 n-불순물을 이온주입하여 제2저농도불순물영역을 형성한 다음, 상기 제2감광막 패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2절연막은 습식식각이 잘되는 PSG산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019980062041A 1998-12-30 1998-12-30 반도체소자의 제조방법 KR20000045483A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980062041A KR20000045483A (ko) 1998-12-30 1998-12-30 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980062041A KR20000045483A (ko) 1998-12-30 1998-12-30 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20000045483A true KR20000045483A (ko) 2000-07-15

Family

ID=19568737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980062041A KR20000045483A (ko) 1998-12-30 1998-12-30 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20000045483A (ko)

Similar Documents

Publication Publication Date Title
KR19980029024A (ko) 모스펫 및 그 제조방법
US20090011561A1 (en) Method of fabricating high-voltage mos having doubled-diffused drain
JP2002359253A (ja) 半導体素子の製造方法
US6207482B1 (en) Integration method for deep sub-micron dual gate transistor design
JP4424887B2 (ja) 半導体素子の製造方法
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
KR20050038843A (ko) 리세스 구조의 트랜지스터 제조방법
JP2757491B2 (ja) 半導体装置の製造方法
KR100233707B1 (ko) 듀얼 게이트 씨모오스 트랜지스터의 제조방법
KR20000045483A (ko) 반도체소자의 제조방법
KR19990011414A (ko) 반도체 소자의 제조방법
KR100406591B1 (ko) 반도체소자의제조방법
US6936517B2 (en) Method for fabricating transistor of semiconductor device
KR100613341B1 (ko) 반도체 소자 및 그 제조방법
KR20010066328A (ko) 반도체소자의 트랜지스터 제조방법
KR100501935B1 (ko) 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법
KR100304283B1 (ko) 반도체소자의 제조방법
JP2001085676A (ja) Ｍｏｓトランジスタ及びその製造方法
KR20000045470A (ko) 반도체소자의 제조방법
KR100898257B1 (ko) 반도체 소자의 제조방법
KR100261171B1 (ko) 트랜지스터의 제조 방법
KR100546812B1 (ko) 반도체 소자 제조방법
KR100973091B1 (ko) Ｍｏｓ 트랜지스터 제조 방법
KR19990074932A (ko) 반도체소자의 모스 트랜지스터 형성방법
KR20020071214A (ko) 보더리스 콘택을 구비한 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination