CN101257001A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件的制造方法，首先，在布线形成区域(R1)形成第一金属布线(102)，在密封环区域(R2)上形成第二金属布线(103)。其次，通过化学机械研磨法或蚀刻，使第一金属布线及第二金属布线的上部凹入，形成凹部(110)。然后，在基板上形成掩埋凹部的第二绝缘膜(104)，使其表面平坦化。其次，将孔状图形(106)及沟槽状图形(107)形成到第二绝缘膜的途中，进行灰化或聚合物的除去。然后，使孔状图形及沟槽状图形达到第一金属布线及第二金属布线。根据本发明，在形成孔状图形和密封环用的沟槽状图形时，防止沟槽状图形和孔状图形达到下面的布线层，从而防止布线层中的金属腐蚀。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是，涉及在布线层上具有接触导体部的半导体器件及其制造方法。
背景技术
近年来，半导体集成电路的微细化，高集成化进展显著。随着微细化的进展，可以缩短由于晶体管的动作引起的延迟时间，但由于布线电阻及寄生电容增加，所以，布线延迟时间的缩短变得很困难。作为缩短布线延迟时间的对策，为了降低布线电阻，作为代替过去的铝的布线材料，采用电阻率更低的铜。此外，为了降低寄生电容，作为层间绝缘膜等的材料，采用低介电常数的绝缘膜。
对于铜而言，进行蚀刻比较困难。因此，在利用铜形成布线时，采用在利用镶嵌法在绝缘膜上形成孔状图形或沟槽状图形之后，将铜埋入的方法。
不过，对于半导体器件的芯片，为了保护设置在芯片内的晶体管及布线等不受外部的湿气的影响，形成称之为密封环的沟槽状图形。密封环以包围晶体管或布线的周围的方式形成。密封环与用于形成孔状图形(通孔)的蚀刻的同时形成。
孔状图形及用于密封环的沟槽状图形，利用下述方法形成。
首先，为了形成孔状图形及沟槽状图形，以光致抗蚀剂作为掩模，将层间绝缘膜除去到中间的深度。这里，之所以在中途将工序停止，是因为，假如在该时刻位于孔状图形及沟槽状图形的布线层露出的话，在以后进行除去光致抗蚀剂的灰化或聚合物的除去时，布线层会受到腐蚀。因此，在将层间绝缘膜残留一部分的厚度的状态下，进行灰化或聚合物的除去，然后，将层间绝缘膜本身作为掩模，使孔状图形及沟槽状图形达到布线层。
[专利文献1]特开2002-118078号公报
但是，在现有技术的半导体器件中，会产生以下不当之处。
一般地，进行蚀刻时的蚀刻速度，随着开口面积的增大而增大。这里，沟槽状图形的开口面积比孔状图形的开口面积大。因此，当通过蚀刻同时形成沟槽状图形和孔状图形时，沟槽状的图形的深度会更深。因此，不能将沟槽状图形的深度停止在层间绝缘膜的中途，位于下面的布线层的金属有露出的危险性。当金属在这一阶段露出时，存在着以后经过借助灰化除去抗蚀剂、聚合物的清洗工序，会将金属腐蚀的不合适之处。
这种不适当之处，在层间绝缘膜上形成多个孔状图形时也会产生。即，由于各个孔状图形的图形密度等不同，在形成孔状图形时，不能以均匀的深度除去绝缘膜。因此，存在着位于孔状图形下面的布线层会露出的不适当之处。
发明内容
本发明的目的是，提供一种通过在形成孔状图形、沟槽状图形时，采取用于不使布线层露出的机构，难以引起布线层上的金属的腐蚀的半导体器件的制造方法。
本发明的第一种半导体器件，包括：半导体基板，设于上述半导体基板的上方的第一绝缘膜，设置在上述第一绝缘膜的至少上部的布线层，设于上述第一绝缘膜及上述布线层上的第二绝缘膜，设于上述第二绝缘膜上的第三绝缘膜，贯穿上述第三绝缘膜及上述第二绝缘膜、到达上述布线层的至少一个的接触导体部，在所述半导体器件中，在上述布线层的上部设置凹部，上述第二绝缘膜中、位于上述布线层的上部的部分的膜厚，比上述第二绝缘膜中位于上述第一绝缘膜上的部分的膜厚更厚。
这样，由于第二绝缘膜中位于布线层上的部分的厚度形成得较厚，所以，在为了形成接触导体部除去第三绝缘膜和第二绝缘的工序中，在布线层上容易残存第二绝缘膜的一部分，布线层不容易露出。在这种状态下，进行灰化或聚合物除去等的有使金属腐蚀的危险的处理，然后，除去第三绝缘膜和第二绝缘膜，使布线层露出，可以埋入接触导体部用的导体。即，由于在布线层未露出的状态下，进行有使金属腐蚀的危险的处理，所以，可以防止布线层的腐蚀。
另一方面，由于第二绝缘膜中除位于布线层上的部分之外的膜厚不是很厚，所以，可以保持层间的介电常数恒定。
上述布线层为第一布线层，上述接触导体部是第一接触导体部，进一步包括设于上述第一绝缘膜的至少上部的第二布线层，以及贯穿上述第三绝缘膜及上述第二绝缘膜、到达上述第二布线层的第二接触导体部，在上述第二绝缘膜中，位于上述第一布线层的上部的部分的膜厚比上述第二绝缘膜中位于上述第二布线层上部的部分的膜厚更厚。在这种情况下，即使为了形成接触导体部，除去第三绝缘膜及第二绝缘膜，由于第二绝缘膜中形成第一接触导体部的区域比较厚，所以，能够难以露出第一布线层。从而，使形成第一接触导体部的面积比第二接触导体部大时，为了形成接触导体部除去第三绝缘膜及第二绝缘膜时，即使在将形成第一接触导体部的区域较深地除去的情况下，也能够不容易露出第一布线层。
上述第一布线层的宽度，可以形成得比上述第二布线层的宽度大。在这种情况下，第一布线层的形成区域，与第二布线层的形成区域相比，导体(金属)所占的比例更大。从而，当从第一布线层及第二布线层的上方进行化学机械研磨等处理时，借助形成凹面对金属的占有率的依赖性，可以加深形成在第一布线层的上部的凹部的深度。
也可以在上述第一布线层的侧方形成伪布线层。在这种情况下，第一布线层形成区域的周围与第二布线层形成区域的周围相比，导体(金属)所占的比例大。从而，当从第一布线层及第二布线层的上方进行化学机械研磨等处理时，借助形成凹面对金属的占有率的依赖性，可以加深形成在第一布线层上部的凹部的深度。
上述第一接触导体部也可以具有矩形或带状的平面形状，上述第二接触导体部具有圆形或正方形的平面形状。
上述第一布线层及上述第一接触导体部，也可以是设置成环状的密封环。在这种情况下，在作为密封环的第一接触导体部和第二接触导体部中，面积有很大的不同，但通过具有上述结构，可以防止第一布线层露出。
也可以在上述半导体基板内设置元件，将上述布线层与上述元件进行电连接。在这种情况下，在形成接触导体部时，在除去第三绝缘膜及第二绝缘膜时，即使除去的深度产生误差，也可以难以露出布线层。
优选地，上述第二绝缘膜，是含有碳的硅绝缘膜。
本发明的第二种半导体器件，包括：半导体基板，设置在上述半导体基板的上方的第一绝缘膜，设置在上述第一绝缘膜的至少上部的布线层，覆盖上述布线层的上部的耐氧化性导体膜，设置在上述第一绝缘膜及上述耐氧化性导体膜上的第二绝缘膜，设置在上述第二绝缘膜上的第三绝缘膜，贯穿上述第三绝缘膜及上述第二绝缘膜、达到上述耐氧化性导体膜的至少一个的接触导体部。
借此，在为了形成接触导体部、除去第三绝缘膜和第二绝缘膜的工序中，在耐氧化性导体膜露出的状态下，即使在进行灰化或聚合物除去等有腐蚀金属的危险的处理时，也可以防止布线层的腐蚀。另一方面，由于在第二绝缘膜中，位于布线层上的部分之外的膜厚不变厚，所以，可以保持层间的介电常数恒定。
上述耐氧化性导体膜，可以是在上述布线层的上部区域引入氮的氮引入层。
上述耐氧化性导体膜，也可以是氮化钛。
上述布线层是第一布线层，上述耐氧化性导体膜是设于上述第一布线层上的第一耐氧化性导体膜，上述接触导体部，是第一接触导体部，并进一步包括设置在上述第一绝缘膜的至少上部的第二布线层，覆盖上述第二布线层的第二耐氧化性导体膜，贯穿上述第三绝缘膜及上述第二绝缘膜、达到上述第二耐氧化性导体膜的第二接触导体部，上述第一接触导体部与上述第二接触导体部相比，上表面的面积大。在这种情况下，在形成这些接触导体部时，当除去第三绝缘膜及第二绝缘膜时，可以很深地除去第一接触导体部的形成区域。但是，由于第一布线层的上部由耐氧化性导体膜覆盖，所以，例如，即使当耐氧化性导体膜露出时，也可以防止第一布线层的腐蚀。
上述第一接触导体部也可以具有矩形或带状的平面形状，上述第二接触导体部具有圆形或正方形的平面形状。
上述第一布线层及上述第一接触导体部，也可以是设置成环状的密封环。在这种情况下，在作为密封环的第一接触导体部和第二接触导体部中，面积有很大的不同，但通过具有上述结构，可以防止第一布线层露出。
也可以在上述半导体基板内设置元件，将上述布线层与上述元件进行电连接。在这种情况下，在形成接触导体部时，在除去第三绝缘膜及第二绝缘膜时，即使除去的深度产生误差，也可以难以露出布线层。
优选地，上述第二绝缘膜，是含有碳的硅绝缘膜。
本发明的第一种半导体器件的制造方法，包括以下工序：在半导体基板的上方形成第一绝缘膜的工序(a)，在上述第一绝缘膜的至少上部形成布线层的工序(b)，在上述布线层的上部形成凹部的工序(c)，在上述第一绝缘膜及上述布线层上，形成掩埋上述凹部的第二绝缘膜的工序(d)，将上述第二绝缘膜的上表面平坦化的工序(e)，在上述工序(e)之后，在上述第二绝缘膜上形成第三绝缘膜的工序(f)，在上述第三绝缘膜及上述第二绝缘膜中、将位于上述布线层的上方处的部分以光致抗蚀剂作为掩模除去未达到上述布线层的深度、在上述布线层上残留上述第二绝缘膜的一部分的工序(g)，除去上述光致抗蚀剂的工序(h)。
借此，由于可以将第二绝缘膜中位于布线层上面的部分形成得较厚，所以，在工序(g)中，可以更可靠地的保持不露出布线层的状态。从而，在工序(g)之后，即使进行灰化等有腐蚀金属的危险性的处理，也可以防止布线层的腐蚀。另一方面，由于在第二绝缘膜中位于布线层的上方的部分之外的膜厚并不加厚，所以，在利用这种方法制造的半导体器件中，可以将层间的介电常数保持恒定。
在上述工序(c)中，可以通过借助化学机械研磨，干法蚀刻或湿法蚀刻使上述布线层的上述上部凹入，形成上述凹部。此外，在这种情况下，除上述效果之外，还可以获得提高第一绝缘膜和第二绝缘膜的密合性的效果。
在上述工序(b)中，作为上述布线层，形成密封环用的第一布线层，以及位于包围上述第一布线层的区域内的第二布线层，在上述工序(c)中，至少在上述第一布线层的上部形成上述凹部，在上述工序(g)中，可以通过除去上述第三绝缘膜及上述第二绝缘膜中位于上述第一布线层的上方处部分的一部分，形成密封环用的沟槽状图形，通过除去上述第三绝缘膜及上述第二绝缘膜中位于上述第二布线层上方处的部分的一部分，形成孔状图形。在这种情况下，由于沟槽状图形的开口面积比孔状图形的开口面积宽，所以，在工序(g)中，将沟槽状的图形形成得比孔状图形更深。但是，由于在第二绝缘膜中将形成沟槽状图形的区域形成得更厚，所以，可以使第一布线层不容易露出。
在上述工序(b)中，也可以将上述第一布线层的宽度形成得比上述第二布线层的宽度大。此时，形成第一布线层的区域比形成第二布线层的区域，其导体(金属)的占有比率变大。因此，在工序(c)中，一旦从第一布线层以及第二布线层的上方进行化学机械研磨等的处理，则通过形成凹面对金属占有率的依赖性，可以使形成于第一布线层上部的凹部的深度深。
在上述工序(b)中，在上述第一布线层的侧方，可以形成伪布线层。在这种情况下，第一布线层的形成区域的周围，与第二布线层的形成区域的周围相比，导体(金属)占据的比例大。从而，在工序(c)中，当从第一布线层及第二布线层的上方进行化学机械研磨等时，借助形成凹部对金属占有率的依赖性，可以使形成在第一布线层的上部的凹部的深度更深。
在上述工序(a)之前，进一步包括在上述半导体基板内形成元件的工序(i)，在上述工序(b)中，可以形成与上述元件电连接的上述布线层。在这种情况下，在工序(g)中，即使除去深度产生误差，也可以使布线层不容易露出。
本发明的第二种半导体器件的制造方法，包括以下工序：在半导体基板的上方形成第一绝缘膜的工序(a)，在上述第一绝缘膜的至少上部形成布线层的工序(b)，形成覆盖上述布线层的耐氧化性导体膜的工序(c)，在上述第一绝缘膜及上述耐氧化性导体膜上形成第二绝缘膜的工序(d)，在上述第二绝缘膜上形成第三绝缘膜的工序(e)，将上述第三绝缘膜及上述第二绝缘膜中位于上述布线层的上方的部分，作为光致抗蚀剂掩模除去的工序(f)，以及除去上述光致抗蚀剂的工序(g)。
借此，由于能够用耐氧化性导体膜覆盖布线层的上部，所以，在工序(f)，在使耐氧化性导体膜露出后，即使进行灰化等有腐蚀金属的危险性的处理，也可以防止布线层的腐蚀。另一方面，由于第二绝缘膜中位于布线层上方的部分之外的膜厚并不厚，所以，在利用这种方法制造的半导体器件中，可以保持层间的介电常数恒定。
在上述工序(c)，可以通过在上述布线层的上部进行等离子体处理，湿式处理或者离子注入引入氮，形成上述耐氧化性导体膜。
在上述工序(c)，作为上述耐氧化性导体膜，也可以在上述布线层上沉积包含氮的膜。
在上述工序(b)中，作为上述布线层，形成密封环用的第一布线层，位于包围上述第一布线层的区域内的第二布线层，在上述工序(c)中，在上述第一布线层及上述第二布线层上形成耐氧化性导体膜，在上述工序(f)中，可以通过将上述第三绝缘膜及上述第二绝缘膜中位于上述第一布线层的上方的部分的一部分除去，形成密封环用的沟槽状的图形，通过将上述第三绝缘膜及上述第二绝缘膜中位于上述第二布线层的上方的部分的一部分除去，形成孔状图形。在这种情况下，由于沟槽状图形的开口面积比孔状图形的开口面积大，所以，在工序(f)中，可以将沟槽状图形的深度形成得比孔状图形的深度深。但是，由于第二绝缘膜中，形成沟槽状图形的区域形成得更厚，所以，可以使第一布线层不容易露出。
在上述工序(a)之前，进一步包括在上述半导体基板内形成元件的工序(h)，可以在上述工序(b)中，形成与上述元件电连接的布线层。在这种情况下，在工序(f)，即使除去深度产生误差，也能够不容易使布线层露出。
在本发明的半导体器件及其制造方法中，可以防止布线层的腐蚀。
附图说明
图1(a)～(f)是表示第一种实施方式的半导体器件的制造方法的剖面图。
图2(a)～(f)是表示第二种实施方式的半导体器件的制造方法的剖面图。
图3(a)～(e)是表示第三种实施方式的半导体器件的制造工艺的剖面图。
图4(a)～(e)是表示第四种实施方式的半导体器件的制造工艺的剖面图。
图5(a)～(f)是表示在第五种实施方式中，半导体器件中，布线区域的制造方法所剖面图。
图中：101第一绝缘膜，102第二金属布线，102a表面导体膜，102b金属布线膜，103第二金属布线，103a表面导体膜，103b金属布线膜，104第二绝缘膜，105第三绝缘膜，106孔状图形，106’孔状接触导体部，107沟槽状图形，107’沟槽状接触导体部，108布线槽，109布线槽，110凹部，111第一绝缘膜，112第一金属布线，112a表面导体膜，112b金属布线膜，113第二金属布线，113a表面导体膜，113b金属布线膜，114第二绝缘膜，115第三绝缘膜，116孔状图形，116’孔状接触导体部，117沟槽状图形，117’沟槽状接触导体部，118布线槽，119布线槽，120凹部，121第一绝缘膜，122第一金属布线，122a表面导体膜，122b金属布线膜，123第二金属布线，123a表面导体膜，123b金属布线膜，124第二绝缘膜，125第三绝缘膜，126’孔状接触导体部，126孔状图形，127沟槽状图形，127’沟槽状导体部，128布线槽，129布线槽，130耐氧化性膜，131第一绝缘膜，132第一金属布线，132a表面导体膜，132b金属布线膜，133第二金属布线，133a表面导体膜，133b金属布线膜，134第二绝缘膜，135第三绝缘膜，136孔状图形，136’孔状接触导体部，137沟槽状图形，137’沟槽状接触导体部，138布线槽，139布线槽，140金属膜，141第一绝缘膜，142金属布线，142a表面导体膜，142b金属布线膜，143金属布线，144第二绝缘膜，145第三绝缘膜，146孔状图形，146’孔状接触导体部，148布线槽，150凹部。
具体实施方式
(第一种实施方式)
下面，参照图1(a)～(f)说明本发明的第一种实施方式的半导体器件的制造方法。图1(a)～(f)，是表示第一种实施方式的制造方法的剖面图。此外，在图1(a)～(f)中，表示出了布线形成区域R1以及保护布线形成区域R1不受外部潮气影响用的密封环区域R2。密封环区域R2包围布线形成区域R1的侧方。
首先，在图1(a)所示的工序中，在硅基板(图中未示出)上形成由氧化硅膜构成的厚度500nm的第一绝缘膜101。然后，在第一绝缘膜101上，通过光刻，形成在布线图形的形成位置上具有开口的光致抗蚀剂(图中未示出)。通过将该光致抗蚀剂作为掩模，进行干法蚀刻，除去第一绝缘膜101的一部分，形成深度250nm的布线槽108、109。然后，在除去光致抗蚀剂之后，在基板上形成氮化钽和钽构成的厚度30nm的叠层膜(图中未示出)，和厚度1000nm的铜膜(图中未示出)。然后，通过利用化学机械研磨法研磨铜膜和叠层膜，在布线形成区域R1上形成由覆盖布线槽108的内表面的表面导体膜102a，和经由表面导体膜102a埋入布线槽108的金属布线膜102b构成的第一金属布线102。这时，在密封环区域R2上，形成由表面导体膜103a和金属布线膜103b构成的第二金属布线103。
其次，在图1(b)所示的工序中，通过利用化学机械研磨法或者硝酸等的金属的选择性的蚀刻，使第一金属布线102及第二金属布线103的上部凹入，形成深度20nm～40nm左右的凹入状9(凹部110)。
其次，在图1(c)所示的工序中，在基板上沉积埋入凹部110、由厚度100nm～150nm的碳氮化硅膜构成的第二绝缘膜104。这时，作为第二绝缘膜104的材料，也可以使用氮化硅膜，碳化硅膜，碳氧化硅膜等。此外，也可以形成这些膜的叠层体。
这时，反映第一金属布线102及第二金属布线103的凹入状，在第二绝缘膜104的上表面形成阶梯差。
其次，在图1(d)所示的工序中，通过进行化学机械研磨，利用硫酸或硝酸等的湿法蚀刻，或者回蚀刻，进行第二绝缘膜104的上表面的平坦化。借此，在第二绝缘膜104中位于第一金属布线102及第二金属布线103上的部分的膜厚成为70nm～90nm左右，除此之外的部分的厚度为50nm。
其次，在图1(e)的工序中，在基板上沉积由含有碳的氧化硅膜构成的第三绝缘膜105。这时，作为第三绝缘膜105，也可以采用FSG(Fluorinated Silicate Glass)膜，BPSG(Boron Phospho Silicate Glass)膜或者多孔质膜。此外，也可以使用这些膜的叠层膜。
然后，通过光刻，在第三绝缘膜105上，形成在孔状图形形成区域和沟槽状图形形成区域具有开口的光致抗蚀剂(图中未示出)。然后，通过利用光致抗蚀剂作为掩模机械干法蚀刻，在布线形成区域R1上形成孔状图形(通孔)106，在密封环区域R2上形成沟槽状图形107。这种干法蚀刻，进行到孔状图形106及沟槽状图形107变成第二绝缘膜104的途中的深度。这时，由于沟槽状图形107的开口面积比孔状图形106的开口面积大，所以，将沟槽状图形107除去得更深。然后，通过灰化除去光致抗蚀剂，除去湿法蚀刻时及干法蚀刻时的聚合物。
其次，在图1(f)所示的工序中，蚀刻残留在图形内的第二绝缘膜104，使孔状图形106和沟槽状图形107达到第一金属布线102及第二金属布线103，通过用导体将其掩埋，形成平面形状为圆形或正方形的孔状接触导体部106’，以及，环状沟槽接触导体部107’。此外，该工序在灰化、聚合物除去等有腐蚀金属的危险性的处理结束之后进行。
其次，再次参照图1(f)对本实施方式的半导体器件中布线及密封环的结构进行说明。
如图1(f)所示，本实施方式的半导体器件，具有布线形成区域R1，和包围布线形成区域R1的侧方的密封环区域R2。同时，在布线形成区域R1上设置第一金属布线102，在密封环区域R2上设置第二金属布线103。第一金属布线102具有覆盖布线槽108的表面的表面导体膜102a，以及覆盖在其上部的金属布线膜102b。第二金属布线103，也具有覆盖布线槽109的表面的表面导体膜103a，以及设于其上的金属布线膜103b。将第一金属布线102及第二金属布线103的上部凹入，形成凹部110。
在第一绝缘膜101、第一金属布线102及第二金属布线103上，设置第二绝缘膜104。由于第二绝缘膜104将凹部110掩埋，所以，第二绝缘膜104的位于第一金属布线102及第二金属布线103上的部分，比其它部分形成得更厚。第二绝缘膜104的上表面被平坦化。
在第二绝缘膜104上，设置第三绝缘膜105。同时，在布线形成区域R1，设置贯穿第三绝缘膜105和第二绝缘膜104的孔状接触导体部106’。同样地，在密封环区域R2上，形成沟槽状接触导体部107’。从而，在密封环区域R2上，以包围布线形成区域R1的第一金属布线102及孔状接触导体部106’的方式，设置由第二金属布线103及沟槽状接触导体部107’构成的环状的密封环。
下面，一面与现有技术进行比较，一面说明本实施方式获得的效果。
在现有技术中，第一金属布线及第二金属布线的上表面保持平坦的状态，在第一金属布线及第二金属布线上，形成均匀厚度的第二绝缘膜。因此，当形成孔状图形及沟槽状图形时，有沟槽状图形贯穿第二绝缘膜、露出第二金属布线的危险性。
与此相对，在本实施方式中，在第二绝缘膜104中，可以只将位于第一金属布线102及第二金属布线103上的部分的厚度形成得较厚。因此，可以防止沟槽状图形107达到第二金属布线103。因此，即使进行灰化或聚合物清洗，也不会引起第一金属布线102的腐蚀。这里，由于在第二绝缘膜104中，位于第一绝缘膜101上部的部分的厚度并不厚，所以，可以保持层间的介电常数恒定。
进而，为了使第一金属布线102及第二金属布线103的上部凹入，通过进行化学机械研磨法或者选择性蚀刻，可以提高第一绝缘膜101与第二绝缘膜104的密合性。
此外，在本实施方式中，通过化学机械研磨法等，在第一金属布线102及第二金属布线103的上部形成凹入的形状。但是，在本发明中，也可以利用铜的加热时压缩的性质，形成凹入的形状。具体地说，在图1(a)所示的工序中，在形成第一金属布线102及第二金属布线103之后，进行200度～500度的热处理。借此，由铜构成的金属布线膜102a、103b压缩，在第一金属布线102及第二金属布线103的上部形成凹槽。借助这种方法。也可以获得与上述同样的效果。
(第二种实施方式)
下面，参照图2(a)～(f)说明本发明的第二种实施方式的半导体器件的制造方法。图2(a)～(f)，是表示第二种实施方式的半导体器件的制造方法的剖面图。此外，在图2(a)～(f)中，表示出布线形成区域R1，以及保护布线形成区域R1不受外部潮气的影响用的密封环区域R2。密封环区域R2包围布线形成区域R1的侧方。
首先，在图2(a)所示的工序中，在硅基板(图中未示出)上形成由氧化硅膜构成的厚度500nm的第一绝缘膜111。然后，在第一绝缘膜111上，利用光刻法，形成在金属布线图形形成区域具有开口的光致抗蚀剂(图中未示出)。将该光致抗蚀剂作为掩模，通过进行干法蚀刻，在布线形成区域R1上形成布线槽118，在密封环形成区域R2上形成布线槽119。这时，令布线槽119的宽度比布线槽118的宽度宽。具体地说，在布线槽118的宽度部低于2μm的情况下，布线槽119的宽度在2μm以上。
然后，除去光致抗蚀剂之后，在基板上形成由氮化钽和钽构成的厚度30nm的叠层膜(图中未示出)，以及厚度1000nm的铜膜(图中未示出)。然后，通过利用化学机械研磨法，研磨铜和叠层膜，在布线形成区域R1上形成由覆盖布线槽118的内表面的表面导体膜112a，以及经由表面导体膜112a掩埋布线槽118的金属布线膜112b构成的、宽度在2μm以上的第一金属布线112。这时，在密封环区域R2上，形成由表面导体膜113a和金属布线膜113b构成的宽度在2μm以上的第二金属布线113。
其次，在图2(b)所示的工序中，进行化学机械研磨。这时，利用形成凹面的金属占有率的依赖性，使第二金属布线113的上部凹入。下面进行详细说明。当对于埋入金属的基板进行化学机械研磨时，金属被除去的深度，具有在该区域中，随着金属的占有比例的增高而加深的性质。在本实施方式中，第二金属芯片113的宽度，形成得比第一金属布线112的宽度大。换句话说，单位面积占有的金属的比例，在第二金属布线113的形成区域内更高。因此，第二金属布线113的上部，比其它区域形成更深的凹槽。
此外，代替使第二金属布线113的宽度比第一金属布线112的宽度大的方法，也可以通过在第二金属布线113的周围形成伪图形，提高单位面积的金属占有率。
其次，在图2(c)所示的工序中，在第一绝缘膜111，第一金属布线112及第二金属布线113上，沉积由碳氮化硅膜构成的第二绝缘膜114。这时，作为第二绝缘膜114的材料，也可以使用氮化硅膜，氧化硅膜，碳氧化硅膜。此外，也可以形成这些膜的叠层体。
这时，反映第二金属布线113的凹入的形状，在第二绝缘膜114上形成阶梯差。
其次，在图2(d)所示的工序中，通过进行化学机械研磨，湿法或干法蚀刻，进行第二绝缘膜114的平坦化。
其次，在图2(e)所示的工序中，在基板上沉积由含有碳的氧化硅膜构成的第三绝缘膜115。这时，作为第三绝缘膜115，也可以采用FSG(Fluorinated Silicate Glass)膜，BPSG(Boron Phospho Silicate Glass)膜或者多孔质膜。此外，也可以使用这些膜的叠层膜。
然后，通过光刻，在第三绝缘膜115上，形成在孔状图形形成区域和沟槽状图形形成区域具有开口的光致抗蚀剂(图中未示出)。然后，以光致抗蚀剂作为掩模，通过进行干法蚀刻，在布线形成区域R1上形成孔状图形116，在密封环区域R2上形成沟槽状图形117。这种干法蚀刻，进行到沟槽状图形117变成第二绝缘膜114的途中的深度。这时，由于沟槽状图形117的开口面积比孔状图形116的开口面积大，所以，将沟槽状图形117除去得更深。然后，通过灰化除去光致抗蚀剂，除去湿法蚀刻时及干法蚀刻时的聚合物。
其次，在图2(f)所示的工序中，蚀刻残留在图形内的第二绝缘膜114，使孔状图形116和沟槽状图形117达到第一金属布线112及第二金属布线113，通过用导体将其掩埋，形成平面形状为圆形或正方形的孔状接触导体部116’，以及，环状沟槽接触导体部117’。此外，该工序在聚合物除去等有腐蚀金属的危险性的处理结束之后进行。
其次，再次参照图2(f)说明本实施方式的半导体器件中布线及密封环的结构。
如图2(f)所示，本实施方式的半导体器件，具有布线形成区域R1，以及包围布线形成区域R1的侧方的密封环区域R2。同时，在布线形成区域R1上，设置第一金属布线112，在密封环区域R2上设置第二金属布线113。这里，将第二金属布线113的宽度设置得比第一金属布线112的宽度宽。
第一金属布线112，具有覆盖布线槽118的表面的表面导体膜112a，以及覆盖其上部的金属布线膜112b。第二金属布线113，也具有覆盖布线槽119的表面的表面导体膜113a，以及设置在其上部的金属布线膜113b。使第二金属布线113的上部凹入，形成凹部120。
在第一绝缘膜111，第一金属布线112及第二金属布线113上，设置第二绝缘膜114。由于第二绝缘膜114掩埋凹部120，所以，第二绝缘膜114的位于第二金属布线113的上方的部分形成得比其它部分厚。将第二绝缘膜114的上表面进行平坦化。
在第二绝缘膜114上，设置第三绝缘膜115。同时，在布线形成区域R1上，设置贯穿第三绝缘膜115和第二绝缘膜114的孔状接触导体部116’。同时，在密封环区域R2上，形成沟槽状接触导体部117’。从而，在密封环区域R2上，以包围布线形成区域R1的第一金属布线112及孔状接触导体部116’的方式，设置由第二金属布线113及沟槽状接触导体部117’构成的环状的密封环。
下面，一面与现有技术比较，一面说明由本实施方式获得的效果。
在现有技术中，第二金属布线的上表面保持平坦的状态，在第二金属布线上，形成均匀厚度的第二绝缘膜。因此，当形成孔状图形及沟槽状图形时，有沟槽状图形贯穿第二绝缘膜、露出第二金属布线的危险性。
与此相对，在本实施方式中，不必增加工序数，在第二绝缘膜114中，可以只将位于第二金属布线113上的部分的厚度形成得较厚。因此，可以防止沟槽状图形117达到第二金属布线113。因此，即使进行灰化或聚合物清洗，也不会引起第一金属布线的腐蚀。这里，由于在第二绝缘膜114中，位于第一绝缘膜111上部的部分的厚度并不厚，所以，可以保持层间的介电常数恒定。
进而，为了使第二金属布线113的上部凹入，通过化学机械研磨法或者机械选择性蚀刻，可以提高第一绝缘膜111与第二绝缘膜114的密合性。
此外，在本实施方式中，利用形成凹面的金属占有率的依赖性形成凹槽状，但也可以利用图形密度的依赖性，通过蚀刻形成。或者，也可以在本发明的图2(b)所示的工序中，通过在用光致抗蚀剂等覆盖除去第二金属布线113的区域的上部的状态下进行蚀刻，在第二金属布线113的上部形成凹槽状。在这种情况下，除增加工序数目之外，可以获得和上述效果同样的效果。
此外，在本实施方式中，在图2(b)所示的工序中，在进行化学机械研磨时，例如，可以使用过氧化氢等溶解性强的浆料。借此，由于提高金属的研磨速率，所以，可以使第二金属布线113更深地凹入。
(第三种实施方式)
下面，参照图3(a)～(e)说明根据本发明的第三种实施方式的半导体器件的制造方法。图3(a)～(e)，是表示第三种实施方式的半导体器件的制造工艺的剖面图。在图3(a)～(e)中，表示出了布线形成区域R1，和为了保护布线形成区域R1不受外部潮气影响用密封环区域R2。此外，密封环区域R2，包围布线形成区域R1的侧方。
首先，在图3(a)所示的工序中，在硅基板(图中未示出)上形成由氧化硅膜构成的、厚度500nm的第一绝缘膜121。然后，在第一绝缘膜121上，利用光致抗蚀剂，形成在金属布线图形形成区域上具有开口的光致抗蚀剂(图中未示出)。通过利用该光致抗蚀剂作为掩模进行蚀刻，除去第一绝缘膜121的一部分，形成深度250nm的布线槽128、129。然后，除去光致抗蚀剂之后，在基板上，形成由氮化钽和钽构成的厚度30nm的叠层膜(图中未示出)，以及厚度1000nm的铜膜(图中未示出)。然后，通过利用化学机械研磨法研磨铜膜和叠层膜，在布线形成区域R1上，形成由覆盖布线槽128的内表面的表面导体膜122a，和经由表面导体膜122a掩埋布线槽128的金属布线膜122b构成的第一金属布线122。这时，在密封环区域R2上，形成由表面导体膜123a和金属布线膜123b构成的第二金属布线123。
接着，在图3(b)所示的工序中，通过用含有氮的气体的等离子体处理，利用氨，苯并三唑(BTA)或者喹哪啶酸的湿法处理，或者进行离子注入，向第一金属布线122及第二金属布线123的上部供应氮。借此，第一金属布线122及第二金属布线123的上部改性成耐氧化性膜130。与此同时，可以提高第一绝缘膜121与在后面的工序中形成的第二绝缘膜124的密合性。
其次，在图3(c)所示的工序中，在第一绝缘膜121及耐氧化性膜130上，沉积由碳氮化硅膜构成的第二绝缘膜124。这时，作为第二绝缘膜124的材料，也可以采用氮化硅膜，碳化硅膜，碳氧化硅膜等。此外，也可以形成这些膜的叠层体。
其次，在图3(d)所示的工序中，在基板上沉积由含碳的氧化硅膜构成的第三绝缘膜125。这时，作为第三绝缘膜125，也可以采用FSG(Fluorinated Silicate Glass)膜，BPSG(Boron Phospho Silicate Glass)膜或者多孔质膜。此外，也可以使用这些膜的叠层膜。
然后，利用光刻，在第三绝缘膜125上，形成在孔状图形形成区域和沟槽状图形形成区域具有开口的光致抗蚀剂(图中未示出)。然后，通过以光致抗蚀剂作为掩模进行干法蚀刻，在布线形成区域R1上形成孔状图形126，在密封环区域R2上形成沟槽状图形127。这种干法蚀刻，可以在沟槽状图形127在第二绝缘膜124的途中停止，也可以贯穿第二绝缘膜124，到达耐氧化性膜130。之后，通过灰化除去光致抗蚀剂，除去湿法蚀刻时及干法蚀刻上的聚合物。
其次，在图3(e)所示的工序中，除去残留在图形内的第二绝缘膜124，使孔状图形126和沟槽状图形127达到耐氧化性膜130，通过用导体填埋沟槽，形成平面形状为圆形或正方形的孔状接触导体部126’，以及，环状的沟槽接触导体部127’。
其次，再次参照图3(e)说明本实施方式的半导体器件中布线及密封环的结构。
如图3(e)所示，本实施方式的半导体器件，具有布线形成区域R1，及包围布线形成区域R1的侧方的密封环区域R2。同时，在布线形成区域R1上，设置第一金属布线122，在密封环区域R2上设置第二金属布线123。第一金属布线122具有覆盖布线槽128的表面的表面导体膜122a，以及覆盖其上方的金属布线膜122b。第二金属布线123也具有覆盖布线槽129的表面的表面导体膜123a，以及设于其上的金属布线膜123b。在金属布线膜122b、123b的上部，形成含有氮的耐氧化性膜130。
在第一绝缘膜121、第一金属布线122及第二金属布线123的上部，设置第二绝缘膜124。在第二绝缘膜124的上部，设置第三绝缘膜125。同时，在布线形成区域R1上，设置贯穿第三绝缘膜膜125和第二绝缘膜124孔状接触导体部126’。同样地，在密封环区域R2上，形成沟槽状接触导体部127’。从而，在密封环区域R2上，以包围布线形成区域R1的第一金属布线122及孔状接触导体部126’的方式，设置由第二金属布线123及沟槽状接触导体部127’构成的环状密封环。
下面，与现有技术进行比较，说明在本实施方式中获得的效果。
在现有技术中，在形成孔状图形及沟槽状图形时，当沟槽状图形达到第二金属布线时，在以后的灰化或聚合物除去工序中，第二金属布线会发生腐蚀。
与此相对，在本实施方式中，第二金属布线123的上部变化成耐氧化性膜130。因此，在沟槽状图形127达到第二金属布线123的状态，进行灰化或聚合物的除去的工序，也不会使第二金属布线123的上部腐蚀。这里，由于第二绝缘膜124中，位于第一绝缘膜121的上部的部分并不增厚，所以，可以将层间介电常数保持恒定。
此外，通过使第一金属布线122及第二金属布线123的上部含有氮，还具有在形成孔状图形126及沟槽状图形127时，提高耐蚀刻性的优点。
此外，在图3(d)所示的工序中，在使孔状图形126及沟槽状图形127达到耐氧化性膜130的情况下，也具有在以后可以省略除去残存在孔状图形126及沟槽状图形127和耐氧化性膜130之间的第二绝缘膜124的工序。
(第四种实施方式)
下面参照图4(a)～(e)说明本发明的第四种实施方式的半导体器件的制造方法。图4(a)～(e)是表示第四种实施方式的半导体器件的制造方法的剖面图。此外，在图4(a)～(e)中，表示出了布线形成区域R1，以及保护布线形成区域R1不受外部潮气影响用的密封环区域R2。此外，密封件区域R2，包围布线形成区域R1的侧方。
首先，在图4(a)所示的工序中，在硅基板(图中未示出)形成由氧化硅膜构成的厚度500nm的第一绝缘膜131。然后，在第一绝缘膜131上，通过光刻，形成在布线图形的形成区域上具有开口的光致抗蚀剂(图中未示出)。通过将该光致抗蚀剂作为掩模，进行干法蚀刻，除去第一绝缘膜131的一部分，形成深度250nm的布线槽138、139。然后，在除去光致抗蚀剂之后，在基板上形成氮化钽和钽构成的厚度30nm的叠层膜(图中未示出)，以及厚度1000nm的铜膜(图中未示出)。然后，通过利用化学机械研磨法研磨铜膜和叠层膜，在布线形成区域R1上形成由覆盖布线槽138的内表面的表面导体膜132a，和经由表面导体膜132a埋入布线槽138的金属布线膜132b构成的第一金属布线132。这时，在密封件区域R2上，形成由表面导体膜133a和金属布线膜133b构成的第二金属布线133。
其次，在图4(b)所示的工序中，在第一金属布线132及第二金属布线133上，选择性地沉积耐氧化性膜140。作为金属膜140的材料，例如，有氮化钛(TiN)。
然后，在图4(c)所示的工序中，在第一绝缘膜131和金属膜140上，沉积由碳氮化硅膜构成的第二绝缘膜134。这时，作为第二绝缘膜134的材料，也可以使用氮化硅膜，碳化硅膜，碳氧化硅膜等。此外，也可以形成这些膜的叠层体。然后，通过进行化学机械研磨，湿法蚀刻或干法蚀刻，进行第二绝缘膜134的平坦化。
其次，在图4(d)所示的工序中，在基板上沉积由含有碳的氧化硅膜构成的第三绝缘膜135。这时，作为第三绝缘膜135，也可以采用FSG(Fluorinated Silicate Glass)膜，BPSG(Boron Phospho Silicate Glass)膜或者多孔质膜。此外，也可以使用这些膜的叠层膜。
然后，利用光刻，在第三绝缘膜135上，形成在孔状图形形成区域和沟槽状图形形成区域具有开口的光致抗蚀剂(图中未示出)。然后，通过以光致抗蚀剂作为掩模进行干法蚀刻，在布线形成区域R1上形成孔状图形136，在密封环区域R2上形成沟槽状图形137。这种干法蚀刻，可以将沟槽状图形137形成到第二绝缘膜134的途中的深度，也可以贯穿第二绝缘膜134，到达耐氧化性膜140。之后，通过灰化除去光致抗蚀剂，除去湿法蚀刻时及干法蚀刻上的聚合物。
其次，在图4(e)所示的工序中，除去残留在图形内的第二绝缘膜134，使孔状图形136和沟槽状图形137达到第一金属布线132及第二金属布线133，通过用导体填埋沟槽，形成平面形状为圆形或正方形的孔状接触导体部136’，以及，环状的沟槽接触导体部137’。
其次再次参照图4(e)说明本发明的半导体器件中，布线及密封环的结构。
如图4(e)所示，本实施方式的半导体器件，具有布线形成区域R1，及包围布线形成区域R1的侧方的密封环区域R2。同时，在布线形成区域R1上，设置第一金属布线132，在密封环区域R2上设置第二金属布线133。第一金属布线132具有覆盖布线槽138的表面的表面导体膜132a，以及覆盖其上方的金属布线膜132b。第二金属布线133也具有覆盖布线槽139的表面的表面导体膜133a，以及设于其上的金属布线膜133b。
在第一金属布线132及第二金属布线133上，设置氮化钛等耐氧化性的金属膜140。同时，在第一绝缘膜131及金属膜140上，设置第二绝缘膜134。在第二绝缘膜134上，设置第三绝缘膜135。同时，在布线成区域R1上，设置贯穿第三绝缘膜135和第二绝缘膜134的孔状接触导体部136’。同样地，在密封环区域R2上，形成沟槽状接触导体部137’。从而，在密封环区域R2上，以包围布线形成区域R1的第一金属布线132及孔状接触导体部136’的方式，设置由第二金属布线133及沟槽状接触导体部137’构成的环状的密封环。
在本实施方式中，第二金属布线133的上部被耐氧化性的金属膜140覆盖。因此，即使在沟槽状图形137达到金属膜140的状态进行灰化或聚合物除去工序，第二金属布线133的上部也不会腐蚀。这里，由于第二绝缘膜134中，位于第一绝缘膜131上的部分的厚度并不厚，所以，可以保持层间的介电常数恒定。
此外，通过在第一金属布线132及第二金属布线133的上部形成耐氧化性金属膜140，还具有提高在形成孔状图形136及沟槽状图形137时的耐蚀刻性的优点。
(第五种实施方式)
下面，参照图5(a)～(f)说明本发明的第五种实施方式的半导体器件的制造方法。图5(a)～(f)，是表示在第五种实施方式中，半导体器件中的布线区域的制造方法的剖面图。此外，在第一～第四种实施方式中，在布线区域及密封环区域中，表示出孔状图形和沟槽状图形的深度产生的不同时的情况。与此相对，在本实施方式中，在布线区域形成多个孔状图形的情况下，表示每一个孔状图形的深度产生不同时的情况。
首先，在图5(a)所示的工序中，在硅基板(图中未示出)形成由氧化硅膜构成的厚度500nm的第一绝缘膜141。然后，在第一绝缘膜141上，通过光刻，形成在金属布线图形的形成区域具有开口的光致抗蚀剂(图中未示出)。通过将该光致抗蚀剂作为掩模，进行干法蚀刻，除去第一绝缘膜141的一部分，形成深度250nm的布线槽148。然后，在除去光致抗蚀剂之后，在基板上形成氮化钽和钽构成的厚度30nm的叠层膜(图中未示出)，和厚度1000nm的铜膜(图中未示出)。然后，通过利用化学机械研磨法研磨铜膜和叠层膜，形成由覆盖布线槽148的内表面的表面导体膜142a，和经由表面导体膜142a埋入布线槽148的金属布线膜142b构成的金属布线142。
其次，在图5(b)所示的工序中，利用化学机械研磨法，或者利用硝酸等的金属的选择性蚀刻，使金属布线142的上部凹入，形成深度为20nm～40nm左右的凹槽形状(凹部150)。
其次，在图5(c)所示的工序中，在基板上，沉积掩埋凹部150、由厚度100nm～150nm的碳氮化硅膜构成的第二绝缘膜144。这时，作为第二绝缘膜144的材料，也可以使用氮化硅膜，碳化硅膜，碳氧化硅膜等。此外，也可以形成这些膜的叠层体。
这时，反映金属布线142的凹入状，在第二绝缘膜144的上表面形成阶梯差。
其次，在图5(d)所示的工序中，通过机械化学研磨，湿法蚀刻或干法蚀刻，进行第二绝缘膜144的上表面的平坦化。借此，第二绝缘膜144中位于金属布线142的上部位置处的部分的厚度，变成70nm～90nm左右，其余的部分变为50nm。
其次，在图5(e)所示的工序中，在基板上沉积由含有碳的氧化硅膜构成的第三绝缘膜145。这时，作为第三绝缘膜145，也可以采用FSG(Fluorinated Silicate Glass)膜，BPSG(Boron Phospho Silicate Glass)膜或者多孔质膜。此外，也可以使用这些膜的叠层膜。
然后，借助光刻，在第三绝缘膜145上，形成在孔状图形形成区域具有开口的光致抗蚀剂(图中未示出)。然后，通过利用光致抗蚀剂作为掩模进行干法蚀刻，形成孔状图形146。这种干法蚀刻进行到孔状图形146成为第二绝缘膜144的途中的深度。这时，由于图形的疏密等的影响，多个孔状图形146的深度分别不同。然后，通过灰化除去光致抗蚀剂，除去湿法蚀刻时及干法蚀刻时的聚合物。
其次，在图5(f)所示的工序中，除去残存在图形内的第二绝缘膜144，使孔状图形146达到金属布线142，通过将其用导体填埋，形成平面形状为圆形或正方形的孔状接触导体部146’。此外，该工序在灰化上、聚合物除去等有使金属腐蚀的危险性的处理结束之后进行。
其次，再次参照图5(f)说明本实施方式的半导体器件中，布线及孔状接触导体部的结构。
如图5(f)所示，在本实施方式的半导体器件中，在第一绝缘膜141中，设置具有表面导体膜142a及覆盖其上的金属布线膜142b的金属布线142。使金属布线142的上部凹入，设置凹部150。
在第一绝缘膜141及金属布线142的上部，设置第二绝缘膜144。由于第二绝缘膜144将凹部150掩埋，所以，将第二绝缘膜144的位于金属布线142上的部分形成得比其它部分厚。将第二绝缘膜144的上表面平坦化。
在第二绝缘膜144上设置第三绝缘膜145。同时，设置贯穿第三绝缘膜145和第二绝缘膜144的孔状接触导体部146’。
下面，一面与现有技术进行比较，一面说明本实施方式获得的效果。
在现有技术中，保持金属布线的上表面平坦的状态，在金属布线上形成第二绝缘膜和第三绝缘膜。当在这种状态下形成多个孔状图形时，由于图形的疏密及工艺的偏差，每一个孔状图形的深度都是不同的。因此，孔状图形中，有一些有可能贯穿第二绝缘膜达到金属布线。特别是，在形成多个孔状图形的情况下，这种危险性增大。
与此相对，在本实施方式中，可以只将第二绝缘膜144中位于金属布线142上方的部分形成得比较厚。因此，可以防止孔状图形146达到金属布线142。所以，即使进行灰化或聚合物的清洗，也不会引起金属布线142的腐蚀。这里，由于第二绝缘膜144中位于第一绝缘膜141上方的部分不加厚，所以，可以保持层间介电常数恒定。
进而，为了使金属布线142的上部凹入，通过进行化学机械研磨法或者选择性蚀刻，可以提高第一绝缘膜141与第二绝缘膜144的密合性。
此外，在本实施方式中，将第一种实施方式的方法应用于在布线区域上形成多个孔状图形。但是，在本发明中，也可以将第三及第四种实施方式的方法应用于在布线区域上形成多个孔状图形。
此外，在第一～第四种实施方式中，对于将沟槽状接触导体部形成环状、用于密封环时的情况进行了说明，但也可以形成矩形或带状，作为电极的一部分使用。
如上面说明那样，在保持层间绝缘膜上的介电常数恒定的情况下，可以防止位于孔状图形及沟槽状图形的下方的布线的金属腐蚀这一点，在工业上的利用可能性很高。

Claims (13)

1、一种半导体器件，包括：
半导体基板，
设置在上述半导体基板的上方的第一绝缘膜，
设置在上述第一绝缘膜的至少上部的布线层，
覆盖上述布线层的上部的耐氧化性导体膜，
设置在上述第一绝缘膜及上述耐氧化性导体膜上的第二绝缘膜，
设置在上述第二绝缘膜上的第三绝缘膜，
贯穿上述第三绝缘膜及上述第二绝缘膜、达到上述耐氧化性导体膜的至少一个接触导体部。
2、如权利要求1所述的半导体器件，
上述耐氧化性导体膜是在上述布线层的上部区域引入氮的氮引入层。
3、如权利要求1所述的半导体器件，
上述耐氧化性导体膜是氮化钛。
4、如权利要求1所述的半导体器件，
上述布线层是第一布线层，
上述耐氧化性导体膜是设置在上述第一布线层上的第一耐氧化性导体膜，
上述接触导体部是第一接触导体部，还包括：
设置在上述第一绝缘膜的至少上部的第二布线层，
覆盖上述第二布线层上部的第二耐氧化性导体膜，
贯穿上述第三绝缘膜及上述第二绝缘膜、到达上述第二耐氧化性导体膜的第二接触导体部，
上述第一接触导体部与上述第二接触导体部相比，其上面的面积大。
5、如权利要求4所述的半导体器件，
上述第一接触导体部具有矩形或带状的平面形状，
上述第二接触导体部，具有圆形或正方形的平面形状。
6、如权利要求4所述的半导体器件，
上述第一布线层及上述第一接触导体部，是设置成环状的密封环。
7、如权利要求1所述的半导体器件，
在上述半导体基板内设置有元件，
上述布线层与上述元件电连接。
8、如权利要求1所述的半导体器件，
上述第二绝缘膜是含有碳的硅绝缘膜。
9、一种半导体器件的制造方法，包括以下工序：
在半导体基板的上方形成第一绝缘膜的工序(a)，
在上述第一绝缘膜的至少上部形成布线层的工序(b)，
形成覆盖上述布线层上方的耐氧化性导体膜的工序(c)，
在上述第一绝缘膜及上述耐氧化性导体膜上形成第二绝缘膜的工序(d)，
在上述第二绝缘膜上形成第三绝缘膜的工序(e)，
将上述第三绝缘膜及上述第二绝缘膜中位于上述布线层的上方的部分，以光致抗蚀剂作为掩模除去的工序(f)，
以及除去上述光致抗蚀剂的工序(g)。
10、如权利要求9所述的半导体器件的制造方法，
在上述工序(c)中，在上述布线层的上部，通过进行等离子体处理、湿式处理或离子注入引入氮，形成上述耐氧化性导体膜。
11、如权利要求9所述的半导体器件的制造方法，
在上述工序(c)中，作为上述耐氧化性导体膜，在上述布线层上沉积含有氮的膜。
12、如权利要求9所述的半导体器件的制造方法，
在上述工序(b)中，作为上述布线层，形成第一布线层和第二布线层，
在上述工序(c)中，在上述第一布线层及上述第二布线层上形成耐氧化性导体膜，
在上述工序(f)中，通过除去上述第三绝缘膜及上述第二绝缘膜中位于上述第一布线层上方的部分，形成沟槽状图形，通过除去上述第三绝缘膜及上述第二绝缘膜中位于上述第二布线层上方的部分，形成孔状图形。
13、如权利要求9所述的半导体器件的制造方法，
在上述工序(a)之前，进一步包括在上述半导体基板内形成元件的工序(h)，
在上述工序(b)中，形成与上述元件电连接的上述布线层。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4701017B2 (ja) * 2005-06-21 2011-06-15 パナソニック株式会社 半導体装置の製造方法及び半導体装置
KR100799133B1 (ko) * 2006-08-21 2008-01-29 주식회사 하이닉스반도체 반도체소자의 리세스게이트 제조 방법
KR100790452B1 (ko) * 2006-12-28 2008-01-03 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
JP5117791B2 (ja) * 2007-08-22 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
JP5504693B2 (ja) * 2009-05-20 2014-05-28 ソニー株式会社 半導体装置の製造方法、半導体装置の製造装置、半導体装置の製造プログラム、マスクデータの生成プログラム
JP2011258740A (ja) * 2010-06-09 2011-12-22 Toshiba Corp 半導体装置、カメラモジュールおよび半導体装置の製造方法
US8575000B2 (en) * 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
US8592983B2 (en) * 2011-12-02 2013-11-26 The Boeing Company Method of integrating a plurality of benzocyclobutene layers with a substrate and an associated device
US8828875B1 (en) * 2013-03-08 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving CMP planarity
CN104797085B (zh) * 2015-04-23 2018-01-16 广州杰赛科技股份有限公司 电路板埋铜块盲槽制作方法
KR102545253B1 (ko) * 2015-05-28 2023-06-19 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US9953865B1 (en) 2016-10-26 2018-04-24 International Business Machines Corporation Structure and method to improve FAV RIE process margin and electromigration
JP2018072669A (ja) * 2016-11-01 2018-05-10 株式会社ジャパンディスプレイ 表示装置
US10115679B1 (en) * 2017-06-19 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Trench structure and method
KR102534051B1 (ko) * 2018-04-06 2023-05-18 삼성디스플레이 주식회사 도전층의 연결 구조
WO2019224359A1 (en) 2018-05-25 2019-11-28 Basf Se Plants comprising wheat g-type cytoplasmic male sterility restorer genes and uses thereof
EP3800996A1 (en) 2018-05-25 2021-04-14 Basf Se Plants comprising wheat g-type cytoplasmic male sterility restorer genes and uses thereof
WO2019234231A1 (en) 2018-06-08 2019-12-12 Basf Se Plants comprising wheat g-type cytoplasmic male sterility restorer genes and uses thereof
US11482495B2 (en) * 2018-11-30 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement and method for making
DE102019131408A1 (de) * 2019-06-28 2020-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Margenverbesserung für durchkontaktierung am hinteren ende der leitung zu einer metallleitung
KR20220034337A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
US12051661B2 (en) 2021-04-13 2024-07-30 Semiconductor Components Industries, Llc Oxidation and corrosion prevention in semiconductor devices and semiconductor device assemblies

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3397501B2 (ja) 1994-07-12 2003-04-14 株式会社東芝 研磨剤および研磨方法
JPH08264538A (ja) 1995-03-28 1996-10-11 Sumitomo Metal Ind Ltd 配線の形成方法
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JPH11150185A (ja) * 1997-11-14 1999-06-02 Nippon Steel Corp 半導体装置及びその製造方法
JP3469771B2 (ja) * 1998-03-24 2003-11-25 富士通株式会社 半導体装置およびその製造方法
JP3515363B2 (ja) 1998-03-24 2004-04-05 株式会社東芝 半導体装置の製造方法
JP2000174123A (ja) 1998-12-09 2000-06-23 Nec Corp 半導体装置及びその製造方法
JP3708732B2 (ja) * 1998-12-25 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6281535B1 (en) * 1999-01-22 2001-08-28 Agilent Technologies, Inc. Three-dimensional ferroelectric capacitor structure for nonvolatile random access memory cell
TW400619B (en) 1999-03-05 2000-08-01 United Microelectronics Corp The manufacture method of dual damascene structure
JP4972257B2 (ja) 1999-06-01 2012-07-11 東京エレクトロン株式会社 半導体装置の製造方法
US6114243A (en) * 1999-11-15 2000-09-05 Chartered Semiconductor Manufacturing Ltd Method to avoid copper contamination on the sidewall of a via or a dual damascene structure
JP2002118078A (ja) 2000-10-12 2002-04-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
US6984581B2 (en) * 2000-12-21 2006-01-10 Intel Corporation Structural reinforcement of highly porous low k dielectric films by ILD posts
JP4535629B2 (ja) 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
JP4118029B2 (ja) 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP4050876B2 (ja) 2001-03-28 2008-02-20 富士通株式会社 半導体集積回路装置とその製造方法
JP2002373937A (ja) 2001-06-15 2002-12-26 Fujitsu Ltd 半導体装置及びその製造方法
JP3967567B2 (ja) * 2001-07-30 2007-08-29 株式会社東芝 半導体装置およびその製造方法
JP2003133314A (ja) 2001-10-30 2003-05-09 Hitachi Ltd 半導体装置の製造方法
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
TW571389B (en) 2001-12-25 2004-01-11 Nec Electronics Corp A copper interconnection and the method for fabricating the same
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6727172B1 (en) * 2002-06-12 2004-04-27 Taiwan Semiconductor Manufacturing Company Process to reduce chemical mechanical polishing damage of narrow copper lines
KR100519169B1 (ko) * 2003-05-09 2005-10-06 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US7208404B2 (en) 2003-10-16 2007-04-24 Taiwan Semiconductor Manufacturing Company Method to reduce Rs pattern dependence effect

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US20130062772A1 (en) 2013-03-14
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US7215028B2 (en) 2007-05-08
JP2005101433A (ja) 2005-04-14
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