KR0134120B1 - 반도체 디바이스 - Google Patents

반도체 디바이스

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KR0134120B1
KR0134120B1 KR1019970002512A KR19970002512A KR0134120B1 KR 0134120 B1 KR0134120 B1 KR 0134120B1 KR 1019970002512 A KR1019970002512 A KR 1019970002512A KR 19970002512 A KR19970002512 A KR 19970002512A KR 0134120 B1 KR0134120 B1 KR 0134120B1
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KR
South Korea
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metal
alloy
heat resistant
dielectric layer
substrate
Prior art date
Application number
KR1019970002512A
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English (en)
Inventor
라지브 브이 조쉬
제르미 제이 쿠오모
호마즈다이어 엠 다랄
루이스 엘 슈
Original Assignee
죤 디. 크레인
인터내셔널 비지네스 머신즈 코포레이션
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Publication date
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Abstract

경질의 내마모성을 갖는 내열성 금속은 화학적-기계적 연마동안 긁히거나 침식되거나 잘 손상되지 않으므로, 내열성 금속으로 저저항성 금속 또는 비아를 피복하면, 효과적으로 화학적-기계적 연마 기술을 사용할 수 있다. 저저항성 금속 또는 합금의 물리적증착(예를 들면, 증발 또는 시준 스퍼터링)후에 내열성 금속의 화학적증착을 행하고 평면화하면 양질의 도선과 비아를 만들 수 있다. 화학적 증착법에 의해 내열성 금속을 피복하는 동안 SiH4 대 WF6의 비를 변경하면 텅스텐 피복층내로 혼입되는 실리콘의 양을 조절할 수 있다. 시준 스피터링을 행하면, CVD텅스텐 뿐만 아니라, 구리계 금속막에 대해 적절한 확산 장벽으로 되는 내열설 금속라이너(liner)를 유전체내의 개구부에 만들 수 있다. 이상적으로는 구리와 같이 빠르게 확산되는 금속의 경우, 두 단계의 시준 스퍼터링 공정에 의해 라이너를 제공하는데, 이 공정에서는 방향성 침착이 지배적으로 되는 비교적 낮은 진공압(예를 들면, 1m Torr 이상)에서 두번째 층을 형성한다. CVD 텅스텐과 같은 내열성 금속에 대해서는, 고진 공업에서 시준 스퍼터링을 하는 1단계 공정에 의해 라이너를 형성한다.

Description

반도체 디바이스
본 발명은 반도체 디바이스에 관한 것이며, 또한 반도체 및 이와 관련된 패키기(package)와 같은 기판상에 있는 회로들을 상호접속하는 전기도선 및 비아(electrial conductor lines and via)의 제조에 관한 것으로서, 특히, 증착(chemical vapor desp osition : PVD)에 의해 침착되는 내열성 금속(refractory metal)의 조합을 이용하여 저렴한 비용으로 기판내의 시임(seams) 또는 홀(holes)을 충진하는 방법에 관한 것이다. 본 발명은 서브미크론(submicron)급 회로의 제조에 특히 적용된다.
알루미늄 및 구리와 이들의 2원 및 3원 합금들과 같은 저저항성 금속들은 반도체 제조에 있어서 미세한 도선의 상호 접속으로서 광범위하게 개발되어 왔다. 이같은 미세한 도선의 상호접속 금속의 전형적인 예로서는 AlxCuy(여기서, x+y=1 이고, 0
Figure kpo00001
x
Figure kpo00002
, 0
Figure kpo00003
y
Figure kpo00004
1임)와, Al-Pd-Cu, Al-Pd-Nb 및 Al-Cu-Si 와 같은 3원 합금들과, 다른 유사한 저저항성 금속께 합금들이 있다. 오늘날, 초대규모 직접(VLSI)회로 제조에 있어서 도선 폭 치수의 축소가 강조되고 있으나, 이로 인해, 불충분한 결리(isolation), 전자 이동(electromigration) 및 평면화(planarization)와 같은 신뢰성에 대한 문제점들이 표출되고 있다.
아이비엠(IBM)기술사보 제33권 제5호 217-218면(1990년 10월)에 개재된 안(Ahn)등의 논문에는 수소의 존재속에서 WF6 과 SiH4 의 혼합물을 사용해서 선택적인 침착에 의해 제조한, 텅스텐으로 피복된 구리 도선 및 비아홀(hole)이 개시 되어 있다. 상기 논문의 것과 같은 둘러싸인 상호 접속부(encapsulated interconnects)는 전자이동에 대한 저항력이 상당히 높으며, 선택적인 텅스텐 피막의 입자크기가 작기 때문에 반사율이 저하되고, 장비의 성능이 향상될 수 있다. 그러나, 상기 논문에 기재된 저온을 사용하여 형성된 텅스텐층은 실리콘 함량이 많아(예를들면, 3~4%), 규화구리(copper silicide)의 형성으로 인해 구리의 저항성을 저하시키기 때문에 구리에 대한 양호한 확산장벽이 되지 못한다. 따라서, 낮은 온도에서 선택적 수단으로 확산장벽을 침칙시키는 것은 어렵다. 더우기, 안등의 기술에 의하면, 통상적으로 기체방출(outgassing)수분과 SF6 의 반응으로 형성되는 도선들의 저부에 고리 형상(donut shape)의 형성에 의지하고 있는데, 이 고리 형상의 형성은 신뢰성이 없다고 본다.
달톤(Dalton)등은 VMIC Conference, 289-292 면(1990년6월 12일 -13일)에서, 알루미늄이나 합금 전도체 위에 선택적인 텡스텐층을 형성하기 위해 WF6의 SiH4 환원과 H2 환원을 수반하는 고열벽(hot wall)화확적 등착(CVD)반응을 이용하면 알루미늄과 텅스텐의 계면에 불소(fluorine)가 혼입된다는 것을 지적하고 있다. 이러한 불소의 혼입은 다음 식1에서 나타내는 바와 같이 알루미늄과 WF6 의 반응에 따른 부산물로서 나타난다.
Figure kpo00005
불화알루미튬의 얇은 층은 금속 1의 비아와 금속 2의 비아 간의 직렬 접촉저항을 증가실킬 것이다. 달톤은 화학적 증착을 사용한 텅스텐 갭슐밀봉을 형성하기 전에 알루미늄의 상면에 스퍼터링에 의해서 TiW 막을 형성하면, 불소 흡착의 문제가 해결된다고 보고하고 있다.
달톤은 상호접속 형성을 위한 종래의 방식을 개시하고 있는데, 먼저 알루미늄을 평면상 표면위에 침착하고, 이렇게 형성된 것에 스퍼터링된 TiW 층을 보호피복하고 (종래의 기법과 유일하게 상이함), 그 다음에 포토래지스트 결상(imaging) 및 현상(developing)을 행한 후 반응성 이온에칭(RIE)에 의해 알루미늄을 패턴화(patterning)한다.
그 다음, 이같은 결과의 구조체에 산화규소(SiO2)나 폴리이미드(polyimide)와 같은 패시베이션(passivation)유전체를 보호피복한다. 이 유전체는 그 후에 패턴화되고, 반응성 이온에칭(RIE)이 시행되며, 금속화되어 다층 구조를 형성한다. 제1도는 달톤의 논문에서 발췌한 것으로, 종래의 방법에 의해 제조된 다층 디바이스(device)가 유전체내에서 금속도선들의 위치에 시임(seams)을 가지고 있고 또 매우 불규칙한 상면을 갖고 있음을 나타내고 있다.
반응성 이온에칭을 사용해 유전체를 평면화하는 것은 어렵다. 평면성(planarity)은 부분적으로 패턴밀도(pattern density)에 의존하고, 비평면의 표면은 이후에 금속화를 하는 동안 퍼들링(puddling)의 문제점을 초래한다. 반응성 이온에칭 기술을 폴리이미드상에서 사용하는 경우, 알루미늄계 또는 구리계 도선들을 폴리이미드 표면까지 에칭할 때 그 도선들의 상면에 있는 포토래지스트를 제거하는데 있어 에칭저지측(etch stop)이 필요 한데, 이것은 포토래지스트의 제거 공정이폴리이미드도 제거하기 때문이다. 구리 함량이 높은 알루미늄 또는 구리 합금을 반응성 이온에칭하는 것은 지극히 어렵다. 금속의 반응성 이온에칭을포함하는 종래 방법의 중대한 결점은 입자의 결함으로 인해 미세한 구조의 금속 단락이 대량으로 생길 우려가 있다는 것이다.
브라운(Brown)등의 미국 특허 제 4,824,802호에는 다단 금속화 구조에 있어서 단간의 유전체 비아 또는 접점 홀(contact hole)들을 충진하는 방법이 기술되어 있다. 특히, 텅스텐이나 몰리브덴(molybdenum)과 같은 중간 금속을 CVD에 의해 절연체내의 개구부(opening)들에 선택적으로 침착하거나 또는 표면전체 및 절연체의 개구부에 비선택적으로 침착한다. 그 다음, 이조퀴노네노볼락(azoquinonenovolac)형 래지스트, 폴리메타크릴레이트(polymethaylate), 폴리이미드(polymide) 또는 다른 열가소성 재료등의 평면화 래지스트(planarization resist)를 중간금속의 상면에 도포한다. 그 후, 중간금속이 래지스트와 동 평면이 되는 레벨까지 에칭(etching)하는 것에 의하여 평면화된 구조를 얻는다. 브라운(Brown)등의 방법은 에칭에 따른 금속침식 및 다른 문제점들을 회피할 수 없으며, 또 Al-Cu 또는 다른 연질 합금은 텅스텐, 몰리브덴과 같은 경질금속들과 다른 성질을 갖기 때문에 Al-Cu나 다른 연질합금을 평면화하는데 유용하지 않다. 더우지, 브라운(Brown)등의 방법을 사용하면, 도선들 및 비아들을 완전히 충진하기가 어렵다.
베이어(Beyer)등의 미국 특허 제 4,944.836 호에는 기판위에 동일평면(conplanar)의 금속/절연체 막들을 형성하는데 이용될 수 있는 화학적-기계적 연마기술이 개시되어 있다. 구체적으로, 베이어 등은 하측 절연층을 패턴화하고, Al-Cu 막을 침착하고, 그 다음 희석질산에 넣은 알루미나 슬러리(alumina slurry)로 표면을 기계적으로 마찰하여 Al-Cu 를 제거하는 화학적-기계적 연마기술을 사용하려고 했다. 이 연마용 화합물은 하측 절연체보다 Al-Cu를 제거하는율이 월씬 더 높은 경향이 있다. 이러한 결과의 구조에서는 Al-Cu 도선이 절연층과 더불어 동일한 높이로 평면화되어 있으므로, 다층 구조체의제조시 후속 층이 용이하게 부가될 수 있다.
코드(Cote)등의 미국 특허 제 4.956.313호는 비아를 충진하고 평면화하는 기술을 개시하고 있는데, 그 기술은 다음과 같다. Al-Cu 합금선들을 기판상의 제1패이베이션층의 상면에 패텅화하고, 그 선들을 포스포실리케아이트 글래스(phosphosilicate glass : PSG) 또는 브로포스실리케이트 글래스(borophosphossilicate glass : BPSG)와 같은 바람직하게는 도핑(dopping)된 글래스(glass)인 제2 패시베이션층으로 보호피복한다. 이때 도핑된 그래스인 제2패시베이션층은 Al-Cu 합금선들의 윤곽과 부합한다. 그런 다음, 제2패시베이션층내에 비아들을 형성하여 Al-Cu 합금선들을 노출시킨다. 그런 다음, CVD에 의해 제2패시베이션층내에 비아들을 형성하여 Al-Cu 합금선들을 노출시킨다. 그런 다음, CVD에 의해 제2패시베이션층의 표면위에 및 비아내에 텅스텐을 도포한다. 이 특허에는 CVD 텅스텐이 공형의 특성이 있어 공극들을 형성하지 안혹 비아들을 충진할 수 있다고 기술되어 있다. 그 후, 이러한 구조를 연마용 슬러리로 연마하여 평면화한다.
그러나, 베이어(Beyer)및 코트(cote) 는 그 누구도 Al-Cu 합금과 같은 저저항성의 연질 금속을 연마하면 슬러리의 영향으로 금속 표면이 긁히고 더러워지며 금속이 침식되기 때문에 비실용적이라는 것을 인식하지 못했다. 더우기, 코트 등에 따른 평면화 구조의 형성에는 수개의 처리 단계가 요구되어 비용이 많이 들고 생산성이 저하된다.
로스나겔(Rossnael)등은 J. Vac. Sci. Technol. 2 : 261(1991년 3월/4월)의 논문에서 리프트-오프(lift-off)패턴화 기법 및 홀 충진에 적합한 막을침착하기 위한 시준 마그네트론 스퍼터(colimated magnetron sputter)침착 기술을 개시하고 있다. 이 기술은 또한 미국 특허 제 4,824,544호에도 제시하고 있는데, 이는 본원 발면에 참고로 인용된다.
시오쟈키(Shiozaki)등의 고상 디바이스 및 재료(Solid State Device Materi als)에 대한 19차 회의 초록에는 MoSix 와 같은 고저항성 경질 금속의 상면의 홀을 충진하기 위해 선택적인 텅스텐 침착을 이용하는 것이 개시되어 있는데, 이것은 연질금속을 캡슐밀봉하는 것과는 상관이 없다.
따라서, 본 발명의 목적은 공정수율(process yield)이 높은 방법을 사용하여 서부미크론급의 기판상 회로들을 상호접속하는 저가격, 내부식성, 내마모성 및 내전자이동성(elelctromigration resistant) 의 전도체를 제공하는데 있다.
본 발명의 다른 목적은 도선을 반응성 이온 에칭(Reactive Ion Etching : RIE)에 노출시키는 일 없이 서브미크론급 회로의 제조에 특히 적합한, 캡슐밀봉된 미세한 도선을 저렴한 비용으로 형성하는 기술을 제공하는데 있다.
본 발명의 또다른 목적은 CVD 내열성 금속에 의해 캡슐밀봉된 PVD저저항성 금속으로부터 형성된 독특한 상호접속 도선을 제공하는데 있다.
본 발명의 또다른 목적은 CVD에 의해 텅스텐을 침착하기 전에 높은 종회비(aspect ratio)의 비아나 상호접속 도선에 내열성 금속이나 그의 합금 또는 화합물로 형성된 라이너를 제공하는 것을 포함하여, 높은 종횡비의 비아나 상호접속 도선에 있어서 CVD 텅스텐의 접착을 촉진하는 방법을 제공하는데 있다.
본 발명에 의하면, 내부식성, 내마모성 및 내전자이동을 가지며, 높은 공정수율을 나타내는 전기적 도체를 제공하는 간단하고 저렴한 비용의 기술이 제공된다. 본 기술의 중요한 점은 우선 첫째로 평면상 표면위에서만 침착이 되므로 성가신 유전체 평면화 단계가 완전히 배제된다는 것이다. 본 기술은 증발(evaporation), 스퍼터링 또는 시준 스퍼터링과 같은 통상의 일괄 또는 단일 웨이퍼 PVD 공정 및 이에 후속하는 내열성 금속의 공형(共形, conformal)침착을 사용한다.
본 발명의 상기 및 기타목적, 특징 및 잇점은 첨부된 도면을 참조한 본 발명의 바람직한 실시예에 대한 이하의 상세한 설명으로부터 이해할 수 있을 것이다.
제1도는 불균일한 상부 표면을 보여주는 종래기술에 의한 반도체 기판의 단면도.
제2a도 내지 제2e도는 본 발명의 일실시예를 보여주는 반도체 기판의 연속적인 단면도.
제3a도 및 제3b도는 절연체의 패턴화 전에 평면화 되는 절연체로 보호피복한 디바이스(device)를 갖는 반도체 기판의 연속적인 단면도.
제4a도 내지 제4e도는 본 발명의 다른 변형 실시예를 보여주는 반도체 기판의 연속적인 단면도.
제5a도 내지 제5e도는 본 발명의 또 다른 변형 실시예를 보여주는 반도체 기판의 연속적인 단면도.
제6도는 물리적증착(Physical Vapor Depostition : PVD)을 이용해 비아내에 침착시킨 라이너(liner)를 주사전자 현미경(Scanning Electron Microghaph) : SEM)으로 본 단면도.
제7a도 및 제7b도는 본 발명의 또다른 변형 실시예를 보여주는 반도체 기판의 연속적인 단면도.
제8도는 물리적 증착(PVD)AlxCuy 합금을 화학적 증착(CVD) 텅스텐으로 피복한 예시적인 다층레벨(multilevel)의 상감(象嵌) 구조의 단면도.
제9a도 및 제9b도는 화학적-기계적 연마 전후에 Al-Cu 합금 도선을 텅스텐으로 피복한 구조를 주사전자현미경으로 본 각각의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 11,13 : 무기물 유전체 층
12 : 유기물 유전체 층 14,22 : 개구부
15,17,24 : 내열성 금속 16 : 금속막
20 : 절연체 26 : 접착 촉진층
28 : 라이너
본 발명은 전반적으로, 기판상에 금속으로 충진된 비아와 도선을 형성하는 방법에 관한 것으로, 비아와 도선은 내부식성, 내마모성 및 내전자이동성을 가진 비교적 경질의 내열성 금속으로 씌워진(캡핑된)연질의 저저항성인 금속을 포함하며, 또한 그러한 비아와 도선은 기판상에 피복된 유전체층과 동일 평면으로 된다. 몇가지의 상이한 새로운 구조가, 이용되는 PVD 침착기술에 의존하여, 제2a도 내지 제2e도, 제4a도 내지 제4e도 및 제7a도 내지 제7b도와 관련되어 설명하는 공정에 따라 형성된다. 이들 기술과 결과적인 구조는 임의의 특정 기판과 특정 유전체 도포층의 사용에 제한되지 않음을 알아야 한다.(예를들면, 제2a도 내지 제2e도와 제5a도 내지 제5e도에 도시한 것과 같은 무기물 층과 유기물 층의 복합체도 무기 절연재료 또는 유기 절연재료의 단일층으로 사용될 수 있다). 더우기, 본 발명은 임의의 특정 금속조합에 한정되지 않는다. 오히려, 본 발명의 목적은 연질의 저저항성 금속이나 합금을 내마모성, 내부식성 및 내전자이동성을 가질 수 있는 경질의 내열성 금속으로 피복하는 거에 있다.
본 발명은 알루미늄과 구리 합금을 사용하는 전기적 시스템(electrical system )과 특별한 관련이 있는데, 이것은 내열성 금속 라이너 재료의 균일한 공형 피막을 PVD 시준 시퍼터링을 사용하여 신뢰성 있는 고종횡비의 충진으로 서브미크론급의 비아와 트렌치에 침착시킬 수 있다는 것을 발견했기 때문이다. 내열성 금속 라이너는 이후으 ㅣ공정중에 구리에 대한 효율적인 확산 장벽 역할을 한다.
제2a도를 참조하면, 먼저기판(10)은 차후 패턴화될 유전체로 피복된다. 기판( 10)은 실리콘(Si), 갈륨 아세나이드(GaAs) 또는 집적회로를 제조하기에 적합한 어떤 다른 재료인 것이 바람직하다. 그러나, 기판(10)은 실리콘(Si), 갈륨 아세나이드(GaAs) 또는 직접회로를 제조하기에 적합한 어떤 다른 재료인 것이 바람직하다. 그러나, 기판(10)은 세라믹(ceramic), 그래스(glass), 또는 반도체를 패키징(packaging)하고 박막 상호접속부를 형성하는데 일반적으로 사용되는 복합재료일 수도 있다. 기판(10)에는 전계효과 트랜지스터(FET), 바이폴라 트랜지스터(bipolar transistpr), 저항체, 쇼트키 다이오우드(Schottky diode)등을 포함할 수도 있는 다수의 반도체 디바이스를 형성하는 것이 바람직하다. 제3a도 및 제3b도, 제4a도 내지 제4e도, 제5a도 내지 제5e도, 제7a도 및 제7b도, 그리고 제8도에 도시된 기판(10)은 상기에서 기술된 임의의 속성 뿐만 아니라 이 기술분야에 있어서 알려진 많은 다른 속성들을 가질수 있다는 것을 이해해야 한다. 제2a도에 도시된 유전성 복합체는 하부 무기물 유전체 층(11)과 상부 무기물 유전체 층(13)을 포함하는데, 이들의 유전체 층은 이산화규소(SiO2), 질화규소(Si3N4)등으로 이루어질 수 있다. 무기물 층(11) 및 (13)은 모두 플라즈마 강화 화학적 증착(plasma enhanced CVD)법을 사용하여 침착하는 것이 바람직한데, 이 증착법에서는 우선 전도성 기판(10)상에 90토르(Torr)의 압력에서 이산화규소(SiO2)를 침착하고, 질화규소(Si3N4)(0.075~0.1μm)를 이동성 이온 확산(mobile ion diffusion )에 대한 장벽으로서 제공한다. 폴리이미드(polyimide)와 같은 두꺼운 유기물 유전체 층(12)은 무기물 층(11)과 (13)사이에 침착된다. 층(11), (12) 및 (13)에 의해 형성된 유전성 복합체 대신에, 이산화규소(SiO2), PSG 또는 BPSG와 같은 무기물 유전체, 또는 폴리이미드와 같은 유기물 유전체의 단일층도 사용할 수 있는데, 이 단일층은 산화분위기내에서의 성장, 스퍼터링 또는 플라즈마 강화 화학적 증착과 같은 잘 알려진 임의의 기술을 이용하여 침착할 수도 있다. 제2a도 내지 제2e도 및 제5a도 내지 제5e도는 복합체 구조의 이용을 도시한 것이고, 제3a도 및 제3b도, 제4a도 내지 제4e도 및 제7a도 및 제7b도는 단일 무기물 또는 유전체 층의 이용을 도시한 것이지만, 그 유전체 층(예를 들면, 무기물 또는 유기물)도 본 발명의 실시에 사용될 수 있음을 이해해야 한다.
제2a도는 유전성 복합체내에 형성된 개구부(14)를 도시하는데, 이 개구부는 도선용 비아 또는 트렌치일 수 있다. 초대규모집적(VLSI)회로의 응용에 있어서, 기판(10)은 제2a도에 도시된 것과 같으 개구부(14)를 수백 내지 수천개 가질 수 있는데, 이러한 조밀하고 복잡한 패턴은 기판 위 또는 안에서 회로들을 최종적으로 상호접속할 것이다. 비아 스터드 패턴(via stud pattern)의 경우, 개구부(14)는 콘트라스트 강화 리소그래피(contrast enhanced lithography)를 실시하고, 뒤이어 CHF3 및 O2를 사용하는 멀티웨이퍼(mlti wafer)장비에 의해 최적의 오버에칭(overetch)으로 트렌티 또는 홀의 에칭을 실시함으로써 형성하되, 개구부(14)가 소망의 치수를 갖고 또 기판(10)의 표면상의 접점에까지 이르게 되돌고 형성하는 것이 바람직하다. 도선 패턴의 경우, 유전체 층은 사용할 금속의 두께보다 약 10%큰 깊이로 부분적으로 에칭하는 것이 바람직하다. 폴리이미드(12)를 에칭할 때에는, 저온에서 산소(O2)응성 이온에칭(RIE)을 행하는 것이 바람직하다. 제2a도 내지 제2e도, 제4a도 내지 제4e도, 제5a도 내지 제5e도, 그리고 제7a도 및 제7b도에 도시된 바와 같은 개구부(14)의 형성은 본 기술 분야에서 잘 이해랄수 있고, 많은 다른 기술에 의해서도 형성될 수 있음을 알아야 한다.
제2a도에 도시된 바와 같이 상방으로 돌출된 디바이스(device)가 없는 평탄한 기판(10)과는 대조적으로, 출발기판(starting substrate)(10)상에 제3a도 및 제3b도에 도시된 바와 같은 디바이스(18)가 형성되는 경우, 개구부(22)를 형성하기 전에 디바이스(18)위에 피복된 절연체(20)를 먼저 평면화해야 한다. 평면화는 반응성 이온에칭, 화학-기계적 연마, 반응성 이온에칭과 화학적-기계적 연마의 조합, 또는 다른 수단에 의해 행할 수 있다.
제2b도 내지 제2e도는 본 발명의 제1실시예를 도시한 것으로, 평면 패턴화된 구조는 제2a도에 도시된 것이거나 제3b도에 도시된 것이거나 또는 피복된 유전체내에 개구부(14)가 형성된 어떤 다른 구조일 수 있으며, 이 평면 패턴화된 구조는 무기물 유전체층(13)상에 또한 개구부(14)의 하부에서 노출된 기판(10)상에 침착된 내열성 금속층(15)을 갖는다.
이것은 증발 PVD기술을 이용하여 실시되는데, 이 기술은 1983년 맥그로우-힐사(McGraw-Hill Co.)의 편집자 마이셀(Maissel) 및 글렌(Glen)에 의한 박막기술 편람(Handbook of Thin Film Technology)의 1 ~ 100쪽에 가장 잘 설명되어 있다. 이 시점에서, 증발 PVD기술을 이용하는 중요한 특징은 내열성 금속층(15)이 유전체내의 개구부(14)의 측벽에는 피복되지 않는다는 것에 있다. 미국 특허 제 4,824,544 호에 개시된 것과 유사한 PVD시준 스퍼터링이 본 발명의 실시예에 사용될 수 있으나, 시준 스퍼터링은 제2b도에 도시된 것과는 달리 개구부(14)의 측벽을 피복하는 공형층(conformal layer)를 형성한다는 것을 이해해야 한다. 시준 스퍼터링을 사용하여 내열성 금속 라이너를 형성하는 것에 대해서는 다음에서 더 상세히 논의 한다. 내열서 금속은 티타늄(Ti), 티타늄/티타늄 니트라이드(Ti/TiN)와 같은 티타늄 합금 또는 화합물, 텅스텐, 티타늄 텅스텐(Ti/W)합금, 크롬(Cr) 또는 탄탈(Ta) 및 그들의 합금 또는 어떤 다른 적절한 재료일 수 있다. 구리계 도선 또는 비아를 형성하는 경우, 구리에 대한 확산장벽의 역할을 하는 내열성 금속을 이용하여, 후속 공정이 진행된는 동안 개구부(14)에 침착된 구리가 기판(10)내로 확산되는 것을 방지해야 한다.
다음, 내열성 금속(15)상에 증발을 이용한 PVD에 의해 단일, 2월 또는 3원 금속막(16)을 침착한다. 이 경우, 증발을 사용하기 때문에 개구부(14)의 측벽은 피복되지 않는다. 그러나, 금속막(16)을 시준 스퍼터링에 의해서도 도포할 수 있다는 것을 이해해야 한다. 이러한 경우에는 개구부(14)내와 유전체 층의 상면에 공형의 금속막이 형성된다. 금속막은 AlxCuy (여기서, x+y=1 이고, 0
Figure kpo00006
x
Figure kpo00007
, 0
Figure kpo00008
y
Figure kpo00009
1임)가 바람직한데, Al-Pd-Nb-Au와 같은 다성분합금도 또한 적합할 것이다. 금속막(16)의 주요한 특징은 내열성 금속(15)과 비교해저저항성 및 연질재료라는 것이다. 도선 패턴 또는 단간 비아 패턴을 나타내는 개구부(14)는 도선 또는 비아의 표면으로부터 100~400nm의 깊이까지 금속막(16)으로 충진하는 것이 바람직하다. 제4a도 내지 제4e도, 제5a도 내지 제5e도 및 제7a도 및 제7b도에 도시된 금속막(16)은 위에서 언급한 것과 같은 종류의 것임을 알아야 한다.
제2c도는 텅스텐, 코발트, 니켈, 몰리브덴, 또는 Ti/Tin 등의 합금/화합물과 같은 내열성 금속(17)을 상술한 구조상에 참작하는 것을 나타낸다. 내열성 금속(17)은 한 단계의 CVD 공정이나 또는 두 단계의 공정에 의해 참작할 수 있는데, 두단계 공정의 경우에는, 제4a도 내지 제4e도에 잘 도시되어 있는 바와 같이, 제1단계에서의 티타늄 또는 TiN과 같은 접착촉진화합물(adhesion promoting compound)의 시준 스퍼터링으로 공형의 불랭킷 피막을 형성하고, 제2단계에서 텅스텐의 얇은 CVD층을 침착하여 공형도를 높인다. 내열성 금속의 CVD침착은 WF6의 SiH4환원 또는 H2환원을 통해 얻는 것이 바람직하다. 특히 바람직한 CVD 공정에서는 WF6 의 SiH4 환원 후에 WF6의 SiH4 환원이 수행되는데, 이것은 Tin 층상에서 텅스텐의 화학적 증착이 WF6의 SiH4 환원에 의해서 원할하게 진행되지만, H2의 환원에 의해서는 원활하게 진행되지 않기 때문이다. 내열설 금속(17)은 개구부(14)내의 하부에 있는 연질의 저저항성 금속막(16)에 대해 내마모성, 내부식성 및 내전자이동성 피막을 제공한다. 화학적 증착과 WF6의 SiH4 환원을 병용하는 것의 특히 좋은 잇점은 WF6에 대한 SiH4의 비를 변화시켜 텅스텐내로 혼입되는 실리콘의 양을 조절함으로써 양호한 특성을 얻을 수 있다는 것이다. 예를들면, 유전체내의 개구부(14)를 충진하는 동안 0.5 SiH4 대 1 WF6 의 비로 내열성 금속(17)을 침착하는 것이 바람직한데, 이렇게 하면 더욱 많은 실리콩이 혼입되어 큰 내마모성이 더욱 향상되기 때문이다. 상기 언급된 CVD 기술을 이용하면, 실리콘으로 도핑(doping)된 텅스텐은 내마모성 피막 또는 연마저지층으로 이용할 수 있다.(예를들면, 실리콘으로 도핑(doping)된 텅스텐은 화학적-기계적 연마에 사용되는 질산 제2철내의 알루미나 슬러리(slury)에 대해 더욱 큰 저항성을 갖는다. 증발에 의해 도포되는 금속막(16)은 개구부(14)의 측벽을 피복하지 않기 때문에, CVD에 의해 침착되는 내열성 금속(17)은 금속막(16)주위에 테이퍼진(tapered)측벽을 형성하여, 금속막(16)이 내열성 금속(17)과 하부에 있는 내열성 금속(15)으로 완전히 캡슐밀봉된다.
제2d도 및 제2e도는 내열성 금속(17)을 CVD법으로 도포한 후에 구조를 평면화하여 구조를 형성하는 것을 도시한 것으로, 두부분으로 구성되는 도체비아 또는 도선은 경질 및 내마모성의 내열성 금속(17)내에 둘러 싸여진 중앙의 연질 저저항성 금속막(16)을 포함하며, 기판(10)상의 유전성 복합체의 상면과 동일한 평면으로 되는 상면을 갖는다. 평면화는, 희석질산 제2철내의 알루미나와 같은 슬러리를 사용하는 화학적-기계적 연마 또는 SF6 또는 Cl2를 기본으로 하는 약품의 존재하에서의 반응성 이온에칭에 의해 한단계 또는 두단계로 이루어질 수 있다. 화학적-기계적 연마를 사용하는 경우, 슬러리들은 적층 구조체상의 상이한 금속층을 제저하기 위해 선택할 수 있다. 예를들면, 구리의 상부에 있는 Ti/Tin/W은 희석 질산 제2철내의 알루미나 슬러리를 사용하여 제거할 수 있고, 그 다음 남아있는 구리는 알루미나가 없는 슬러리로 전환하여 제거할 수 있다. 또한, 내열성 금속(17)을 반응성 이온에칭에 의해 제거하고, 이어서 상부 유기물 또는 무기물층(13)상에 잔류하는 금속막(16)과 잔류의 내열성 금속(17)을 화학적-기계적으로 연마하는 것도 고려된다. 고려되는 특별한 평면화 공정은 다음과 같다. 화학적-기계적 연마나 SF6 또는 Cl2를 기본으로 하는 약품에 의한 반응성 이온에칭으로 텅스텐 내열성 금속(17)을 제2d도에 나타낸 바와같이 Al-Cu CVD층을 무기물층(13)의 표면까지 에칭하고, 최종적으로 유전체 표면상에 남아있는 텅스텐(17)을 연마하거나 습식에칭하거나 또는 Cl2내에서 반응성 이온에칭함으로써, 제2e도에 도시된 구조를 얻는다.
제4a도 내지 제4e도는 본 발명의 또다른 변형 실시예를 도시하는데, 여기서 상기 기술된 것과 같은 요소들은 각 도면에서 동일한 참조번호로 표시하였다. 제4a도에 도시한 바와 같이, 구리 금속막(16)이 기판(10)위에 형성된 무기물 또는 유기물 유전체 층(15)내에 형성된 개구부(14)에 침착된다. 제4a도에 도시된 구조와 제2b도에 도시된구조의 주요한 차이점은 구리 금속층을 침착하기 전에, 시주 스퍼터링에 의해 티타늄, 티나늄 니트라이드, 텅스텐, 탄탈, 또는 그들의 합금 및 화합물과 같은 내열성 금속의 얇은 층(라이너층)(24)을 무기물 또는 유기물 유전체(15)의 표면상과 개구부(14)내에 침착하는 것이다.
상술한 바와 같이, 시준 스퍼터링은 리프트-오프(lift-of)공정을 기술한 미국 특허 제4,824,544호에 전반적으로 언급되어 있다. 본 발명에 있어서는, 방향성 침착(directional deposition)이 지배적으로 되는 저압 상태에서가 아닌 렌치나 비아내에 공형의 피막을 형성할 수 있다(예를 들면, 측벽과 하부 모드가 피복된다)는 것을 알게 되었다. 일반적으로, 종횡비는 트렌치의 경우에는 높이와 폭의 비를 말하며, 비아의 경우에는 높이와 직경의 비를 말한다. 트렌치 및 비아의 종횡비가 2보다 클때 일반적으로 종회비가 크다고 본다. 시준 스퍼터링에서, 1m Torr 보다 작은 압력에서는 방향성 침착이 지배적으로 되고, 1m Torr 보다 큰 압력(바람직하게 3m Torr 정도)에서는 산란이 지배적으로되는 경향이 있다. 시준 스퍼터링은 제5a도 내지 제5e도 및 제6도와 관련하여 더욱 자세히 기술할 것이다.
제4a도에 도시된 바와 같이, 개구부(14)의 하부표면 및 측벽을 내열성 금속층(24)으로 완전히 피복하는 것은 구리계 기판(10)내로 확신하여 디바이스를 파괴하기 때문이다. 구리 금속막(160은 증발 또는 시주 스퍼터링을 사용하는 증착기술은 알루미늄 및 구리계 합금으로 홀을 충진할 수가 없었다. 따라서, 물리적 증착 기술에 의해 홀을 충진하는 것이 바람직하다.
금속막(16)을 침착한 후, 접착을 촉진하도록 구리 금속막(16)의 표면상에 티타늄,티타늄/티타늄 니트라이드, 탄탈 또는 크롬의 얇은 층(26)을 도포한다. 그 다음 WF6의 SiH4환원 또는 H2환원에의한 화학적 증착으로 텅스텐과 같은 내열성 금속을침착하여 제4b도에 도시된 구조를 얻는다. 상술한 바와 같이, 화학적 증착을 하는 큰 텅스텐을 유익하게 제공할 수 있다. 중간의 얇은 층(26)은 하부에 있는 구리 금속막(16)에 악형향을 기치지 않도록 선택되어야 한다. 내열성 금속(24)(17)은 상이한 재료로 할 수 있다.
제4c도는 연마 또는 반응성 이온에칭에 의해 제1텅스텐을 평면화한 것을 도시하고, 제4d도는 습식 에칭에의해 구리를 선택적으로 제거한 것을 도시한다. 구리 또는 구리합금의 도선을 형성할 때에는, 과산화수소(H2O2) 및 4산화수소(H2O4)계습식에칭 용액을 사용하여 구리를 평면화하는 것이 유리하다. 실온에서, 이러한 유형의 용액은 텅스텐이나 유전체를 에칭하지 못하지만, 유전체 상측에 위치하는 구리를 모두 에칭하는데, 이것은 구리 가 습식 에칭 용액으로부터 보호되지 못하기 때문이다(예를 들면, 실온에서 과산화수소는 거의 무한한 선태성을 가진다). 제4e도는 습식 에칭후, 텅스텐(17)을 반응성 이온에칭, 연마 또는 다른 기술로 선택적으로 제거할 수 있는 것을 도시한다. 유전체(15)의 표면위로 돌출된 텅스텐 내열성 금속(17)을 제거하는 방법으로는 질산 제2철내의 알루미나 슬러리등을 사용하는 화학적-기계적 연마에 의해 제거하는 방법이 바람직하다. 텅스텐은 비교적 경질의 재료이므로, 화학적-기계적 연마를 할때에도 긁히거나 침식되지 않는다. 상술한 3단계 방법보다는 텅스텐 내열성 금속(17), 얇은 층(26)의 접착 촉진재 및 절연체(15)의 표면위에 위치하는 구리 금속막(16)을 화학적-기계적 연마를 사용하여 한 단계로 제거하는 것이 바람직하다.
제5a도 내지 제5e도는 본 발명의 또다른 변형 실시예를 도시한는데, 동일 요소는 동일한 참조 번호로 표시한다. 제5a도는 본 명세세서에서 참고로 인용하는 로스나겔(Rossnagel)등의 J. Vac. Sci. Technol. 2 : 261(1991년 3월 개구부(14)내에 전체적 또는 부분적인 공형방식으로 내열성 금속 라이너(28)를 침착하는 것을 도시한다. 시준 스퍼터링에 있어서, 내열성 금속 원자들은 0.5m Torr 보다 큰 압력에서 깊이 대 면적의 종회비가 1보다 큰 벌집 모양의 구조를 통관한다. 표1은 라이너 침착에 사용한 조건을 나타낸다.
Figure kpo00010
표1에 나타낸 조사에서는 압력은 0.5m Torr 에서 15m Torr 까지 변환시키고, 전력은 0.5kw에서 12kw 까지 변화시켰다. 시준하지 않을 때에, 표1은 스텝 피복율(step coverage)이 좋지않다는 것을 명백히 나타내고 있다. 고압(예를 들면, 3m Torr)을 사용하고 최소한 1 :1 의 종회비를 갖는 시준기르 사용했을 때에는, 종횡비가 7내지8 이상인비아들 또는 접점(contact)들이 ti/Tin 이중층(bilayer) 또는 Ti/W 이중층으로 피복되어, 스텝 피복율(step coverage)이 하부에 서는40% 이상, 그리고 측벽에서는 30%이상으로 되었다. 이것은 반도체 제조업자가 높은 종회비의 트렌치 또는 비아내에 CVD 텅스텐 접착을 촉진하는 공형증을 제공할 수 있다는 면에서 이 기술분야를 상당히 진보시킨 것이다. 더우기, 아래에서 더욱 상세히 기술되는 바와 같이, Tin 또는 다른 적절한 재료의 공형층을 형성하면, 구리계 합금에 대해 효과적인 확산장벽을 제공할 것이다. 위에서 기술한 바와 같이, 트렌치, 또는 비아의 측벽과 하부를 완전히 피복하기 위해서는, 방향성 침착이 지배적으로 되는 저압보다는 산란 침착이 지배적으로 된는 압력(예를 들면, 1m Torr보다 큼)이 사용되어야 한다.
제6도는 위에서 기술한 바와 같이 비아내에 PVD 시준 스퍼터링에 의해 형성된 내열성 금속 라이너를 주사전자현미경(SEM)으로 본 사진을 나타낸다. 제6는 비아의 하부와 측변의 완전한 피복이 얻어질 수 있다는 것을 보여준다. TiN을 제위치에 침착하기 위해서, 티타늄 타겟(target)의 존재하에서 아르곤과 함께 질소(N2) 플라즈마(plasma)를 사용했다. 라이너는 접착성을 개선하고 또 하부 기판에 대한 CVD텅스텐의 어떠한 악영향도 방지할 수 있다. 시준기의 종회비가 증가하면, 라이너의 공형도가 증가한다.
구리도선 또는 비아를 이 구조에 사용할 때에는, 확산 장벽으로서 작용할 수 있느 강한 라이너가 필요하게 된다. 내열성 금속 라이너(예를들면, Ta, Ti/TiN 또는 Ti/W등등)의 저압 시준은 유전체의 개구부(14)의 측벽에 다공성의 구조를 형성하게 된다. 이러한 다공성의 구조를 방지하고 측벽에 고밀도의 구조를 제공하기 위해 2단계 시준 공정을 사용했다. 구체적으로, 1단계에서는 얇은 라이너를 0.8m Torr 보다 작은 압력으로 침착하여 60%를 초과하는 하부 피복율(bottom coverage)을 얻었고, 2단계에서는 동일한 시준기(collimator)를 사용하고 압력을 그 위치에서 3~4m Torr로 높여 측벽상에 고밀도의 미세구조를 얻었다. 본 발명 이전에는, 특히 저온에서 고종회비의 서브미크론(submicron)급의 홀내에 라이너를 형성하기 위한 유용한 수단이 없었다. CVD내열성 금속(17) 또는 저저항성 연질 금속의 확산장벽으로서 Ti/W 이중층 라이너를 사용한 경우에 있어서도 또한 Ti/Tin 이중층 라이너를 사용한 경우에 있어서도 결과는 마찬가지였다.
제5b도 내지 제5e도는 본 발명의 다른 실시예에서도 제2b도 내지 제2e도 및 제4a 도 내지 제4e도에 도시된 것과 유사한 단계를 사용하는 것을 도시하고 있다. 제4a도의 경우와 마찬가지로, 제5b도는 내열성 금속라이너의 상면과 개구부(14)의 하부에 PVD 증발에 의해 티타늄, 크롬, 탄탈, Ti/W등과 같은 접착 촉진층(26)을 침착하는 것을 도시하고 있다. 제2도의 경우와 마찬가지로, 제5b도는 유전체의 표면으로부터 100~400nm의 깊이까지 PVD 증발기술에 의해 Al-Cu 합금 또는 다른 금속막(16)을 침착하는 것을 도시하고 있다. 제5c도 내지 제5e도는 각기 텅스텐 또는 다른 내역성 금속의 공형층을 침착하여 저저항성 금속막(16)을 씌우고, 반응성 이온에칭 또는 연마 등에 의해 텅스텐을 평면화하며, 제4c도 및 제4d도에 도시된 바와 같이과산화수소(H2O2)에 의한 Al-Cu 합금의 2단계 습식 에칭 후에 텅스텐의 화학적-기계적 연마를 시행하여 구조를 평면화하거나 또는 한단계의 반응성 이온에칭 또는 화학적-기계적 연마롤 간단히 평면화하는 것을 도시하고 있다. 한 단계의 화학적-기계적 연마에 있어서는, 텅스텐 연마에 사용된 것과 비슷한 슬러리가 사용될 수 있다. 제2a도에 도시된 구조와 마찬가지로, 제5e도에 도시된 구조는 테이퍼진 내열성 금속(17)의 영역이 있는 저저항성 금속막(16)을 갭슐밀봉하는 CVD 내열성 금속(17)을 갖는다. 내열성 금속(28)(17)은 상이한 재료로 할 수 있다.
제7a도 및 제7b도는 본발명의 또 다른 변형 실시예를 도신한 것으로, 여기서 동일 요소들은 동일한 참조번호로 표시하였다. 제7a도에 도시된 바와 같이, 공형의 바람직하게는 내열성 금속으 ㅣ라이너/확산 장벽(28)과 공형 AlxCuy 또는 다른 적절한 저저항성 합금 또는 금속막(16)의 층 모두를 PVD 시준 스퍼터링 공정을 이용해 기판(10)상의 유기물 또는 무기물 유전체 층(15)내의 개구부에 침착한다. 다음에, 텅스텐, 티타늄 또는 탄탈 등의 내열성금속(17)의 캡핑층을 CVD에 의해 개구부에 침착한다. 다음에, 텅스텐, 티타늄 또는 탄탈 등의 내열성 금속(17)의 캡핑층을 CVD에 의해 침착하여 상기 구조를 블랭킷 피복한다. 제7b도는 그 다음에, 상기구조를 반응성 이온에칭, 화학적-기계적 연마 또는 다른 기술을 이용하여 평면화하는 것을 도시하고 있다. 제7b도의 구조와 제5e도의 구조를 비교하여 보면 비아 또는 도선의 형상이 완전히 다르다는 것을 알 수 있다. 두 구조 모두가 내열성 금속(17)에 의해 캡핑된 저저항성 금속(16)을 포함하지만, 이들 두 금속막은 서로 다른 환경에서 사용될 것이다.
상술한 기술에 따라 제조된 내열성 금속으로 캡핑된 도선들에 대한 실험적 테스트(test)를 시행하였다. 실험에 있어서, 도선의 길이는 13.5cm 내지 50cm로 변화시켰고, 침(chip)의 면적은 약 1.6mm2 로 하였다. 금속 피치(pitch)는 1μm 내지 2μm로 변화시켰다. 충진되 홀의 종횡비는 2내지 8로 하였고, 도선의 종횡비는 2 내지 4로 하였다. 표2는 저항의 테스트 결과를 나타낸 것이다.
Figure kpo00011
1. 모든 실험에 있어서, 도선의 길이는 13.5cm 내지 50cm로 변화시켰고, 칩의 면적은 약 1.6mm2 로 하였다. 금속피치는 1μm 내지 2μm 로 변화시켰다. 충진되 홀들의 종횡비는 2 내지 8 로 했으며, 도선들의 종횡비는 2 내지 4 로 하였다.
2. 증발 실험에서는, Ti/TiN 이중층을 시준 스퍼터링을 침착하였다.
3. 시준 종회비를 1:1로 했다.
4. 스퍼터링 압력은 0.5 내지 0.8 m Torr의 범위로 하였다.
표2의 결과들은 이 신규한 기술의 공정 수율이 매우 좋고 또 텅스텐 캡이 존재하여도 도선 저항이 크게 변하지 않는 것을 보여준다. 상기 데이타의 일부는 Al-Cu 합금 바로 아래에 티타늄이 있을 때 저항이 증가함을 보여주는데, 이것은 계면에 TiAl3 가 형성되기 때문이다. 티타늄과 Al-Cu 층상이에 티타늄 합금 또는 화합물(예를들면, TiN)을 제공하면, TiAl3 의 형성이 방지되어 저항값이 낮게 유지됨을 알게 되었다. 표2의 끝 부분에 있는 실험데이타는, 시준없는 스퍼터링을 사용하는 경우, 스퍼터링은 압력이 낮고(에를들면, 1m Torr 보다 낮고)방향성 침착이 지배적으로 되는 조건에서 실행되어야 하는 것을 나타내고 있다.
화학적-기계적 연마후에, 내열성 금속캡상에 H2O2 또는 H2O2 를 이용하여 반응성 이온에칭 또는 습식 에칭을 행하면, 내열성 금속 캡핑 층의 두께를 최대한으로 줄일 수 있는 잇점이 예상된다. 내열성 금속층이 두꺼우면 캐패시턴스(capacitance)가 증가하는데, 이것은 바람직하지 않다. 연마후의 습식 에칭 또는 반응성 이온에칭공정(예를들면, SF6 에칭)이 가능하기 때문에, 반도체 설계자는 내열성 금속의 두꺼운 층을 사용하여 화학적-기계적 연마를 하는 동안 하부에 있는 저저항성 Al-Cu 도선 또는 비아를 최대로 보호할 수 있으며, 그 다음에 여분의 내열성 금속을 제거하여 상부에 내열성 금속이 거의 없는 구조를 형성할 수 있을 것이다. 예를들면. 500~600nm 두께의 내열성 금속층을 침착하여 연마 손상에 대한 보호를 위해 사용할 수 있으며, 그다음 내열성 금속층을 습식에칭 또는 반응성 이온 에칭에 의해 50nm의 두께까지 감소시킬 수 있다.
제8도는 1개의 다단 반도체 디바이스의 예를 도시한 것으로, 이 반도체 디바이스는 최상측의 절연층과 동일 평면을 이루는 텅스텐으로 캡핑된 AlxCuy 합금 도선을 갖는 상면을 포함한다. 상술한 바와 같이, CVD 텅스텐을 포함하는 비아 또는 트렌치는 접착을촉진시키기 위해 시준 스퍼터링에 위해 형성된 TiN 라이너를 포함하는 것이 바람직하다. 다른많은 반도체 디바이스들이 본 발명의 실시범위내에서 제조될수 있다.
제9a도 및 제9b도는 반도체 디바이스의 단면에 대한 주사 전자현미경(SEM) 사진이다. 제9a도는 SiO2 부분들 사이에 그리고 SiO2 부분의 상측에 Al-Cu 합금을 갖는 실리콘 표면으로부터 상방으로 돌출되 분리된 SiO2 부분을 보여준다. Al-Cu 합금사이 및 그의 상면에는 CVD 텅스텐 층이 있다. 제9a도는 연마하기 전의 캡핑된 도선을 가지는 구조를 나타낸다. 제9b도는 화학적-기계적 연마에 의해, SiO2 돌출부분의 상면위의 텅스텐과 Al-Cu 합금을 제거한 후의 다층 구조의 단면을 주사 전자현미경으로 본 사진이다.
본 발명을 그의 바람직한 실시예에 관한 기술하였으나, 당업자라면, 본 발명이 첨부된 측허청구범위의 사상과 범주를 벗어나지 않는 범위내에서 변경될 수 있다는 것을 알 수 있을 것이다.
본 발명에 의하면, 내부식성, 내마모성 및 내전자이동성을 가지며, 높은 고정수율을 나타내는 전기적 도체를 제공하는 간단하고 저렴한 비용의 기술의 제공된다.

Claims (8)

  1. 반도체 디바이스에 있어서, 1. 기판과, 2. 상기 기판상에 위치하는 유전체 층과, 3. 상기 유전체층내의 개구부내에 위치하고, 상기유전체 층의 표면과 평면을 이루는 표면으로부터 상기 기판쪽으로 연장되는 금속막을 포함하되, 상기 금속막은 / 저저항성 금속 또는 합금을 포함하고 적어도 하나의 내열성 금속 또는 합금에 의해 실질적으로 덮여 싸여지며(encapsulated), 상기 저저항성 금속 또는 합금은 상기 개구부의 하부를 충진하고, 또 상기 개구부의 대항측면(opposing sides)에서, 상기 유전체 층의 상기 표면과 평면을 이루는 상기 표면쪽을 향하여 상방으로 연장되어 캡 영역(a cap region)을 규정하고, 상기 적어도 하나의 내열성 금속 또는 합금의 적어도 일부분은 상기 하부상의 상기 캡 영역내에 위치하며, 상기 적어도 하나의 내열성 금속 또는 합금의 상기 적어도 일부분은 상기 유전체층과 평면을 이루는 표면을 가지며, 상기 저저항성 금속 또는 합금은 알루미늄 또는 구리의 2원 또는 3원 합금을 포함하는 반도체 디바이스.
  2. 제 1항에 있어서, 상기 저저항성 금속은 AlxCuy(여기서 x+y=1 이고, x 및 y
    Figure kpo00012
    0임)의 식을 갖는 알루미늄과 구리의 합금인 반도체 디바이스.
  3. 반도체 디바이스에 있어서, 1. 기판과, 2. 상기 기판상에 위치하는 적어도 하나의 유전체 층과 ; 3. 상기 적어도 하나의 유전체 층내의 개구부내에 위치하고, 상기 적어도 하나의 유전체 층의 표면과 실질적으로 동일 평면을 이루는 표면으로부터 상기 기판 쪽으로 소정의 거리만큼 연장되는 금속막 수단을 포함하되, 상기 금속막 수단은 제1금속 또는 합금을 포함하고, 상기 제1금속 또는 합금보다 상대적으로 경도가 큰 적어도 하나의 제2금속 또는 합금에 의해 실질적으로 덮여 싸여지며, 상기 제1금속 또는 합금은 상기 개구부의 하부를 충진하고,또 상기 개구부의 대향측면에서, 상기 유전체 층의 상기 표면과 실질적으로 동일 평면을 이루는 상기 표면쪽을향하여 상방으로 연장되어 켑 영역을 규정하고, 상기 적어도 하나의 제2금속 또는 합금의 적어도 일부분은 상기 하부상의 상기 캡 영역내에 위치하고 그리고 상기 제1금속 또는 합금의 상방으로 연장된 측면 사이에 위치하는 반도체 디바이스.
  4. 제3항에 있어서, 상기 적어도 하나의 제2금속 또는 합금은 라이너를 포함하고, 상기 라이너는 상기 개구부내에서 상기 적어도 하나의 유전체 층과 상기 제1 금속 또는 합금사이에 위치하고,
    상기 라이너는 다수의 표면을 갖고, 상기 다수의 표면중 제1표면은 상기 적어도 하나의 우전체 층내에 형성된 상기 개구부의 하부와 실질적으로 동일하게 연장된는(coextensive)반도체 디바이스.
  5. 제3항에 있어서, 상기 금속막 수단은 단면(cross-section)상으로 보았을 때 다수의 측면을 구비하고, 상기 다수의 측면중 적어도 3개의 측면은 공통의 조성(common composition) 을 갖는 적어도 하나의 제2금속 또는 합금으로 실질적으로 형성되고, 상기 다수의 측면은 모두 상기 적어도 하나의 유전체 층내의 상기 개구부내에 형성되는 반도체 디바이스.
  6. 제3항에 있어서, 상기 적어도 하나의 제2금속 또는 합금은 모두 동일한 조성 및 다수의 상이한 조성중 하나를 구비하는 반도체 디바이스.
  7. 제3항에 있어서, 상기 캡 영역내의 상기 적어도 하나의 제2금속 또는 합금의 상기 적어도 일부분은 상기 제1금속 또는 합금을 실질적으로 덮는 반도체 디바이스.
  8. (정정)반도체 디바이스에 있어서, 1. 기판과, 2. 상기 기판상에 위치하는 유전체 층과, 3. 상기 유전체 층내의 개구부내에 위치하고, 상기 유전체층의 표면과 평면을 이루는 표면으로부터 상기 기판쪽으로 연장되는 금속막을 포함하되, 상기 금속막은 저저항성 금속 또는 합금을 포함하고 적어도 하나의 내열성 금속 또는 합금에 의해 실질적으로 덮여 싸여지며, 상기 저저항성 금속 도는 합금은 상기 개구부의 하부를 충진하고, 또 상기 개구부의 대향측변에서, 상기 유전체 층의 상기표면과 평면을 이루는 상기 표면쪽을 향하여 상방으로 연장되어캡 영역을 규정하고, 상기 적어도 하나의 내열성 금속 또는 합금의 적어도 일부분은 상기 하부상이 상기 캡 영역내에 위치하고 그리고 상기 저저항성 금속 또는 합금의 상방으로 연장된 측변 사이에 위치하며, 상기 켑 영역내의 상기 적어도 하나으 내열성 금속 또는 합금의 상기 적어도 일부분은 상기 저저항성 금속을 실질적으로 덮으며, 상기 적어도 하나의 내열성 금속 또는 합금이 상기 적어도 일부분은 상기 유전체 층과 평면을 이루는표면을 가지며, 상기 적어도 하느이 내열성 금속 또는 합금은 금속 및 비금속 성분의 전도성 화합물을 포함하고, 상기 캡 영역으로 내열성 금속을 포함하며, 상기 저저항성 금속 또는 합금은 알루미늄, 구리 또는 그의 합금으로부터 선택괸 금속으로 이루어지는 반도체 디바이스.
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