KR100628242B1 - 반도체 소자의 베리어층 형성 방법 - Google Patents

Abstract

본 발명은 금속 배선을 형성하기 위한 배선 형성용 패턴층의 식각 프로파일이 수직 형상을 갖지 못하는 경우에도 베리어층의 증착이 균일한 형태로 이루어지도록 하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 베리어층 형성 방법에 관한 것으로, 금속 배선을 형성하기 위한 배선 패턴층이 형성된 웨이퍼를 증착 장비의 웨이퍼 스테이지에 로딩하는 단계; 상기 웨이퍼의 중심축에서 일정 크기의 이격 거리를 갖는 위치를 회전축으로 하여 상기 웨이퍼 스테이지를 회전시키면서 상기 배선 패턴층상에 표면 반응을 이용하여 원자층 단위로 성장시키어 확산 베리어층을 형성하는 단계; 상기 확산 베리어층상에 주배선층 형성시에 시드 역할을 하는 시드 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.

베리어, Cu, 스텝 커버리지, 금속 배선

Description

반도체 소자의 베리어층 형성 방법{Method for fabricating barrier layer of semiconductor device}

도 1a와 도 1b는 식각 프로파일에 따른 플라즈마 입사각을 나타낸 구성도

도 2a와 도 2b는 식각 프로파일에 따른 확산 베리어층 증착 형태를 나타낸 구성도

도 3a와 도 3b는 본 발명에 따른 확산 베리어층 형성을 위한 공정 진행 방법을 나타낸 구성도

도 4는 본 발명에 따른 확산 베리어층 증착 형태를 나타낸 구성도

도면의 주요부분에 대한 부호의 설명

21. 배선 패턴층 22. 확산 베리어층

본 발명은 반도체 소자에 관한 것으로, 특히 식각 프로파일이 수직 형상을 갖지 못하는 경우에도 베리어층의 증착이 균일한 형태로 이루어지도록 하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 베리어층 형성 방법에 관한 것이다.

일반적으로, 반도체 소자의 제조를 위한 배선 형성 기술로서 절연막 상에 알 루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막을 증착한 후, 이 도전체막을 통상의 포토리소그래피(Photography) 공정 및 건식 식각(Dry etching) 공정을 통해 패터닝하여 배선을 형성하는 기술이 확립되어 이 분야에서 널리 이용되고 있다.

특히, 최근에는 반도체 소자 중에서 높은 속도가 요구되는 로직(Logic) 소자를 중심으로 해서 RC 지연시간을 줄이기 위한 일환으로 알루미늄(Al),텅스텐(W) 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선층으로 이용하는 방법이 연구되고 있다.

그러나, 구리(Cu)를 이용한 배선층 형성 공정에서는, 알루미늄(Al) 또는 텅스텐(W)에 비해 구리(Cu) 패터닝 공정이 어려워, 트렌치(Trench)(즉, 배선층이 형성될 영역)를 매몰하고 배선층을 형성하는 소위 '라인 다마신(Line Damascene)' 공정을 사용하고 있다. 특히, 다마신 공정 중에서도 층간절연막에 트렌치와 함께 하부 도전층과 연결하는 비아홀(Via hole)을 형성하고, 이 비아홀과 트렌치에 배선층을 동시에 형성하는 공정인 듀얼 다마신(Dual Damascene) 공정이 일반적으로 주로 사용된다.

또한, 듀얼 다마신 공정을 이용한 구리 금속 배선 형성공정에서는, 구리(Cu)가 알루미늄(Al)이나 텅스텐(W) 등과 같은 다른 금속과 비교하여 층간 절연막 사이로 쉽게 확산되는 특성이 있기 때문에, 구리(Cu)로 이루어지는 주도전층의 표면, 즉 트렌치 및 비아홀의 내부면(즉, 측면 및 아랫면)에 구리(Cu)의 확산을 방지하기 위하여 얇은 도전성의 확산 베리어층(Barrier layer)을 형성할 필요성이 있다.

이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 확산 베리어층 형성 공정에 관하여 설명하면 다음과 같다.

도 1a와 도 1b는 식각 프로파일에 따른 플라즈마 입사각을 나타낸 구성도이고, 도 2a와 도 2b는 식각 프로파일에 따른 확산 베리어층 증착 형태를 나타낸 구성도이다.

구리를 사용하여 금속 배선을 형성하는 경우에는 알루미늄(Al)에 비해서 비저항이 낮고 전기적 이동도(electromigration)나 스트레스 마이그레이션(stressmigration) 특성이 우수하므로 고집적화 및 고성능화 되어 가는 반도체 칩의 신뢰성을 증진시킬 것으로 기대되고 있다.

그리고 구리의 경우 모든 물질 내에서 확산도가 좋기 때문에 확산 베리어층(diffusion barrier)을 필요로 하고 있는데, 일반적으로 쓰이는 확산 베리어층을 형성하기 위한 물질로는 TiN, TaN 등이 있으며, 3원계 화합물 등이 사용될 수도 있다.

구리 배선의 경우에는 기본적으로 Cu/seed layer/diffusion barrier/Si의 구조를 갖는데, 각 층간의 전기적 특성, 열적 안정성, 결정 구조, 계면 반응 특성 등을 고려해야 한다.

확산 베리어층은 보통 금속 배선을 형성하기 위한 배선 패턴층을 형성한 후에 확산 베리어층을 형성하고 시드 금속층(seed metal layer)을 형성하는데, 배선 패턴층의 형성을 위한 식각 공정시에 식각 공정 조건에 따라 식각 프로파일이 불균일하게 형성될 수 있다.

식각 프로파일이 불균일한 경우에는 구리 배선 형성을 위한 확산 베리어층의 증착이 어려운 경우가 있다.

도 1a는 정상적인 식각 프로파일을 갖는 경우의 플라즈마 입사 형태를 나타낸 것이고, 도 1b는 비정상적인 식각 프로파일을 갖는 경우의 플라즈마 입사 형태를 나타낸 것이다.

도 1a의 경우에는 금속 배선을 형성하기 위한 배선 패턴층의 식각면과 웨이퍼의 상면의 각도(θ1)가 (4)의 경우에서와 같이 90°를 넘지 않지만, 도 1b의 경우에는 금속 배선을 형성하기 위한 배선 패턴층의 식각면과 웨이퍼의 상면의 각도(θ2)가 (5)의 경우에서와 같이 90°를 넘는 경우가 있다.

이와 같이 배선 패턴층의 식각면과 웨이퍼의 상면의 각도가 90°를 넘는 경우에는 확산 베리어층의 증착이 용이하지 못한 경우가 있다.

도 1a에서 (1)은 확산 베리어층을 형성하기 위한 플라즈마 증착 공정시에 표면에 대하여 90°로 입사하는 형태를 나타낸 것이다.

그리고 (2)(3)은 90°보다 작은 예각으로 플라즈마가 입사하는 형태를 나타낸 것이다.

도 2a는 금속 배선을 형성하기 위한 배선 패턴층의 식각면과 웨이퍼의 상면의 각도(θ1)가 90°를 넘지 않는 도 1a에서와 같은 식각 프로파일을 갖는 경우의 확산 베리어층의 증착 상태를 나타낸 것이다.

이 경우에는 도 2a의 (6)에서와 같이 확산 베리어층의 증착이 균일하게 이루어진다.

그러나 도 2b는 금속 배선을 형성하기 위한 배선 패턴층의 식각면과 웨이퍼 의 상면의 각도(θ1)가 90°를 넘는 도 1b에서와 같은 식각 프로파일을 갖는 경우의 확산 베리어층의 증착 상태를 나타낸 것이다.

이 경우에는 도 2b의 (7)에서와 같이 확산 베리어층의 증착이 균일하게 이루어지지 않는다.

이와 같이 종래 기술의 확산 베리어층의 증착시에 배선 패턴층의 식각 프로파일의 영향을 많이 받기 때문에 확산 베리어층의 증착이 되지 않는 부분이 발생한다.

이와 같이 증착이 이루어지지 않은 부분에서는 후속되는 시드층의 증착 또한 이루어지지 않아 고비용의 장비를 사용함에도 주배선층으로 사용되는 구리의 증착이 이루어지지 않는 결과를 가져온다.

이는 구리 배선을 채택하는 반도체 소자의 수율을 급격하게 감소시키는 원인으로 작용한다.

본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 공정에서의 문제를 해결하기 위한 것으로, 반도체 소자의 배선을 형성하기 위한 배선 패턴층의 식각 프로파일이 수직 형상을 갖지 못하는 경우에도 베리어층의 증착이 균일한 형태로 이루어지도록 하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 베리어층 형성 방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 베리어층 형성 방법은 금속 배선을 형성하기 위한 배선 패턴층이 형성된 웨이퍼를 증착 장비의 웨이퍼 스테이지에 로딩하는 단계; 상기 웨이퍼의 중심축에서 일정 크기의 이격 거리를 갖는 위치를 회전축으로 하여 상기 웨이퍼 스테이지를 회전시키면서 상기 배선 패턴층상에 표면 반응을 이용하여 원자층 단위로 성장시키어 확산 베리어층을 형성하는 단계; 상기 확산 베리어층상에 주배선층 형성시에 시드 역할을 하는 시드 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.

여기서, 확산 베리어층 형성시에 웨이퍼의 중심축과 웨이퍼 스테이지의 회전축이 일치하는 것을 특징으로 하고, 다른 방법으로 확산 베리어층 형성시에 웨이퍼의 중심축과 웨이퍼 스테이지의 회전축이 일치하지 않는 것을 특징으로 한다.

본 발명의 다른 목적, 특성 및 잇점들은 이하에서의 실시예들의 상세한 설명을 통해 명백해질 것이다.

본 발명에 따른 반도체 소자의 베리어층 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3a와 도 3b는 본 발명에 따른 확산 베리어층 형성을 위한 공정 진행 방법을 나타낸 구성도이고, 도 4는 본 발명에 따른 확산 베리어층 증착 형태를 나타낸 구성도이다.

본 발명은 배선을 형성하기 위한 배선 패턴층의 식각 프로파일이 좋지 않더라도 확산 베리어층의 증착시에 웨이퍼를 회전시키는 것에 의해 확산 베리어층이 균일하게 이루어지도록한 것이다.

도 3a는 배선 패턴층의 식각 이루어진 웨이퍼(8)를 웨이퍼(8)의 중심축(9)을 기준으로 회전시키면서 확산 베리어층을 증착하는 구성을 나타낸 것이다.

여기서, 웨이퍼(8)의 중심축과 회전축은 동일하다.

도 3b는 배선 패턴층의 식각 이루어진 웨이퍼(8)를 웨이퍼(8)의 중심축(9)에서 일정 크기의 이격 거리(11)를 갖는 위치를 회전축(10)으로 하여 회전시키면서 확산 베리어층을 증착하는 구성을 나타낸 것이다.

여기서, 웨이퍼(8)는 회전축을 기준으로 회전하기 때문에 식각 프로파일이 좋지 않은 부분에서의 증착 효율을 더 높일 수 있도록한 것이다.

구리 배선층을 형성하는 공정시에 확산 베리어층은 PECVD(Plasma Enhanced Chemical Vapour Deposition), ALD(Atomic Layer Deposition), HDP CVD(High Density Plasma CVD)등의 여러 가지 공정을 이용하고, 보통 균일도와 스텝 커버리지(step coverage) 특성을 확보하기 위하여 내부에 밀폐된 반응 영역을 가지는 챔버(chamber)에 웨이퍼(wafer)를 로딩(loading)하여 웨이퍼 스테이지에 안착시킨 후, 상기 반응 영역 내로 다수의 반응 원료를 주입하여 원하는 박막을 형성하는 형태이다.

본 발명은 웨이퍼를 챔버 내부로 로딩하여 웨이퍼 스테이지(wafer stage)에 안착시킨 후에 웨이퍼 스테이지를 회전시키면서 베리어층이 형성되도록한 것이다.

이와 같은 확산 베리어층을 형성하는 공정시에 표면 반응을 이용하여 원자층 단위로 박막을 성장시키며 사이클 수에 따라 증착되는 박막의 두께가 결정되기 때문에 박막의 두께 조절이 매우 용이하고, 대면적의 기판에서 CVD 보다 우수한 박막의 두께 균일성 특성을 나타내며, 재현성 또한 우수한 특성을 보이는 ALD 방법이 주로 이용된다.

하지만, 증착 온도, 박막의 증착 두께, 형성된 박막의 불순물 함유량 등의 여러 요인을 고려하여 다른 공정 기술을 적용하여 확산 베리어층을 형성할 수 있음은 당연하다.

그리고 본 발명에 따른 반도체 소자의 베리어층 형성 방법에서는 웨이퍼가 로딩된 후에 웨이퍼 스테이지를 좌,우의 어느 한 방향 또는 좌,우의 두 방향을 혼재하는 형태로 회전시켜 증착 효율을 높이는 것도 가능하다.

그리고 확산 베리어층을 형성하기 위한 물질로는 TiN, TaN 등이 있으며, 3원계 화합물 등이 사용될 수도 있다.

도 4는 본 발명에 따른 반도체 소자의 베리어층 형성 공정을 나타낸 것으로, 배선 패턴층(21)의 식각 프로파일에 관계없이 확산 베리어층(22)의 증착이 균일하게 이루어지는 것을 알 수 있다.

즉, 식각 프로파일 확산 베리어층(22)의 증착이 원활하게 이루어지 않는 형태를 갖는 (가)(나) 부분에서도 확산 베리어층(22) 형성이 이루어지는 것을 알 수 있다.

이와 같은 본 발명에 따른 증착 방법은 확산 베리어층의 증착에 한정되는 것이 아니고 다른 물질층의 증착 공정에서도 적용될 수 있음은 당연하다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

이와 같은 본 발명에 따른 반도체 소자의 베리어층 형성 방법은 다음과 같은 효과가 있다.

첫째, 확산 베리어층의 증착이 배선을 형성하기 위한 배선 패턴층의 식각 프로파일에 영향을 받지 않고 모든 영역에서 이루어지므로 주배선층을 형성하기 위한 시드층(seed layer)의 증착이 원활하게 이루어져 소자의 전기적인 특성을 향상시킬 수 있다.

이는 양산 단계에서 수율을 향상시키는 효과를 갖는다.

둘째, 웨이퍼를 회전시키면서 증착 공정을 진행하므로 플라즈마 스트림(stream)을 조절할 수 있는 마진을 충분히 제공하고, 고가의 제조 장비를 사용하지 않아도 되므로 소자의 제조 비용을 줄일 수 있다.

셋째, 배선을 형성하기 위한 배선 패턴층의 식각 프로파일에 관계없이 확산 베리어층의 증착이 이루어지므로 배선 패턴층을 형성하기 위한 식각 공정 진행시에 공정 마진을 충분히 확보할 수 있다.

Claims (4)

1. 금속 배선을 형성하기 위한 배선 패턴층이 형성된 웨이퍼를 증착 장비의 웨이퍼 스테이지에 로딩하는 단계;

   상기 웨이퍼의 중심축에서 일정 크기의 이격 거리를 갖는 위치를 회전축으로 하여 상기 웨이퍼 스테이지를 회전시키면서 상기 배선 패턴층상에 표면 반응을 이용하여 원자층 단위로 성장시키어 확산 베리어층을 형성하는 단계;

   상기 확산 베리어층상에 주배선층 형성시에 시드 역할을 하는 시드 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 베리어층 형성 방법.
2. 제 1 항에 있어서, 확산 베리어층 형성시에 웨이퍼의 중심축과 웨이퍼 스테이지의 회전축이 일치하는 것을 특징으로 하는 반도체 소자의 베리어층 형성 방법.
3. 제 1 항에 있어서, 확산 베리어층 형성시에 웨이퍼의 중심축과 웨이퍼 스테이지의 회전축이 일치하지 않는 것을 특징으로 하는 반도체 소자의 베리어층 형성 방법.
4. 제 1 항에 있어서, 웨이퍼의 회전은 좌,우의 어느 한 방향으로 이루어지거나, 좌우의 두 방향을 혼합 형태로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어층 형성 방법.

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