KR20080039349A - 강화층을 제공함으로써 낮은-ｋ 유전체에 내장되는 구리함유 라인들을 형성하기 위한 기술 - Google Patents

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프랑크 코스킨스키
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

구리 함유 금속으로 채워지게 될 트렌치(114)의 3개의 측벽들(1055)에 강화층(105)을 제공함으로써, 낮은-k 물질(102)의 감소된 열 기계적인 국한이 적어도 어느 정도 보상되며, 이에 의해 전자 이동 효과를 감소시키고, 그에 따라 구리 기반의 금속 라인들과 함께 낮은-k 유전 물질(102)을 포함하는 금속화층을 갖는 정교한 반도체 디바이스들의 수명을 증가시킨다.
반도체 디바이스, 트렌치, 비아, 표면 변경, 탄성 계수, 유전 물질

Description

강화층을 제공함으로써 낮은-ｋ 유전체에 내장되는 구리 함유 라인들을 형성하기 위한 기술{TECHNIQUE FOR FORMING COPPER-CONTAINING LINES EMBEDDED IN A LOW-K DIELECTRIC BY PROVIDING A STIFFENING LAYER}
본 발명은 일반적으로 진보된 집적 회로들과 같은 마이크로 구조들의 제조에 관한 것으로서, 특히 구리 기반의 배선 라인들과 같은 전도성 구조들의 형성, 및 동작 조건 및 스트레스 조건 동안 이들의 전자 이동을 줄이기 위한 기술에 관한 것이다.
집적 회로들과 같은 현대의 마이크로 구조들의 제조에 있어서, 마이크로 구조 요소들의 피쳐 사이즈(feature size)를 끊임없이 감소시킴으로써 이러한 구조들의 기능을 강화하고자 하는 경향이 계속되고 있다. 예를 들어, 현대의 집적 회로들에 있어서, 전계 효과 트랜지스터들의 채널 길이와 같은 최소의 피쳐 사이즈들은 딥 서브 마이크론 범위에 이르렀으며, 이에 의해 속도 그리고/또는 전력 소비의 측면에서 이러한 회로들의 성능을 증가시킨다. 개별적인 회로 요소들의 사이즈가 모든 새로운 회로 세대에 대해 감소됨으로써, 예를 들어 트랜지스터 요소들의 스위칭 속도를 개선함에 따라, 개별적인 회로 요소들을 전기적으로 연결하는 배선 라인들에 대해 이용가능한 바닥 면적(floor space)도 감소되었다. 결과적으로, 이러한 배 선 라인들의 치수들 역시 감소된 양의 이용가능한 바닥 면적 및 단위 다이 면적당 제공되는 회로 요소들의 증가된 수를 보상하도록 감소되어야 하는데, 이는 전형적으로 요구되는 배선들의 수가 회로 요소들의 수 보다 훨씬 더 급속하게 증가하기 때문이다. 따라서, 보통 복수의 적층된 "와이어링(wiring)" 층들(이들은 금속화층들이라고도 지칭한다)이 제공되는 바, 여기서 하나의 금속화층의 개별적인 금속 라인들은 소위 비아에 의해 위에 있는 또는 아래에 있는 개별적인 금속 라인들에 연결된다. 복수의 금속화층들의 제공에도 불구하고, 배선 라인들의 감소된 치수는, 예를 들어 현대의 CPU들, 메모리 칩들, ASIC(주문형 반도체) 등의 막대한 복잡성을 따르는 것이 필요하다. 배선 구조들의 감소된 단면적은, 아마도 극도로 스케일(scale)된 트랜지스터 요소들의 정적인 전력 소모의 증가와 협력하여, 금속 라인들 내에 상당한 전류 밀도를 야기한다.
이에 따라, 0.13㎛ 및 심지어 그 미만의 임계 치수를 갖는 트랜지스터 요소들을 포함한 진보된 집적 회로들은, 단일 면적당 회로 요소들의 상당한 수로 인하여, 비교적 많은 수의 금속화층들이 제공됨에도 불구하고, 개별적인 배선 구조들에 있어서 cm2당 최대 수 kA의 상당히 증가된 전류 밀도를 요구한다. 하지만, 증가된 전류 밀도에서 배선 구조들을 동작시키게 되면, 스트레스에 의해 야기되는 라인 열화(이는 궁극적으로 집적 회로의 빠른 고장을 야기한다)와 관련된 많은 문제들을 수반하게 된다. 이와 관련된 두드러진 다른 현상은 금속 라인들 및 비아에서의 전류 유도된 물질 이송(이는 "전자 이동"이라고도 함)인데, 이는 금속 배선 내에서의 공극(void)들 및 금속 배선 가까이에 힐록(hillock)의 형성을 야기함으로써, 성능 및 신뢰성을 감소시키거나, 또는 디바이스를 완전히 고장나게 한다. 예를 들어, 실리콘 이산화물 그리고/또는 실리콘 나이트라이드 내에 내장되는 알루미늄 라인들이 종종 금속화층들에 대한 금속으로서 이용되는 바, 상기 설명한 바와 같이, 0.18㎛ 또는 그 미만의 임계 치수를 갖는 진보된 집적 회로들은 금속 라인들의 상당히 감소된 단면적 및 그에 따른 증가된 전류 밀도를 요구하는데, 이에 의해 금속화층들의 형성에 있어서 알루미늄을 덜 매력적이게 한다.
결과적으로, 알루미늄은, 알루미늄과 비교하여 상당히 더 높은 전류 밀도에서도 전자 이동에 대한 개선된 저항 및 상당히 낮은 고유 저항을 갖는 물질인 구리 및 구리 합금들에 의해 대체되고 있다. 마이크로 구조들 및 집적 회로들의 제조에 구리를 도입하는 것은, 실리콘 이산화물 및 복수의 낮은-k 유전 물질(low-k dielectric material)들에서 쉽게 확산되는 구리의 특성에 존재하는 많은 심각한 문제들을 수반한다. 따라서, 필요한 접착을 제공하고, 민감한 디바이스 영역들 내로의 구리 원자들의 바람직하지 않은 확산을 피하기 위해서는, 일반적으로 구리 기반의 배선 구조들이 내장되는 유전 물질과 구리 사이에 장벽층을 제공할 필요가 있다. 비록 실리콘 나이트라이드가 구리 원자들의 확산을 효과적으로 막는 유전 물질이기는 하지만, 이러한 실리콘 나이트라이드를 층간 유전 물질로서 선택하는 것은 덜 바람직한데, 그 이유는 실리콘 나이트라이드는 적절히 높은 유전율을 나타냄으로써, 이웃하는 구리 라인들의 기생 캐패시턴스를 증가시켜, 허용할 수 없는 신호 전파 지연을 야기하기 때문이다. 이에 따라, 구리에게 요구되는 기계적인 안정성을 주는 얇은 전도성 장벽층을 형성함으로써 주위의 유전 물질로부터 벌크 구리를 분리하며, 단지 캡핑층(capping layer) 형태의 얇은 실리콘 나이크라이드 또는 실리콘 카바이드 또는 실리콘 카본 나이트라이드층 만이 종종 구리 기반의 금속화층들에서 이용된다. 일반적으로, 질소 및 실리콘 등과 함께, 탄탈륨, 티타늄, 텅스텐 및 이들의 화합물이 전도성 장벽층에 대한 바람직한 후보들이며, 장벽층은 확산 억제 및 접착 특성의 측면에서의 요건을 충족시키기 위해 다른 조성의 2개 이상의 서브층들을 포함한다.
알루미늄으로부터 구리를 두드러지게 구별하는 구리의 다른 특징은, 이방성 건식 식각 공정들에 의해 효율적으로 패터닝되지 않음으로써, 일반적으로 대머신(damascene) 또는 상감(inlaid) 기술로서 지칭되는 공정 방식을 요구한다는 것 외에, 화학 및 물리적인 기상 증착 기술에 의해 쉽게 많은 양으로 증착되지 않는 다는 것이다. 대머신 공정에서는, 먼저 유전층이 형성된 다음, 트렌치들 및 비아들을 포함하도록 패터닝되는 바, 이러한 트렌치들 및 비아들은 이후 구리로 채워지며, 상기 설명한 바와 같이, 구리를 채우기 전에, 전도성 장벽층이 트렌치들 및 비아들의 측벽들에 형성된다. 대개, 트렌치들 및 비아들 내로의 벌크 구리 물질의 증착은 전기 도금 및 무전해 도금과 같은 습식 화학 증착 공정들에 의해 이루어짐으로써, 0.1㎛ 내지 수 ㎛ 범위의 폭을 갖는 트렌치들과 함께, 0.3㎛ 내지 심지어 그 미만의 직경을 가지며 5 및 그 이상의 애스펙트비를 갖는 비아의 확실한 충진을 요구한다. 구리에 대한 전기 화학적인 증착 공정들은 전자 회로 기판 제조 분야에 확립되어 있다. 하지만, 높은 애스펙트비의 공극이 없는 충진은 극도로 복잡하고 도 전적인 작업이며, 최종적으로 얻어지는 구리 기반의 배선 구조의 특징은 공정 파라미터들, 관심있는 구조의 물질들 및 지오미트리(geometry)에 크게 의존한다. 배선 구조들의 지오미트리는 실질적으로 설계 요건에 의해 결정되고, 그에 따라 소정의 마이크로 구조에 대해 크게 달라지지 않기 때문에, 높은 수율과 요구되는 제품 신뢰성을 모두 보증하기 위해서는, 배선 구조의 특징에 대해, 구리 마이크로 구조의 물질들(예를 들어, 전도성 및 비전도성 장벽층들) 및 이들의 상호 작용이 미치는 영향을 추정하고 제어하는 것이 매우 중요하다. 특히, 모든 새로운 디바이스 세대 또는 기술 노드에 대해 디바이스 신뢰성을 유지하기 위해서는 다양한 구성들에 대해 배선 구조들에 있어서의 열화 및 고장 메커니즘들을 식별하고, 모니터하고, 감소시키는 것이 중요하다.
이에 따라, 낮은 전체 유전율을 갖는 구리 기반의 라인들 및 비아를 형성하기 위한 새로운 물질들 및 공정 방식들을 찾기 위해, 특히 3.1 또는 심지어 그 미만의 상대적인 유전율을 갖는 낮은-k의 유전 물질들과 관련하여, 구리 배선들의 열화를 연구하는 데에 상당한 노력을 들였다. 비록 구리 라인들에서의 전자 이동의 정확한 메커니즘이 아직 완전히 이해되지는 않았지만, 측벽들 내에 그리고 측벽들 위에, 그리고 특히 이웃하는 물질들에 대한 인터페이스에 위치하는 공극들이 최종적으로 달성되는 배선들의 성능 및 신뢰성에 큰 영향을 미친다는 것을 알게 되었다.
빠른 디바이스 고장에 상당히 기인하는 것으로 여겨지는 다른 고장 메커니즘은, 특히 층간 유전체 내에 비아들을 형성하는 동안 식각 중지층의 기능을 하는 유 전 캡핑층과 구리 사이에 형성되는 인터페이스를 따라서 이루어지는, 전자 이동에 의해 야기되는 물질의 이송이다. 빈번하게 이용되는 물질들은, 예를 들어 실리콘 나이트라이드 및 실리콘 카본 나이트라이드인데, 이들은 전형적으로 이용되는 층간 유전체들(복수의 낮은-k 유전 물질들 등)에 대해 적절히 높은 식각 선택비를 나타내며, 또한 층간 유전체 상으로의 구리의 확산을 억제한다. 하지만, 최근의 연구 결과는 구리와 식각 중지층 사이에 형성되는 인터페이스가 금속 배선의 동작 동안 물질 이송에 대한 주요 확산 경로임을 나타내는 것으로 여겨진다.
낮은-k 유전 물질 내에 내장된 구리 기반 라인들에서의 상당한 전자 이동의 다른 중요한 요인은, 특정의 대머신 제조 체제에서 발생하는 구리의 특정의 물질 특성에 부가하여, 낮은-k 유전체의 특정의 열기계적(thermomechanical) 특징에 존재하는 것으로 보인다. Lee 등의 "Electromigration reliability of dual-damascene Cu/porous methylsilsesquioxane low k interconnects," Appl. Phys. Lett, 82:2032, 2003에서는, 낮은-k 유전체에서의 구리 라인들의 감소된 열기계적인 국한(confinement)으로 인해 구리 라인들에서의 감소된 백 스트레스(back stress)에 의해 야기되는 과도한 전자 이동으로 인한 수명의 저하를 보고한다. 따라서, 테스크 결과들은 SiO2 유전체와 비교하여 낮은-k 물질에 내장된 구리 라인들의 증가된 전자 이동을 나타내었는 바, 이것은 SiO2에 비해 낮은-k 물질의 감소된 열 전도성과 증가된 부드러움 및 팽창에 기인한 것이다.
상기 설명한 문제들에 비추어, 제조 비용을 과도하게 증가시키지 않고, 금속 배선의 전기 전도성에 영향을 주지 않으면서, 구리 기반의 배선 구조들에서의 전자 이동의 감소를 가능하게 하는 기술이 필요하다.
이제, 본 발명의 어떠한 실시 형태들을 기본적으로 이해할 수 있도록 하기 위하여 본 발명의 간략한 요약을 제시한다. 이러한 요약은 본 발명을 속속들이 규명한 개요가 아니다. 이러한 요약은 본 발명의 중요한 또는 결정적인 요소들을 식별하거나, 또는 본 발명의 범위를 정하는 것으로서 의도되지 않는다. 이러한 요약의 유일한 목적은 이하 설명되는 보다 상세한 설명에 대한 서두로서 단순화된 형태로 일부 개념들을 제시하는 것이다.
일반적으로, 본 발명은 낮은-k 유전 물질을 포함하는 금속화층들에서의 금속 라인들의 형성을 가능하게 하는 기술에 관한 것으로서, 낮은-k 유전 물질에서의 구리 라인의 국한은 낮은-k 유전 물질과 금속 간의 주요 인터페이스 부분들의 단단함(stiffness)을 보강함으로써 강화된다. 따라서, 금속 라인은 동작시 강화된 백 스트레스 및 다른 스트레스 조건들을 확립함으로써(그렇지 않으면, 전자 이동과 같은, 스트레스에 의해 야기되는 물질 이송을 야기한다), 부가적인 강화 메커니즘(stiffening mechanism) 없이 종래의 낮은-k 금속화 배선 구조들과 비교하여, 현저한 물질 이송의 발생이 감소된다.
본 발명의 하나의 예시적인 실시예에 따르면, 본 발명의 방법은 낮은-k 유전층 내에 개구부(하나의 예시적인 실시예에서는, 트렌치)를 형성하는 단계와; 그리고 개구부의 바닥 및 측벽들에서의 낮은-k 유전층의 유전 물질의 표면 영역들을 변경시킴으로써, 변경된 표면 영역들의 탄성 계수를 증가시키는 단계를 포함한다. 또한, 개구부는 구리 함유 금속으로 채워져, 금속화층의 배선 라인을 형성한다.
본 발명의 다른 예시적인 실시예에 따르면, 본 발명의 반도체 디바이스는 낮은-k 유전 물질 및 구리 함유 금속 라인이 그 내에 형성되어 있는 금속화층을 포함한다. 금속 라인은, 구리 함유 금속 라인의 탄성 계수와 낮은-k 유전 물질의 탄성 계수 모두 보다 높은 탄성 계수를 갖는 강화층에 의해, 적어도 측벽들에서, 국한된다.
본 발명은 첨부 도면들과 함께 하기의 상세한 설명을 참조하여 이해되는 바, 도면들에서 같은 참조 부호들은 같은 요소들을 나타낸다.
도 1a 내지 도 1g는 강화층, 즉 본 발명의 예시적인 실시예에 따라 낮은-k 유전 물질에 형성되는 트렌치의 바닥 표면 및 해당하는 측벽들에 형성되는 변경된 부분과 함께, 구리 기반의 배선 라인들을 포함하는 반도체 디바이스의 단면도들을 개략적으로 나타낸다.
도면에 특정의 실시예들을 나타내어, 이들에 대해 상세히 설명하였지만, 본 발명은 다양한 변경들 및 대안적인 형태를 갖는다. 하지만, 이해될 사항으로서, 여기에서의 특정의 실시예들에 대한 설명은 본 발명을 개시된 특정의 형태들로 한정하는 것으로 의도되지 않으며, 본 발명은 첨부된 청구범위에 의해 규정되는 본 발명의 정신 및 범위 내에서 모든 변경들, 균등물들 및 대안들을 포괄하는 것으로 의도된다.
이하, 본 발명의 예시적인 실시예들에 대해 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징들을 모두 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 구체적인 목표들을 달성하기 위해서는, 구현 마다 고유의 다양한 결정들이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간을 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자들에게는 일상적인 작업이 되는 것이다.
이제 첨부 도면을 참조하여 본 발명을 설명한다. 단지 설명의 목적으로, 그리고 당업계에 잘 알려져있는 상세한 사항들로 인해 본 발명을 애매하게 하는 것을 막기 위해, 다양한 구조들, 시스템들 및 디바이스들이 도면에 개략적으로 도시되어 있다. 그럼에도 불구하고, 첨부 도면은 본 발명의 예들을 묘사하고 설명하기 위해 포함된 것이다. 여기에서 이용되는 용어들 및 구들은 당업자가 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해 및 해석되어야 한다. 여기에서 어떠한 용어 또는 구를 일관되게 이용하더라도, 이러한 용어 또는 구에 대한 어떠한 특별한 정의, 즉 당업자에 이해되는 보통의 통상적인 의미와 다른 어떠한 특별한 정의를 포함하는 것으로 의도되지 않는다. 어떠한 용어 또는 구가 특별한 의미, 즉 당업자에 의해 이해되는 것 이외의 의미를 가질 때에는, 이러한 용어 또는 구에 대한 특별한 정의를 직접적으로 그리고 명확하게 제공하는 정의 방식으로 명세서에 명백히 기재할 것이다.
본 발명은, 트렌치 또는 비아의 표면 부분들, 즉 금속 라인 또는 비아의 코어 사이의 인터페이스에 강화된 단단함을 부여하기 위해, 트렌치 또는 비아의 표면 부분들을 변경함으로써, 낮은-k 유전체 내에서의 구리 기반의 금속 라인들의 열기계적인 국한이 강화되는 개념에 기초한다. 이는, 변경된 표면 부분의 탄성 계수가 비 변경된 낮은-k 유전 물질의 탄성 계수 보다 높아지며, 이에 의해 금속 라인 또는 비아는 트렌치 또는 비아의 강화된 표면 및 인터페이스 부분들에 의해 저지(counteract)되는 보다 높은 백 스트레스를 일으키는 바, 궁극적으로는 변경된, 즉 강화된 인터페이스 부분들이 없는 종래의 디바이스들과 비교하여, 금속 라인 또는 비아의 강화된 전자 이동 반응을 야기한다.
이 점에 있어서, 낮은-k 유전 물질은 약 3.1 미만의 상대 유전율을 갖는 유전체로서 이해되며, 그에 따라, 예를 들어 실리콘 이산화물, 실리콘 나이트라이드 등과 같은 확립된 "종래의" 유전체들 보다 상당히 더 낮은 유전율을 나타낸다. 하지만, 이전에 설명한 바와 같이, 감소된 상대 유전율은 전형적으로 감소된 탄성 계수와 관련되며, 이에 의해 전형적으로 실리콘 이산화물과 같은 통상의 층간 유전체들과 비교하여, 낮은-k 유전 물질들을 더 부드럽게 하고 열 전도성이 덜하게 한다. 예를 들어, 적절히 낮은 온도들에서 TEOS로부터 형성되는 전형적인 실리콘 이산화물층에 있어서, 전형적으로 구리 라인들에 기초하여 층간 유전체를 형성하기 위한 복잡한 반도체 응용들에서 당면하는 바와 같이, 탄성 계수는 약 70GPa이며, 전형적인 낮은-k 물질에 대한 대응하는 탄성 계수는 약 3 내지 7GPa이다. 따라서, 본 발 명에서는, 트렌치의 노출된 표면 부분들 및 일부 실시예들에서는 비아들의 부가적으로 노출된 표면 부분들을 변경하여 보다 높은 탄성 계수를 받게 함으로써, 금속화층의 전체적인 상대 유전율을 과도하게 손상시키지 않으면서 이러한 표면 부분들을 강화한다(즉, 단단하게 한다). 이제, 첨부 도면들을 참조하여 본 발명의 추가의 예시적인 실시예들에 대해 보다 상세히 설명한다.
도 1a는 적당히 진행된 제조 단계 동안 반도체 디바이스(100)의 단면도를 개략적으로 나타낸다. 반도체 디바이스(100)는 기판(101)을 포함하는 바, 이 기판(101)은 그 위에 반도체 디바이스들을 형성하기에 적절한 임의의 기판을 나타낸다. 예를 들어, 기판(101)은 벌크 반도체 기판, 결정 실리콘 영역, 실리콘/게르마늄 영역, 또는 임의의 다른 Ⅲ-Ⅴ족 반도체 화합물 또는 Ⅱ-Ⅵ 화합물 등의 결정 반도체 영역이 그 위에 형성되어 있는 절연 기판이 될 수 있다. 전형적으로, 기판(101)은 집적 회로들에 대해 요구되는 트랜지스터들, 캐패시터들, 저항들 등과 같은 많은 수의 회로 요소들이 그 위에 형성되어 있는 캐리어를 나타낸다. 이러한 회로 요소들은 하나 이상의 금속화층들에 의해 특정의 회로 설계에 따라 전기적으로 연결될 수 있으며, 편의를 위해, 여기에서는 단일 금속 라인을 포함하는 단일 금속화층의 제조에 대해 설명한다. 하지만, 낮은-k 유전체에서의 구리 기반의 금속화 라인의 열기계적인 국한을 강화하는 개념이, 많은 수의 금속화층들과 많은 수의 배선 라인들 및 비아들을 포함하는 임의의 복접한 디바이스 구성에 적용될 수 있다는 것이 쉽게 이해될 것이다. 또한, 상기 설명한 바와 같이, 디바이스가 동작하는 동안 적당히 높은 전류 밀도를 일반적으로 만날 수 있기 때문에, 본 발명이 극도로 스케일된 반도체 디바이스들에 대해 특히 유익하기는 하지만, 본 발명은 전형적으로 낮은-k 유전 물질에 내장된 금속 라인들과 관련하여 만날 수 있는 전자 이동 또는 그 외의 스트레스에 의해 야기되는 물질 이송 현상을 더욱 감소시킴으로써 얻어질 수 있는 상당히 강화된 신뢰성 및 수명으로 인해, 적당히 스케일된 디바이스들에도 쉽게 적용가능하며 유익하다.
반도체 디바이스(100)는, 예를 들어 실리콘 나이트라이드, 실리콘 카본 나이트라이드, 실리콘 카바이드 등으로 형성되는 식각 중지층(103)을 더 포함하는 바, 이는 아래의 회로 요소 또는 아래의 금속화층(미도시)에 대한 비아들(미도시)을 형성함에 있어서 식각 중지층으로서, 그리고 금속 영역(미도시)에 대한 캐핑층으로서 이용될 수 있으며, 이에 대해서는 도 1e 내지 도 1g를 참조하여 하기에서 보다 상세히 설명된다. 층간 유전체라고도 불리는 유전층(102)이 식각 중지층(103) 위에 형성되는 바, 이러한 유전층은 임의의 적절한 물질로 구성되고, 유전층(102)의 적어도 일부는 낮은-k 유전 물질로 구성된다. 어떠한 예시적인 낮은-k 유전 물질들은, 속속들이 규명하는 것은 아니지만, 약 2.8 내지 3.1 범위의 유전율을 갖는 수소 함유 실리콘 옥시카바이드(SiCOH), Applied Materials로부터의 공정 기술에 따라 형성되는 다공성 SiCOH, BD2TM, BD3TM, Dow Corning으로부터의 공정 기술에 따라 형성되는 DEMSTM, OMCCSTM, TomcatTM, 그리고 SILK, 다공성 SILK, MSQ, HSQ 등을 포함한다. 일부 실시예들에서는, 실질적으로 전체 유전층(102)이 낮은-k 유전 물질로부터 형성될 수 있지만, 다른 실시예들에서는, 트렌치(104)가 형성되는 상위 부분이 낮은-k 유전 물질로 구성될 수 있다. 금속으로 채워져야 하는 트렌치(104)를 포함하는 층(102)은 금속화층이라고도 칭해진다. 트렌치(104)는 치수들, 즉 설계 요건에 따라 폭(104w), 깊이(104d) 및 길이(도 1a의 도면의 평면에 수직하는 치수)를 갖는다. 이를 테면, 폭(104w) 및 깊이(104d)는, 트렌치(104) 내에 채워져야 하는 특정된 물질과 함께, 단위 길이당 전도성을 결정한다. 하나의 예시적인 실시예에서, 트렌치(104)는 강화층(105)이라고도 칭해지는 변경된 표면 영역들(105)에 의해 테를 두르게 되는데(bordered), 이는 강화층(105)은 층(102)의 인접하는 낮은-k 유전 물질과 비교하여 더 높은 탄성 계수를 나타내도록 구성되기 때문이다. 예를 들어, 강화층(105)의 탄성 계수는 약 10GPa 보다 높고, 일부 실시예들에서, 탄성 계수는 약 20 내지 100GPa 및 심지어 그 이상이 될 수 있다. 따라서, 강화층(105)은, 측벽들(104s) 및 바닥면(104b)에 단단함 또는 딱딱함을 부여함으로써, 트렌치(104) 내에 채워져야 하는 금속 물질의 국한을 개선시킨다. 이해될 사항으로서, 이하 보다 상세히 설명되는 바와 같이, 트렌치(104) 및 임의의 아래의 컨택 영역에 연결되는 임의의 비아(미도시)가 형성되어야 할 때, 바닥면(104b)은 강화층(105)에 의해 완전히 덮이지 않는다.
예시적인 실시예들에서, 반도체 디바이스(100)는 캡핑층(106)을 더 포함하는 바, 이는 실리콘 이산화물, 실리콘 카바이드 등으로 구성되고, 낮은-k 유전층(102)에 개선된 기계적인 강도를 주기 위해 제공되는 것이다. 또한, 반도체 디바이스(100)는 비반사 코팅(ARC)층(107)을 포함하는 바, 이는 예를 들어 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드 등으로 구성되며, ARC층(107) 의 두께 및 광학적인 특징은 트렌치(104)를 형성하기 위한 포토리소그래피 공정 동안 비반사 코팅으로서 기능하도록 설계된다. 다른 경우들에 있어서, 층(107)은, 아마도 층(106)과 함께, 트렌치(104)를 형성하는 동안 ARC층, 하드 마스크 및 캡핑층으로서 기능한다.
도 1a에 나타낸 것과 같은 반도체 디바이스(100)를 형성하기 위한 전형적인 공정 흐름은 다음의 공정들을 포함한다. 기판(101) 내에 그리고 기판(101) 위에 임의의 회로 요소들 및 마이크로 구조의 요소들을 형성하기 위한 임의의 확립된 공정 기술들 이후, 요구되는 경우, 식각 중지층(103)이 플라즈마 인헨스드 화학 기상 증착(PECVD) 등과 같은 확립된 증착 기술들에 의해 형성될 수 있다. 이후, 디바이스 및 공정 요건들에 따라 유전층(102)이 형성되는 바, 액체 폴리머 물질의 형태로 제공될 때에는 낮은-k 유전 물질을 도포하는 데에 스핀온 기술을 이용하거나, 또는 화학 기상 증착 등과 같은 적절한 증착 기술을 이용할 수 있다. 하나의 예시적인 실시예에서, 유전층(102)은 실질적으로 SiCOH로 구성되는 바, 이는 확립되어 있는 공정 레시피들에 의해 3MS(트리메틸시레인), 4MS 및 산소에 기초하여 PECVD에 의해 형성될 수 있다. 다른 실시예들에서는, 이전에 설명된 낮은-k 물질들과 같은 다른 물질들을 결합하여 또는 개별적으로 이용하여 유전층(102)을 형성할 수 있다. 이후, 층(102)의 처리 또는 증착에 의해 캡핑층(106)이 형성되는 바, 예를 들어 층(102)을 특정의 반응 환경에 노출시켜 그 층(102)의 표면을 변경시킴으로써, 기계적인 안정성이 강화된 층(106)을 형성한다. 다른 실시예들에서는, 공정 요건에 따라, 실리콘 이산화물과 같은 적절한 물질층이 TEOS 또는 시레인에 기초하여 증착 될 수 있다.
다음으로, 확립된 PECVD 레시피에 기초하여 층(107)이 증착된 다음, 레지스트층이 도포되는 바, 이러한 레지스트층은 확립된 기술들에 기초하여 포토리소그래피에 의해 패터닝된다. 이후, 패터닝된 레지스트 마스크 및 아마도 패터닝된 ARC층(107)은 유전층(102) 내에 트렌치(104)를 형성하기 위한 이방성 식각 공정에 대한 식각 마스크로서 이용된다. 층(102)의 낮은-k 유전 물질을 통해 식각하기 위한 해당하는 이방성 식각 레시피는 당업계에 확립되어 있다.
다음으로, 108로 나타낸 바와 같이, 반도체 디바이스(100)에 대해 표면 처리가 이루어지는 바, 이러한 표면 처리 동안 방사 그리고/또는 열 그리고/또는 반응성 환경이 노출된 트렌치(104)에 가해짐으로써, 표면 변경에 의해 강화층(105)을 형성한다. 하나의 예시적인 실시예에서, 유전층(102)은 실질적으로 SiCOH로 구성되며, 표면 처리(108)는 산화 플라즈마 환경에서의 처리를 포함하며, 이에 의해 유전층(102)의 노출된 표면 영역 위에 실질적으로 이산화물을 형성하여 강화층(105)을 생성하는바, 이는 층(102)의 나머지 낮은-k 유전 물질과 비교하여 상당히 더 높은 탄성 계수를 나타낸다. 예를 들어, 적절한 바이어스 전력이 인가되는 플라즈마 환경에 산소를 제공함으로써, 약 10 내지 50mm 범위의 두께를 갖는 실리콘 이산화물층이 형성된다. 다른 실시예들에서, 표면 처리(108)는 강화 물질을 포함하는 플라즈마 환경에 기초한 처리를 포함하는 바, 이러한 강화 물질이 층(102)의 노출된 표면 부분에 유입됨으로써 강화층(105)을 형성한다. 예를 들어, 질화 공정을 수행하여 질소를 혼합시킴으로써 강화층(105)을 형성한다. 또 다른 실시예들에서, 처 리(108)는, 예를 들어 광 방사와 같은, 입자 방사 또는 광자 방사(photonic radation) 형태의 방사의 인가를 포함하여, 트렌치(104)의 노출된 표면 부분들을 변경시킨다. 일부 실시예들에서는, 하나 이상의 처리 단계들, 즉 열 그리고/또는 방사에 의한 처리 및 플라즈마 환경에 의한 처리를 결합하여, 강화층(105)을 형성할 수 있다. 하나의 예시적인 실시예에서는, 실리콘 이산화물이 산소 함유 플라즈마 환경에 의해 형성될 수 있으며, 이후 열 처리 그리고/또는 방사 처리를 수행함으로써, 밀도를 높이고, 그에 따라 실리콘 이산화물층의 기계적인 안정성을 강화한다.
일부 실시예들에서, 처리(108)는 고도로 국부화된 방식의 열 그리고/또는 방사에 의한 처리를 포함하며, 이러한 열 그리고/또는 방사는 실질적으로 트렌치(104) 부근에 국한된다. 예를 들어, 일반적인 열 처리가 적절하지 않은 것으로 여겨지는 경우, 트렌치(104)로부터 멀리 있는 층(102)의 층 부분들의 물질 특징의 변경은 요구되지 않기 때문에, 열 그리고/또는 방사는 실질적으로 이웃하는 디바이스 영역들에 영향을 주지 않으면서 트렌치(104)에 가해질 수 있다. 이를 위해, 광 포커싱 수단, 충전된 입자 광선(charged particle ray)을 위한 전기 포커싱 수단, 가열된 매개물을 전달하기 위한 노즐 등과 같은 임의의 적절한 포커싱 기술들을 이용하여, 트렌치(104)를 국부적으로 처리할 수 있다. 이해될 사항으로서, 정교한 반도체 디바이스들에 있어서, 전형적으로 금속 라인들은 단일 방향으로 실질적으로 평행하게 방위되고, 그에 따라 적절히 설계된 포커싱 수단이 복수의 트렌치들(104)에 대하여 트렌치(104)에 평행한 기판(101)을 통해 스캔되며, 결과적으로 해당하는 열 그리고/또는 방사가 이러한 스캔 과정 동안 고도로 국부화되며, 그럼에도 불구하고 적당히 높은 쓰루풋을 제공한다. 예를 들어, 적절한 파장을 갖는 레이저 소스가 포커스되어, 실질적으로 트렌치(104)의 폭(104w)에 대응하는 치수들을 갖는 실질적으로 포커스된 방사 스폿(radiation spot)을 생성하는 바, 이러한 스폿은 특정된 트렌치 부분에 가해진 다음, 트렌치(104)의 길이를 따라 스캔된다. 다른 실시예들에서, 층들(107 및 106)의 열 특성 및 광학 특성은 유전층(102)의 일부분들의 어떠한 두드러진 변경을 충분히 막으며, 이에 따라 처리(108)는 강화층(105)을 국부적으로 형성하면서 포괄적인 방식으로 수행될 수 있다.
도 1b는 반도체 디바이스(100)를 개략적으로 나타내는 바, 표면 처리(108)는 강화층(105)을 형성하기 위한 증착 공정을 부가적으로 또는 대안적으로 포함한다. 따라서, 강화층(105)은 층(107) 위에도 형성될 수 있으며, 일부 실시예들에서는, 강화층(105)의 증착 이전에 그리고/또는 강화층(105)의 증착 이후에, 방사 그리고/또는 열에 의한 추가의 처리가 수행된다. 예를 들어, 실리콘 이산화물, 실리콘 나이트라이드 등이 증착된 다음, 원하는 탄성 계수를 얻기 위해 증착되는 층의 물질 특성을 더 변경하도록 추가의 처리가 행해진다. 일부 예시적인 실시예들에서, 강화층(105)의 두께는, 이방성 식각 공정 이후 트렌치(104)의 두께와 함께, 트렌치(104) 내에 채워질 물질의 전도성 요건을 따르도록 원하는 설계 두께(104w)를 얻을 수 있도록 선택된다. 따라서, 트렌치(104)를 패터닝하기 위해 포토리소그래피를 수행할 때, 트렌치의 해당하는 폭 및 깊이는 원하는 폭(104w) 및 깊이(104d)를 얻기 위해 부가적인 두께(105a)를 고려하도록 선택된다.
일부 실시예들에서, 처리(108) 동안 증착되는 강화층(105)은 비 금속 물질로 구성될 수 있으며, 다른 실시예들에서는, 금속 물질이 이용될 수 있다. 예를 들어, 하나의 예시적인 실시예에서, 강화층은 탄탈륨을 포함하고, 두께(105a)는 약 20 내지 50mm의 범위가 됨으로써, 100nm 또는 50nm 및 심지어 그 미만의 임계적인 게이트 길이 치수들을 갖는 전계 효과 트랜지스터들을 포함한 정교한 반도체 디바이스들(100)에 대해 20nm 및 심지어 그 미만의 두께를 갖는 탄탈륨을 포함한 전도성 장벽층들이 제공되는 통상의 디바이스들과 비교하여 상당히 강화된 기계적인 강도를 제공한다. 또한, 텅스텐, 백금 등으로부터 형성되는 실리사이드들과 같은 다른 금속 함유 물질들을 이용하여 강화층(105)을 형성할 수 있다. 이를 위해, 확립되어 있는 공정 레시피들이 이용될 수 있다.
도 1c는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 나타낸다. 디바이스(100)는 전도성 장벽층(109)을 포함하는 바, 이는 강화층(105) 내로의 그리고 층(102)의 낮은-k 유전 물질 내로의 구리 확산을 상당히 감소시키는 물질로 구성된다. 예를 들어, 탄탈륨, 탄탈륨 나이트라이드, 티타늄, 티타늄 나이트라이드 및 이들의 임의의 결합이 적절한 전도성 장벽층들로서 이용될 수 있다. 일부 예시적인 실시예들에서는, 강화층(105) 그 자체가 장벽 물질로 구성됨으로써, 장벽층(109)을 완전히 빼거나, 또는 강화된 접착 등과 같은 다른 요건들에 따라서 장벽층(109)의 특징을 특정하게 설계할 수 있는 가능성을 준다. 예를 들어, 이전에 설명한 바와 같이, 강화층(105)은 증착에 의해 제공될 수 있고, 실리콘 나이트라이드는 유전 물질로서 이용될 수 있는 바, 이러한 유전 물질은 우수한 구리 확산 차 단 특징을 가지며, 이에 따라 장벽층(109)이 생략될 수 있게 된다. 또 다른 실시예들에서, 실리콘 나이트라이드와 구리 기반 물질 간의 인터페이스는, 이러한 인터페이스에서 일어날 수 있는 상당한 전자 이동으로 인해, 부적절한 것으로 고려된다. 따라서, 장벽층(109)이 제공되며, 물질 조성은 전자 이동에 대한 개선된 저항성과 관련하여 선택된다. 예를 들어, 알루미늄과 같은 금속이 장벽층(109)으로서 증착될 수 있는 바, 이러한 알루미늄은 구리와 합금을 형성함으로써, 구리/알루미늄 합금과 실리콘 나이트라이드 간의 표면에서의 전자 이동에 대한 저항을 상당히 강화한다.
또한, 반도체 디바이스(100)는 전도성 장벽층(109) 위에 형성되는 씨드층(seed layer)(110) 및 구리로 된 금속층(111)을 포함하며, 정교한 응용들에 있어서, 금속층(111)의 대부분은 다른 금속들과 비교하여 낮은 고유 저항으로 인해 구리로 구성된다.
도 1c에 나타낸 반도체 디바이스(100)는 다음의 공정 흐름에 따라 형성될 수 있다. 추가의 선택적인 포토리소그래피 공정들을 수행한 후, 이하 보다 상세히 설명되는 바와 같이, 소위 선 트렌치/후 비아(trench first/via last) 접근법에 따라 이중 대머신 방식이 이용될 때, 장벽층(109)은 임의의 적절한 증착 기술에 의해 형성될 수 있다. 예를 들어, 탄탈륨, 탄탈륨 나이트라이드, 티타늄, 티타늄 나이트라이드가 확립된 스퍼터 증착 기술들에 기초하여 증착될 수 있다. 또한, 고도의 정교한 응용들에 대해서는, 원자 층 증착(ALD)을 이용하여 매우 얇고 고도로 컨포멀한 장벽층을 형성할 수 있다. 예를 들어, 탄탈륨 나이트라이드에 있어서, 해당하는 ALD 레시피들은 당업계에 확립되어 있다. 진보된 응용들에 있어서, 금속층(111) 내로의 강화층(105)의 물질의 상호 확산 (및 그 반대 경우의 확산)을 크게 줄이기 위해서는, 트렌치(104) 내의 강화층(105)의 모든 표면 부분들을 고도로 신뢰성있게 커버하면서, 극도로 얇은 장벽층들을 제공하는 것이 유익하다. 예를 들어, 금속층(111) 내의 구리와의 직접적인 컨택이 바람직하지 않기는 하지만, 전도성 또는 금속 함유층 형태의 강화층(105)을 제공하는 것이 유익하다. 이렇게 되면, 금속층(111) 뿐 아니라 강화층(105)이 전기 전도성을 제공하기 때문에(전형적으로, 강화층(105)의 전도성은 금속층(111)의 전도성 보다 상당히 낮다), 층들(105 및 111) 간의 금속 상호 확산(interdiffusion)을 막거나 또는 상당히 줄이면서 전체 전도성을 과도하게 손상시키지 않도록 하기 위해 매우 얇은 장벽층(109)이 제공된다.
장벽층(109)이 형성된 후, 만일 제공되는 경우, 씨드층(110)이 물리 기상 증착, 스퍼터 증착, 무전해 도금 등과 같은 임의의 적절한 증착 기술에 의해 형성될 수 있다. 일부 특정의 실시예들에서, 씨드층(110)은 금속층(111)을 형성하기 위한 이후의 전기 도금 공정을 촉진시키기 위해 구리로 형성될 수 있다. 다른 실시예들에서, 씨드층(110)은 적절한 도금 화학작용(chemistry)에 기초한 무전해 도금에 의해 형성될 수 있으며, 촉매 물질이 미리 증착되어, 무전해 공정 동안의 구리의 증착을 개시 및 촉진시킨다. 이를 위해, 강화층(105) 그리고/또는 장벽층(109)은 구리, 코발트, 팔라듐과 같은 촉매 물질을 특정량 포함하도록 형성될 수 있다. 따라서, 강화된 결정도(crystallinity)를 갖는 고도로 컨포멀한 씨드층이 무전해 도금에 의해 형성될 수 있으며, 촉매의 적용은 부가적인 공정 단계들을 요구하지 않는 다. 다음으로, 구리 함유 금속층(111)이 확립된 레시피들에 기초하여 전기 도금 또는 무전해 도금에 의해 형성되는 바, 전형적으로 층(111)은 트렌치(104)의 확실한 충진을 보증하기 위해 특정량의 초과 물질을 가지며 제공된다. 다음으로, 층들(110, 109, 105 및 107) 및 층(111)의 초과 물질이 전기 화학적인 연마 및 화학 기계적인 연마(CMP)와 같은 적절한 기술들에 의해 디바이스(100)의 수평 표면 부분들로부터 제거되며, 층(107) 또는 그 일부는 또한 CMP 중지층으로서 기능한다.
도 1d는 상기 설명한 공정 시퀀스가 완료된 이후의 반도체 디바이스(100)를 개략적으로 나타낸다. 또한, 디바이스(100)는 식각 중지층 또는 캡핑층(113)을 포함하는 바, 이는 실리콘 나이트라이드, 실리콘 카바이드, 질소가 풍부한(nitrogen-enriched) 실리콘 카바이드 등으로 구성될 수 있다. 결과적으로, 디바이스(100)는 유전층(102) 내에 형성되는 구리 함유 금속 라인(112)을 포함하고, 이러한 금속 라인(112)은 층(111), 씨드층(110) 및, 제공되는 경우, 장벽층(109)에 의해 형성되는 전도성 코어를 포함하는 바, 이러한 전도성 코어는 그 측벽들 및 바닥에서 강화층(105)에 의해 테를 두르게 된다. 어떠한 실시예들에서, 이러한 강화층(105)은 적어도 부분적으로 전도성 또는 금속 함유 물질로 형성되며, 다른 실시예들에서 강화층(105)은 유전 물질로 구성된다. 층(102)의 주변의 낮은-k 유전 물질보다 높은 탄성 계수를 갖는 강화층(105)은 강화층(105)이 없는 통상의 디바이스(이러한 디바이스에서는, 금속 라인(112)이 유전층(102)의 낮은-k 물질과 직접 접촉한다)와 비교하여 동작 및 스트레스 조건 동안 금속 라인(112) 내에서의 증가된 백 스트레스를 쌓을 수 있게 한다. 결과적으로, 증가된 백 스트레스로 인해, 금속 라인(112) 내에 서 스트레스에 의해 야기되는 물질 이송이 감소하게 되고, 이에 따라 금속 라인(112)의 고장까지의 시간(즉, 고장날 때까지의 기대 수명)이 크게 증가하게 된다.
이해될 사항으로서, 당업계에는 구리 기반의 금속화층들을 형성하기 위한 복수의 공정 기술들이 확립되어 있으며, 단일 및 이중 대머신 방식이 이용된다. 예를 들어, 도 1a 내지 1d와 관련하여 상기 설명한 공정 흐름은 이론적으로 이러한 기술들중 임의의 기술에 대해 적절하며, 공정 및 디바이스 요건에 따라, 임의의 비아는 강화층(105)을 구비하며 그리고 강화층(105)없이 형성될 수 있는 바, 이에 대해 보다 상세히 설명한다.
도 1e는 추가의 예시적인 실시예들에 따른 반도체 디바이스(100)를 개략적으로 나타내는 바, 이 단면도는 하부에 있는 전도성 영역(115)에 대해 비아(114)가 형성되는 위치에서 절취한 것이다. 영역(115)은 하부에 있는 금속화층의 금속 라인, 회로 요소의 컨택 영역 등을 나타낸다. 도 1e에 나타낸 반도체 디바이스(100)는 도 1a 및 1b와 관련하여 설명한 것과 동일한 공정에 따라 형성될 수 있다. 특히, 트렌치(104)의 패터닝 이후의 강화층(105)의 형성은 이전에 설명한 바와 같이 실행될 수 있다. 도시된 실시예에서, 강화층(105)은 적어도 도 1b와 관련하여 설명된 증착 공정에 의해 형성되는 것으로서 예시되어 있다. 하지만, 이해될 사항으로서, 도 1a와 관련하여 설명되는 다른 실시예들 역시 강화층(105)을 형성하는 데에 이용될 수 있다. 이후, 확립되어 있는 선 트렌치/후 비아 방식에 따라 추가의 포토리소그래피 공정을 수행함으로써, 비아(114)를 형성한다. 즉, 강화층(105)을 형성 한 후, 폴리머 물질과 같은 적절한 ARC 물질을 증착하여 디바이스(100)의 표면 토폴로지를 실질적으로 평탄하게 한다. 이후, 포토리소그래피 레시피에 따라 포토레지스트가 도포되고 패터닝된다. 그런 다음, 트렌치(104) 및 유전층(102)을 통해 비아(114)가 형성되는 바, 이전에 논의된 바와 같이, 유전층(102)의 하위 부분은 반드시 낮은-k 유전 물질로 구성될 필요가 없다. 결과적으로, 강화층(105)이 반드시 비아(114) 내에 있지는 않다. 다른 실시예들에서, 유전층(102)은 실질적으로 완전하게 낮은-k 유전 물질로 구성되지만, 비아(114) 내에서의 강화층의 형성이 적절한 것으로 고려되지 않을 수도 있다. 유전층(102) 및 식각 중지층(103)을 통해 비아(114)를 형성한 후, 도 1c와 관련하여 설명된 것과 유사한 방식으로 추가의 공정이 재개된다. 즉, 확립된 기술들에 따라 장벽층(109) 및 씨드층(110)이 형성된 다음, 트렌치(104) 및 비아(114)는 일반적으로 구리 함유 금속으로 채워진다.
도 1f는 트렌치(114) 및 비아(114) 내에 강화층(105)이 형성되어 있는 반도체 디바이스(100)를 개략적으로 나타낸다. 이를 위해, 트렌치(104) 및 비아(114)는 확립된 선 트렌치/후 비아 또는 선 비아/후 트렌치 대머신 방식에 따라 형성되며, 예시된 실시예들에서, 강화층(105)의 해당하는 두께는 도 1a와 관련하여 설명된 바와 같이 트렌치(104) 및 비아(114)의 디자인 룰에 따라 고려된다. 트렌치(104) 및 비아(114)를 형성한 후, 강화층(105)이 증착에 의해 형성될 수 있는 바, 일부 실시예들에서, 이러한 증착은 식각 중지층(103)을 개방된 후에 수행됨으로써, 강화층(105)이 전도성 영역(115) 위에 형성될 수 있게 된다. 이에 의해, 일부 실시예들에서, 강화층(105)은 영역(115)에 전기적인 컨택을 제공하기 위한 전도성 물질의 형태로 제공된다. 다른 실시예들에서는, 비아(114)의 바닥의 층(105)을 통해 식각하기 위해, 강화층(105)을 증착한 후 이방성 식각 공정을 수행한다. 이해될 사항으로서, 층(105)을 형성하는 동안의 증착 동력학(kinetics)으로 인해, 비아 바닥에서의 강화층(105)의 두께는 트렌치 바닥에서의 층(105)의 두께 보다 상당히 작다. 따라서, 비아(114)는 트렌치 바닥(114)의 두께를 감소시키는 동안에만 개방될 수 있다. 다른 실시예들에서는, 예를 들어, 층(102)이 실질적으로 SiCOH로 구성되는 경우, 실리콘 이산화물을 형성하기 위해 산화 환경에서 디바이스(100)를 가열함으로써, 강화층(105)을 증착없이 표면 처리에 의해 형성될 수 있다. 이에 의해, 전도성 영역(115) 내에 금속 산화물이 형성되지만, 이는 상기 설명한 바와 같이, 전도성 장벽층 및 씨드층을 형성하기 전에 선택적인 식각 공정에 기초하여 효율적으로 제거될 수 있다. 또한, 일부 실시예들에서, 식각 중지층(103)은 비아(114)를 형성하는 동안 완전히 개방되지 않고, 그 잔여물이 강화층(105)을 형성하기 위한 표면 처리 동안에 남을 수 있는 바, 남아있는 식각 중지층(103)은 해당하는 등방성 또는 이방성의 선택 식각 공정에 의해 개방된다. 이를 테면, 식각 중지층(103)은 실리콘 나이트라이드로 구성되는 바, 이것으로부터의 상당량은 층(102)을 통한 식각 이후 상응하게 설계된 식각 단계 동안 제거될 수 있다. 이후, 처리(108)와 같은 표면 처리를 수행하여 트렌치(104) 및 비아(114) 내에 층(102)의 노출된 부분들 위에 실리콘 이산화물을 형성한 다음, 도 1e와 관련하여 상기 설명된 공정 흐름과 유사하게, 비아(114)를 완전히 개방시키고, 추가의 공정을 재개한다. 따라서, 전도성 또는 유전체의 강화층(105)이 제공되는 것에 상관없이, 비아(114)가 강화층(105)에 의해 효율적으로 국한됨으로써, 비아(114)의 성능을 강화한다.
도 1g는 추가의 예시적인 실시예에 따른 반도체 디바이스(100)를 개략적으로 나타낸다. 이러한 실시예들에서는, 먼저 유전층(102)의 일부(102b)에 비아(114)가 형성된 다음, 구리 함유 금속 및 전도성 장벽층과 같은 금속으로 채워지는 바, 일부 실시예들에서는 부가적인 강화층(미도시)이 제공될 수 있으며, 도시된 바와 같은 다른 실시예들에서는 강화층이 생략될 수 있다. 유전층의 제 2 부분(102a)은 낮은-k 유전 물질로 구성되며, 그 내에 트렌치(104)가 형성된다. 이를 위해, 층(102b)이 낮은-k 유전 물질로 구성되는 경우 제공되는 해당하는 캡핑층(106a) 위에 형성되는 부가적인 식각 중지층(103a)을 이용하여, 트렌치(104)를 형성하기 위한 이방성 식각 공정을 확실하게 중지시킨다. 이후의 공정 단계에서, 식각 중지층(103a)이 개방되어 비아(114)를 노출시킨다. 이후, 강화층(105)이 증착에 의해 형성되며, 탄탈륨과 같은 전도성 물질을 이용하여, 비아(114)에 대한 전기적인 컨택을 확립할 수 있다. 이후, 상기 설명한 바와 같이 추가의 공정이 계속된다. 다른 실시예들에서는, 캡핑층(106a)의 기계적인 특징이 트렌치(104) 바닥의 국한을 위해 적절한 것으로 고려되며, 강화층(105)은 도 1a와 관련하여 설명된 표면 처리에 의하여, 유전 물질에 의해 형성될 수 있다. 따라서, 어떠한 추가의 증착 공정도 필요로 하지 않을 때, 강화층(105)은 실질적으로 트렌치(104)의 측벽들에 형성된다. 또 다른 실시예들에서는, 부가적으로 또는 대안적으로, 도 1g에 나타낸 바와 같이, 증착 공정을 수행하여 유전 물질을 증착함으로써 강화층(105)을 형성한다. 이후, 이방성 식각 공정을 수행하여 수평 부분들로부터, 특히 트렌치(104)의 바닥으로부터 강화층(105)을 제거함으로써, 비아(114)를 노출시킨다. 이후, 장벽층, 씨드층 및 트렌치(104)를 위한 벌크 금속이 상기 설명한 것과 유사한 방식으로 증착된다.
결과적으로, 본 발명은 낮은-k 유전 물질과 비교하여 더 높은 탄성 계수를 갖는 강화층을 제공함으로써 낮은-k 유전체 내에서의 구리 기반의 금속 라인들의 국한을 강화할 수 있는 기술을 제공한다. 따라서, 디바이스가 동작하는 동안, 스트레스에 의해 야기되는 물질 이송이 종래의 디바이스들과 비교하여 감소하는데, 이는 구리 기반의 금속 라인은 금속 라인 내에서의 스트레스에 의해 야기되는 물질 이송을 방해하는 증가된 백 스트레스를 생성하기 때문이다. 따라서, 동작 속도와 관련하여 디바이스의 전체 성능을 과도하게 손상시키지 않으면서, 강화층에 의해 국한되는 금속 라인의 고장까지의 시간이 증가된다.
상기 개시된 특정한 실시예들은 단지 예시적인 것으로서, 본 발명은 본원의 개시의 이득을 갖는 당업자들에게 명백한, 다르지만 등가의 방법들로 변형 및 실행될 수 있다. 예를 들어, 상기 설명된 공정 단계들은 다른 순서로 수행될 수 있다. 또한, 하기의 청구항들에서 정의되는 것 외에는, 본원에 개시된 구성 또는 설계의 세부 사항들에 대한 어떠한 한정도 의도되지 않는다. 따라서, 상기 개시된 특정 실시예들은 변경 또는 수정될 수 있으며, 이러한 모든 변경들은 본 발명의 범위 및 정신 내에 있는 것으로 간주된다. 따라서, 본원이 보호를 받고자 하는 바는 하기의 청구항들에서 규정된다.

Claims (16)

  1. 낮은-k 유전층(102) 내에 개구부(104)를 형성하는 단계와;
    상기 개구부(104)의 바닥(1046) 및 측벽들(1045)에서의 상기 낮은-k 유전층(102)의 유전 물질의 표면 영역들(105)을 변경시킴으로써, 상기 변경된 표면 영역들의 탄성 계수를 증가시키는 단계와; 그리고
    금속화층의 배선 라인(112)을 형성하기 위해 상기 개구부(104)를 구리 함유 금속으로 채우는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 개구부(104)를 구리 함유 금속으로 채우는 단계는:
    상기 개구부에 전도성 장벽층(109)을 증착하는 단계와;
    상기 장벽층(109) 위에 씨드층(110)을 형성하는 단계와; 그리고
    상기 씨드층(110) 위에 상기 구리 함유 금속(111)을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 표면 영역들(105)을 변경시키는 단계는 상기 낮은-k 유전 물질(102)과 비교하여 더 높은 탄성 계수를 갖는 강화 물질을 증착함으로써 강화층(105)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    상기 강화 물질(105)은 비 금속 물질인 것을 특징으로 하는 방법.
  5. 제 3 항에 있어서,
    상기 강화 물질(105)은 금속 물질인 것을 특징으로 하는 방법.
  6. 제 3 항에 있어서,
    상기 배선 라인(112)의 설계 치수들을 결정하는 단계와;
    상기 강화층(105)의 목표 두께를 결정하는 단계와; 그리고
    상기 설계 치수들 및 상기 목표 두께에 따라 상기 개구부(104)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 3 항에 있어서,
    상기 강화층(105)은 탄탈륨을 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 표면 영역들(105)을 변경시키는 단계는 열과 방사중 적어도 하나에 의해 상기 표면 영역들을 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 표면 영역들(105)을 변경시키는 단계는 강화 물질의 전구체(precursor)를 함유하는 플라즈마 환경에서 상기 표면 영역들을 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 개구부에 연결되고, 상기 낮은-k 유전층을 통해 전기 전도성 영역 내로 연장되는 비아를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 비아는 상기 표면 영역들을 변경시키기 전에 형성되는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서,
    상기 비아는 상기 표면 영역들을 변경시키기 전에 구리 함유 금속으로 채워지는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서,
    상기 비아의 노출된 표면 영역들을 변경시킴으로써 그 위에 강화층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 낮은-k 유전 물질(102) 및 그 위에 형성된 구리 함유 금속 라인(112)으로 구성된 금속화층을 포함하며,
    상기 금속 라인은, 적어도 측벽들에서, 상기 구리 함유 금속 라인의 탄성 계수와 상기 낮은-k 유전 물질(102)의 탄성 계수 모두 보다 큰 탄성 계수를 갖는 강화층(105)에 의해 국한(confine)되는 것을 특징으로 하는 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 강화층은 금속 함유 물질로 구성되는 것을 특징으로 하는 반도체 디바이스.
  16. 제 14 항에 있어서,
    상기 금속 라인은 전도성 장벽층을 포함하는 것을 특징으로 하는 반도체 디바이스.
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