JP2001223460A - 実装回路基板及びその製造方法 - Google Patents

実装回路基板及びその製造方法

Info

Publication number
JP2001223460A
JP2001223460A JP2000029927A JP2000029927A JP2001223460A JP 2001223460 A JP2001223460 A JP 2001223460A JP 2000029927 A JP2000029927 A JP 2000029927A JP 2000029927 A JP2000029927 A JP 2000029927A JP 2001223460 A JP2001223460 A JP 2001223460A
Authority
JP
Japan
Prior art keywords
solder
pad
layer
metal
component mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000029927A
Other languages
English (en)
Inventor
Kiyokazu Moriizumi
清和 森泉
Manabu Watanabe
真名武 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2000029927A priority Critical patent/JP2001223460A/ja
Priority to US09/705,897 priority patent/US6717262B1/en
Publication of JP2001223460A publication Critical patent/JP2001223460A/ja
Priority to US10/784,740 priority patent/US7005318B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09845—Stepped hole, via, edge, bump or conductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/389—Improvement of the adhesion between the insulating substrate and the metal by the use of a coupling agent, e.g. silane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/467—Adding a circuit layer by thin film methods

Abstract

(57)【要約】 【課題】 実装回路基板及びその製造方法に関し、多数
回の部品交換に伴う溶融半田ストレスに耐え得る部品搭
載用パッドを提供する。 【解決手段】 少なくとも１層の導体層を有する実装回
路基板２の表面に設けた耐半田溶喰性に優れた金属から
なる柱状パターン３を少なくとも含む部品搭載用パッド
１の側面を、有機物絶縁層５によって被覆する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は実装回路基板及びそ
の製造方法に関するものであり、特に、ＬＳＩ、キャパ
シタ、及び、抵抗等の機能部品が半田接続により搭載さ
れるＭＣＭ（ＭＵＬＴＩ−Ｃｈｉｐ−Ｍｏｄｕｌｅ）基
板における複数回の部品交換に伴う半田溶融によるパッ
ド食われに耐え得る表面層パッドの構造及び製造方法に
特徴のある実装回路基板及びその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、高密度な配線を提供することが可
能な薄膜配線基板、所謂ＭＣＭ基板が実用化され、コン
ピュータ等の電子機器に適用されている。このＭＣＭ基
板においては、通常、誘電体としてはスピンコートによ
り非常に薄い誘電体層の形成が可能なポリイミドが使用
され、また、信号パターンもスパッタリング法と高感度
レジストを使用したエッチングによって形成しているの
で、通常のプリント配線基板とは比較にならない高密度
パターンが実現可能になっている。
【０００３】従来、ＭＣＭ−Ｄ（Ｄｅｐｏｓｉｔｅ：堆
積プロセス）或いはＭＣＭ−Ｃ／Ｄ（Ｃｏｆｉｒｅ：同
時焼成，Ｄｅｐｏｓｉｔｅ：堆積プロセス）と呼ばれる
ＭＣＭは、セラミック基板、若しくは、内部に厚膜回路
が形成されたセラミック基板上に薄膜回路をＤｅｐｏｓ
ｉｔｅ（堆積プロセス）、即ち、真空プロセスで多層に
形成したものであり、各社で開発、製品化されてきてい
る。
【０００４】特に、ＭＣＭ−Ｃ／Ｄは片面にＬＳＩ等の
機能部品を実装し、裏面に入出力端子を配置することで
多端子実装が可能となり、電気的にも配線長を短くする
ことができるので性能面で非常に有利となる。
【０００５】この場合、ＬＳＩ等の機能部品は、ＭＣＭ
基板の表面層に形成された部品搭載用パッドに半田によ
って搭載されることになり、特に、ＬＳＩの場合には、
端子上に半田バンプを形成し、ＭＣＭ基板上にフェイス
ダウンで搭載するＣ４接続（Ｃｏｎｔｒｏｌｌｅｄ Ｃ
ｏｌｌａｐｓｅｄ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ）
が行われている。
【０００６】しかしながら、ＭＣＭ基板に搭載されるチ
ップ（Ｃｈｉｐ）数が増すに伴って、Ｃ４接合不良のた
めの修理交換、ＬＳＩの機能アップ等に伴う部品交換の
要求が増し、ＭＣＭ基板上における複数回に及ぶ部品リ
ワーク技術も日々要求が激化している。
【０００７】即ち、試験段階における不良発生に伴う部
品交換、使用状態における不良発生による部品交換、Ｌ
ＳＩにおけるバグの発見による設計変更に伴う部品交
換、或いは、使用中の機器に組み込まれているＬＳＩの
機能アップに伴う部品交換等の部品リワーク技術が重要
になっている。
【０００８】例えば、ベアチップ状態の部品を実装した
場合、チップ単体においてもバーインの後、機能試験が
可能であるが、ＭＣＭを構成した場合は、他の機能部品
チップとの機能的な相性まで対象となるため、チップ間
伝送タイミングに不具合のあった場合には、交換する必
要が生ずる。
【０００９】この様な部品リワーク作業においては、Ｃ
４等の半田接合部品を再搭載するためには、ＭＣＭに搭
載されている不良部品或いは旧型部品の半田を溶融して
撤去したのち、新たな良品或いは新型部品の半田バンプ
を溶融して再搭載することになる。
【００１０】ここで、図１０及び図１１を参照して、従
来のＭＣＭ−Ｃ／Ｄを説明する。図１０（ａ）参照図１
０（ａ）は、従来のＭＣＭ−Ｃ／Ｄの概略的構成図であ
り、ＭＣＭ−Ｃ／Ｄは、同時焼成で形成される薄膜多層
配線基板Ｃ部３１とその後の真空プロセスによって形成
される薄膜多層回路基板Ｄ部３２とから構成され、薄膜
多層配線基板Ｃ部３１の一方の面には入出力ピン３３が
設けられ、外部との信号のやり取りと電源の供給を行
う。
【００１１】一方、薄膜多層回路基板Ｄ部３２上には、
ＬＳＩチップ３４がフリップ方式でＰｂ−Ｓｎ等からな
る半田バンプ３５により実装され、ＬＳＩチップ３４の
裏面側には冷却フィン３６を実装することによってＬＳ
Ｉで発生した熱を直接冷却する構成となっている。
【００１２】図１０（ｂ）参照 図１０（ｂ）は、図１０（ａ）における点線の円内を拡
大した概略的断面図であり、薄膜多層配線基板Ｃ部３１
においては、セラミック基板３８の内部には表裏貫通す
るタングステン（Ｗ）からなるＷビア３７がセラミック
焼成時に同時形成されてセラミック基板３８に埋設され
た構造となっており、埋設されたＷビア３７の一方の面
にはＷ−Ｎｉメッキ、或いは、Ｃｒ−Ｃｕ−Ｎｉ−Ａｕ
等からなる接続用パッド３９を設け、半田４０によっ
て、例えば、コバールからなる入出力ピン３３が接続さ
れている。
【００１３】一方、他方の面には、Ｃｕ配線層４１の最
下層を構成するＣｕパターンが接続され、その上に、ポ
リイミド層４３及びＣｕ配線層４１を堆積プロセスによ
って順次積層させた薄膜多層回路基板Ｄ部３２を設け
る。なお、層準の異なるＣｕ配線層４１の間はＣｕビア
４２によって接続されており、図において、中央のＣｕ
ビア４２の接続構造は、実際には投影的異なった位置に
おける接続状態を便宜的に中央部に集中させた状態で図
示している。
【００１４】そして、最上部のＣｕビア４２に接続する
ように部品搭載用のパッド４４がメッキ工程等によって
形成されており、このパッド４４にＬＳＩチップ３４に
設けた半田バンプ３５を溶融させて接続することによっ
てＬＳＩチップ３４が実装された状態となる。
【００１５】図１１参照 図１１は従来の部品搭載用のパッド部の概略的断面図で
あり、ポリイミド層４３から露出する最上部のＣｕビア
４２に接続するようにポリイミド層４３との密着性が良
好なＣｒ薄膜４５を厚さ〜１０００Å程度に設けたの
ち、Ｃｒ薄膜４５上に主導体となる厚さが１〜５μｍ、
例えば、３μｍのＣｕ電解メッキ層４６、半田に対する
耐食性に優れた厚さが１〜３μｍ、例えば、２μｍのＮ
ｉ電解メッキ層４７、及び、半田との濡れ性を確保し且
つ下層のＮｉ電解メッキ層４７の酸化を防止するＡｕ電
解メッキ層４８を設けた積層構造によって部品搭載用パ
ッドが構成される。なお、最上層のＡｕ電解メッキ層４
８は、半田パッド３５との接続工程において半田中に拡
散するので、接合後はＡｕ電解メッキ層４８を確認する
ことはできなくなる。
【００１６】
【発明が解決しようとする課題】しかし、上述の部品交
換の要求に伴うリワーク工程において、ＭＣＭ基板に設
けたパッド４４は、最初の搭載工程を除いて、部品撤去
工程及び再搭載工程の２回、溶融半田にさらされること
になり、特に、主導体として使用しているＣｕ電解メッ
キ層４６が溶融半田に溶け込み徐々にＭＣＭ基板面との
密着性を失っていくという問題があるので、この事情を
図１２を参照して説明する。
【００１７】図１２参照 図１２は、従来のパッド部の問題点を説明する概略的断
面図であり、図に示すように、半田バンプ３５はパッド
の側面にも付着するが、パッドの側面には半田に対する
バリアとなるＮｉ層が形成されていないので、Ｃｕ電解
メッキ層４６を構成するＣｕが半田パッド３５中へ拡散
するとともに、半田バンプ３５を構成する半田がＣｕ電
解メッキ層４６に入り込んで半田浸食部４９となるが、
半田浸食部４９において形成されるＣｕ−Ｓｎ合金等は
Ｃｒ薄膜４５との密着性が悪く、且つ、機械的に脆いの
で、基板面から剥離しやすくなる。
【００１８】この様な相互拡散による拡散量は、半田接
合の温度プロファイルに依存するため、この拡散を最小
限に抑え、確実な半田接合が得られる接合温度、時間等
のプロファイルの選定が従来より課題となっているが、
この様な温度プロファイルを最適に制御したとしても、
複数回繰り返して部品撤去及び再搭載のリワーク作業を
同一パッドに対して行った場合、拡散はパッドの中心方
向へ進んで行き、最終的にはＣｕ電解メッキ層４６は全
て拡散で失われてしまい、パッド剥離に至ってしまうと
いう問題がある。
【００１９】また、交換箇所のパッドのみならず、その
周囲に搭載されている部品の半田接合部もリワークの際
の熱ストレスに晒されるため、半田が溶融して拡散が進
行するという問題があり、交換箇所のパッドと同様な問
題が発生する。
【００２０】そのため、現実には、部品交換可能回数に
制限を付けて運用を行っているが、制限回数を越えた部
品交換を行ったＭＣＭについては、上述のパッド剥離に
よる信頼性の確保ができなくなるため廃却せざるを得な
くなる。
【００２１】例えば、近年の電子計算機の高機能化に伴
い、多数個のＬＳＩ等の機能部品を搭載するＭＣＭが必
要とされ、それに伴って、ＬＳＩの接続不良の修理或い
は機能アップに伴うＬＳＩ交換等の回数増の要求が急増
し、因に、１０個１０種類のＬＳＩが搭載されているＭ
ＣＭ基板においては、ＬＳＩ機能改版等によりＬＳＩの
種類に応じた回数、即ち、最大１０回の交換に伴う熱ス
トレスが印加されることになり、この様な熱ストレスに
耐え得るパッドが必要となっている。
【００２２】そこで、本発明者は、この様なリワークの
制限回数を増大させるための改良型パッドを試みたの
で、この様な改良型パッドを図１３を参照して説明す
る。 図１３参照 図１３は従来の改良型パッド部の概略的断面図であり、
従来と同様に、ポリイミド層４３から露出する最上部の
Ｃｕビア４２に接続するようにポリイミド層４３との密
着性が良好なＣｒ薄膜４５を厚さ〜１０００Å程度に設
けたのち、Ｃｒ薄膜４５上に主導体となる厚さが１〜５
μｍ、例えば、３μｍのＣｕ電解メッキ層４６を設け
る。
【００２３】この改良型パッドにおいては、Ｃｕ電解メ
ッキ層４６の側面部も覆うように、厚さが１〜３μｍ、
例えば、２μｍのＮｉ電解メッキ層５０、及び、Ａｕ電
解メッキ層５１を順次設けたものであり、Ｃｕ電解メッ
キ層４６の側面が耐半田溶喰性に優れたＮｉ電解メッキ
層５０によって覆われているのＣｕ電解メッキ層４６の
半田中への拡散は防止される。
【００２４】図１４参照 しかしながら、Ｃｒ薄膜４５上にはＮｉ電解メッキ層５
０は密着せず、Ｃｒ薄膜４５とＮｉ電解メッキ層５０で
被覆されたＣｕ電解メッキ層４６との境界には微細な間
隙が存在し、多数回の半田溶融ストレスを加えると境界
部からの半田浸食が発生して半田浸食部５２が発生する
ので、部品交換回数にはやはり制限が生じ、完全な耐半
田溶喰効果は得られないという問題がある。
【００２５】したがって、本発明は、多数回の部品交換
に伴う溶融半田ストレスに耐え得る部品搭載用パッドを
提供することを目的とする。
【００２６】
【課題を解決するための手段】ここで、図１を参照して
本発明における課題を解決するための手段を説明する。
なお、図１は、本発明の原理的構成を示すパッド部の概
略的断面図である。 図１参照 （１）本発明は、少なくとも１層の導体層を有する実装
回路基板２において、表面に設けた耐半田溶喰性に優れ
た金属からなる柱状パターン３を少なくとも含む部品搭
載用パッド１の側面を、有機物絶縁層５によって被覆し
たことを特徴とする。
【００２７】この様に、実装回路基板１に設けられた導
電性ビア６に電気的に接続する部品搭載用パッド１の側
面を、有機物絶縁層５によって被覆することによって、
部品搭載用パッド１を構成する部分であって耐半田溶喰
性に優れた金属からなる柱状パターン３以外の部分が半
田と接触することがなくなり、半田浸食によるパッドの
剥離等が防止されるので、多数回の部品交換、即ち、多
数回のリワークが可能になる。
【００２８】（２）また、本発明は、上記（１）におい
て、部品搭載用パッド１を構成する部分であって耐半田
溶喰性に優れた金属からなる柱状パターン３より下の部
分を、柱状パターン３の径より大きな径にしたことを特
徴とする。
【００２９】この様に、部品搭載用パッド１を構成する
部分であって耐半田溶喰性に優れた金属からなる柱状パ
ターン３より下の部分を柱状パターン３の径より大きな
径にすること、即ち、部品搭載用パッド１の断面形状を
凸字状にすることによって、径の大きな部分が部品搭載
用パッド１が実装部品毎に引き抜かれることに対するス
トッパとなるので、部品搭載用パッド１の剥離を防止す
ることができる。
【００３０】（３）また、本発明は、上記（１）または
（２）において、耐半田溶喰性に優れた金属からなる柱
状パターン３の露出頂面に、Ａｕ層を設けたことを特徴
とする。
【００３１】この様に、露出頂面にＡｕ層を設けておく
ことによって、耐半田溶喰性に優れた金属からなる柱状
パターン３の半田との接触面の酸化を防止することがで
き、且つ、半田との濡れ性を確保することができるの
で、半田と部品搭載用パッド１との接合が確実になり、
実装機器の信頼性が向上する。なお、この場合のＡｕ層
は、Ａｕメッキ層でも或いはスパッタリング法によって
成膜したＡｕ層でも良い。
【００３２】また、本発明は、上記（３）において、耐
半田溶喰性に優れた金属からなる柱状パターン３の頂面
とＡｕ層との間に耐半田溶喰性に優れた金属からなるメ
ッキ層を設けておくことが望ましい。即ち、耐半田溶喰
性に優れた金属からなるメッキ層を介在させることによ
って密着性を改善することができる。
【００３３】また、本発明は、上記（１）乃至（３）の
いずれかにおいて、耐半田溶喰性に優れた金属が、Ｎｉ
であることが望ましい。即ち、耐半田溶喰性に優れ且つ
安価な金属としては、Ｎｉが最も好適である。
【００３４】また、本発明は、上記（１）乃至（３）の
いずれかにおいて、耐半田溶喰性に優れた金属が、Ｐｔ
であることが望ましい。即ち、耐半田溶喰性に優れた金
属としては、Ｐｔを用いても良いものである。
【００３５】また、本発明は、上記（１）乃至（３）の
いずれかにおいて、部品搭載用パッド１を構成する部分
であって耐半田溶喰性に優れた金属からなる柱状パター
ン３より下の部分が、少なくともＣｕ下地層４を含んで
いることが望ましい。即ち、耐半田溶喰性に優れた金属
からなる柱状パターン３を直接電解メッキによって形成
することは困難であるので、その下地としてＣｕ下地層
４を設けることが重要となる。このＣｕ下地層４は上述
のように半田に浸食されやすいが、その表面は耐半田溶
喰性に優れた金属で覆われ、且つ、その側面は有機物絶
縁層５によって被覆されているので半田と接触すること
がなく、したがって、部品搭載用パッド１が劣化するこ
とがない。
【００３６】また、本発明は、上記（１）乃至（３）の
いずれかにおいて、有機物絶縁層５が、ポリイミド樹脂
からなることが望ましい。即ち、柱状パターン３の側面
を被覆する有機物絶縁層５としては、エポキシ樹脂或い
はフッ化ポリイミド樹脂でも良いが、スピンコートによ
り非常に薄い誘電体層の形成が可能で、下部の回路層を
形成する絶縁材料と同じポリイミド樹脂が好適である。
【００３７】また、本発明は、上記（１）乃至（３）の
いずれかにおいて、耐半田溶喰性に優れた金属からなる
柱状パターン３の頂面が、全て同一平面上に位置するこ
とが望ましい。即ち、部品搭載用パッド１の高さを基板
面内で均一にすることによって、Ｃ４接続されるＬＳＩ
等の半田バンプの半田量のバラツキの許容範囲を大きく
することができ、且つ、複数の部品間の搭載高さのバラ
ツキを制御することが可能になる。
【００３８】（４）また、本発明は、実装回路基板の製
造方法において、少なくとも１層の導体層を有する薄膜
多層基板上に、耐半田溶喰性に優れた金属からなる柱状
パターン３を少なくとも含む部品搭載用パッド１を設け
たのち、部品搭載用パッド１を被覆するように有機物絶
縁層５を設け、次いで、耐半田溶喰性に優れた金属から
なる柱状パターン３の頂部が露出するまで有機物絶縁層
５を全面にわたって表面が平坦になるように除去するこ
とを特徴とする。
【００３９】この様に、部品搭載用パッド１を被覆する
ように有機物絶縁層５を設け、次いで、耐半田溶喰性に
優れた金属からなる柱状パターン３の頂部が露出するま
で有機物絶縁層５を全面にわたって表面が平坦になるよ
うに除去することにより、部品搭載用パッド１の表面の
みを露出させ、その側面を完全に被覆することができる
ので、部品搭載用パッド１の内部が半田によって浸食さ
れることがない。
【００４０】（５）また、本発明は、上記（４）におい
て、耐半田溶喰性に優れた金属からなる柱状パターン３
を形成したのち、部品搭載用パッド１を構成する部分で
あって耐半田溶喰性に優れた金属からなる柱状パターン
３より下の部分を柱状パターン３の径より大きな径にエ
ッチングして部品搭載用パッド１を形成することを特徴
とする。
【００４１】この様に、耐半田溶喰性に優れた金属から
なる柱状パターン３を形成したのち、この柱状パターン
３をレジストパターンで覆い、このレジストパターンを
マスクとして部品搭載用パッド１の下部をエッチングす
ることによって断面形状が凸字状の部品搭載用パッド１
を形成することができ、それによって、部品搭載用パッ
ド１の引き抜けに対する耐性を高めることができる。
【００４２】なお、本発明は、上記（４）または（５）
において、耐半田溶喰性に優れた金属からなる柱状パタ
ーン３の頂部が露出するまで有機物絶縁層５を全面にわ
たって表面が平坦になるように除去する工程を、化学的
機械研磨法を用いて行うことが望ましい。即ち、化学的
機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌＰｏｌｉｓｈｉｎｇ）法を用いて有機物絶縁層５
を全面にわたって表面が平坦になるように除去すること
によって、メッキ時の基板面内の電流分布のバラツキに
よる金属の厚さのバラツキを補正して、部品搭載用パッ
ド１の高さを基板面内で均一にすることができる。
【００４３】また、本発明は、上記（４）または（５）
において、耐半田溶喰性に優れた金属からなる柱状パタ
ーン３の露出頂部に、無電解メッキ法またはスパッタリ
ング法のいずれかの手段によってＡｕ層を設けることが
望ましい。即ち、部品搭載用パッド１の露出頂面にＡｕ
層を設けることによって、部品搭載用パッド１の露出頂
面の酸化を防止し、半田濡れ性を確保することができ
る。
【００４４】また、本発明は、上記（４）または（５）
において、耐半田溶喰性に優れた金属からなる柱状パタ
ーン３の露出頂部に、無電解メッキ法によって耐半田溶
喰性に優れた金属からなるメッキ層を形成したのち、無
電解メッキ法またはスパッタリング法のいずれかの手段
によってＡｕ層を設けることが望ましい。即ち、耐半田
溶喰性に優れた金属からなるメッキ層を介在させること
によって密着性を改善することができる。
【００４５】また、本発明は、上記（４）または（５）
において、耐半田溶喰性に優れた金属が、Ｎｉであるこ
とが望ましい。即ち、耐半田溶喰性に優れ、メッキによ
る厚い膜の成膜が可能で、且つ、安価な金属としては、
Ｎｉが最も好適である。
【００４６】また、本発明は、上記（４）または（５）
において、耐半田溶喰性に優れた金属が、Ｐｔであるこ
とが望ましい。即ち、耐半田溶喰性に優れた金属として
は、Ｐｔを用いても良いものである。
【００４７】また、本発明は、上記（４）または（５）
において、部品搭載用パッド１を構成する部分であって
耐半田溶喰性に優れた金属からなる柱状パターン３より
下の部分が、少なくともＣｕ下地層４を含んでいること
が望ましい。即ち、耐半田溶喰性に優れた金属からなる
柱状パターン３を直接電解メッキによって形成すること
は困難であるので、その下地としてＣｕ下地層４を設け
ることが重要となる。
【００４８】また、本発明は、上記（４）または（５）
において、有機物絶縁層５が、ポリイミド樹脂からなる
ことが望ましい。即ち、柱状パターン３の側面を被覆す
る有機物絶縁層５としては、エポキシ樹脂或いはフッ化
ポリイミド樹脂でも良いが、スピンコートにより非常に
薄い誘電体層の形成が可能で、下部の回路層を形成する
絶縁材料と同じポリイミド樹脂が好適である。
【００４９】また、本発明は、上記（４）または（５）
において、有機物絶縁層５を設ける前に、少なくとも、
耐半田溶喰性に優れた金属からなる柱状パターン３の側
面にカップリング剤を塗布することが望ましい。即ち、
カップリング剤、例えば、アミノシランカップリング剤
を塗布することによって、柱状パターン３と有機物絶縁
層５との密着性を強化することができる。
【００５０】
【発明の実施の形態】ここで、図２乃至図４を参照して
本発明の第１の実施の形態の製造工程を説明する。な
お、各図は、パッド部の概略的断面図である。 図２（ａ）参照 まず、多層薄膜回路基板Ｄ部を構成するポリイミド層１
１から露出する最上部のＣｕビア１２に接続するよう
に、スパッタリング法を用いて厚さが〜１０００Å、例
えば、８００ÅのＣｒ薄膜１３、及び、厚さが１〜３μ
ｍ、例えば、２μｍのＣｕ下地層１４を順次堆積させ
る。
【００５１】図２（ｂ）参照 次いで、Ｃｕ下地層１４上に、レジストを塗布し、露光
・現像することによって、パッド部の大きさに対応する
開口面積を有するレジストパターン１５を形成する。
【００５２】図２（ｃ）参照 次いで、電解メッキ法を用いて、Ｃｕ下地層１４を電流
分配層及び置換用金属とすることによって厚さが６〜８
μｍ、例えば、６μｍの柱状のＮｉ電解メッキパッド１
６を形成する。
【００５３】図３（ｄ）参照 次いで、レジストパターン１５を剥離する。 図３（ｅ）参照 次いで、柱状のＮｉ電解メッキパッド１６をマスクとし
て、ウェット・エッチングによってＣｕ下地層１４及び
Ｃｒ薄膜１３の露出部をエッチング除去する。
【００５４】図３（ｆ）参照 次いで、全面にアミノシランカップリング剤、例えば、
ＶＭ６５１（デュポン社製商品名）を塗布して、Ｎｉ電
解メッキパッド１６とコートするポリイミド樹脂の密着
性を確保したのち、全面にスピンコート法によって、ポ
リイミド樹脂、例えば、ＰＩ２６１１（デュポン社製商
品名）をコートして平坦部の厚さが、例えば、５μｍの
厚さのポリイミド埋込層１７を形成する。
【００５５】図４（ｇ）参照 次いで、スパッタリング法を用いて、全面に厚さが〜数
１０００Å、例えば、３０００ÅのＷ膜１８を堆積させ
る。
【００５６】図４（ｈ）参照 次いで、ＣＭＰ処理を行うことによって、ポリイミド埋
込層１７及びＮｉ電解メッキパッド１６の表面を全面に
渡って均一に研磨して、平坦なポリイミド埋込層１７に
囲まれたＮｉ電解メッキパッド１６を形成する。
【００５７】このＣＭＰ工程において、ポリイミド埋込
層１７の平坦部上に堆積した最も面積の大きな部分であ
るＷ膜平坦部１９がストッパとなり、Ｗ膜平坦部１９の
高さで研磨が停止するので、メッキ時に基板面内の電流
分布のバラツキによってＮｉ電解メッキパッド１６の堆
積膜厚がばらついたとしても、このＣＭＰ工程におい
て、基板面内で全てのＮｉ電解メッキパッド１６の高さ
を均一にすることができる。
【００５８】図４（ｉ）参照 最後に、ウェット・エッチングによって、Ｗ膜平坦部１
９を除去することによって、部品搭載用パッドの基本構
成が完成する。この部品搭載用パッドに部品を実装する
際には、Ｎｉ電解メッキパッド１６の頂面が酸化されて
半田濡れ性が劣化しているので、フラックスによって活
性化するか、或いは、還元作用のあるＨ2 とＮ2 の混合
雰囲気中で接合を行う。
【００５９】以上、説明したように、本発明の第１の実
施の形態においては、部品搭載用パッドの全ての側面が
ポリイミド埋込層１７によって被覆されているので、半
田に浸食されやすいＣｕ下地層１４が半田に接触するこ
とがなく、したがって、多数回の部品交換、即ち、多数
回のリワーク作業に伴う半田ストレスに耐えることが可
能になる。
【００６０】また、Ｎｉ電解メッキパッド１６の頂面を
露出させる際にＣＭＰ法を用いているので、全てのＮｉ
電解メッキパッド１６の高さを均一にすることができ、
それによって、Ｃ４接続されるＬＳＩ等の半田バンプの
半田量のバラツキの許容範囲を大きくすることができ、
且つ、複数の部品間の搭載高さのバラツキを制御するこ
とが可能になる。
【００６１】なお、従来のプリント配線基板において、
機能部品を実装するＣｕメッキ層からなる表面実装部品
用ランドの剥離を防止するために、表面実装部品用ラン
ドの側面を感光性絶縁樹脂で覆い、その表面をバフ研磨
によって除去することが提案されている（必要ならば、
特開平９−２１９５８８号公報参照）。
【００６２】しかし、この場合には、あくまでもプリン
ト配線基板であり、そもそも表面実装部品用ランドは半
田に浸食されやすいＣｕで構成され、且つ、Ｃｕ層の厚
さ及び配線幅はＭＣＭとは全く異なるものであるので、
ＭＣＭのパッドの形成のためには何ら参考にならないも
のである。
【００６３】次に、図５を参照して、本発明の第２の実
施の形態の製造工程を説明する。 図５（ａ）参照 まず、上記の第１の実施の形態における図３（ｄ）まで
の製造工程と全く同様にして、柱状のＮｉ電解メッキパ
ッド１６を形成したのち、全面にレジストを塗布し、露
光・現像することによって、Ｎｉ電解メッキパッド１６
の外形より大きな外形を有するレジストパターン２０を
形成する。
【００６４】図５（ｂ）参照 次いで、レジストパターン２０をマスクとしてウェット
・エッチングを施すことによって、Ｃｕ下地層１４及び
Ｃｒ薄膜１３の露出部をエッチング除去して断面形状が
凸字状の部品搭載用パッドを形成したのち、レジストパ
ターン２０を除去する。
【００６５】図５（ｃ）参照 以降は、上記の第１の実施の形態の図３（ｆ）乃至図４
（ｉ）の工程と全く同様に、アミノシランカップリング
剤を塗布したのち、ポリイミド埋込層１７及びＷ膜を設
け、次いで、ＣＭＰ処理によってポリイミド埋込層１７
を平坦化するとともに、Ｎｉ電解メッキパッド１６の頂
面を露出させ、最後に、Ｗ膜平坦部を除去することによ
って本発明の第２の実施の形態の部品搭載用パッドの基
本構成が完成する。
【００６６】この本発明の第２の実施の形態において
は、部品搭載用パッドの断面形状が凸字状であるので、
径の大きなＣｕ下地層１４が搭載部品毎パッドが引き抜
かれることに対するストッパとして作用するので、部品
搭載用パッドの剥離等が防止される。なお、その他の作
用効果は、上記の第１の実施の形態の作用効果と同様で
ある。
【００６７】次に、図６を参照して、本発明の第３の実
施の形態を説明する。 図６参照 図６は、本発明の第３の実施の形態の概略的断面図であ
り、上記の第１の実施の形態における図４（ｉ）に示し
た部品搭載用パッドの基本構造を形成したのち、Ｎｉ電
解メッキパッド１６の露出表面に、無電解メッキ法によ
って厚さが〜１μｍ、例えば、０．３μｍのＡｕ無電解
メッキ層２１を形成したものである。
【００６８】この様に、本発明の第３の実施の形態にお
いては、酸化されやすいＮｉ電解メッキパッド１６の表
面にＡｕ無電解メッキ層２１を設けているので、Ｎｉ電
解メッキパッド１６の表面の酸化が防止され、且つ、半
田濡れ性を確保することができる。
【００６９】次に、図７を参照して、本発明の第３の実
施の形態の変形例を説明する。 図７参照 図７は、本発明の第３の実施の形態の変形例の概略的断
面図であり、上記の第１の実施の形態における図４
（ｉ）に示した部品搭載用パッドの基本構造を形成した
のち、Ｎｉ電解メッキパッド１６の露出表面の酸化膜を
化学的に除去したのち、無電解メッキ法によって厚さが
〜３μｍ、例えば、２．０μｍのＮｉ無電解メッキ層２
２を形成したのち、引き続いて、直ちに、無電解メッキ
法によって厚さが〜１μｍ、例えば、０．３μｍのＡｕ
無電解メッキ層２１を形成したものである。
【００７０】次に、図８を参照して、本発明の第４の実
施の形態を説明する。 図８参照 図８は、本発明の第４の実施の形態の概略的断面図であ
り、上記の第２の実施の形態における図５（ｃ）に示し
た部品搭載用パッドの基本構造を形成したのち、Ｎｉ電
解メッキパッド１６の露出表面に、無電解メッキ法によ
って厚さが〜１μｍ、例えば、０．３μｍのＡｕ無電解
メッキ層２１を形成したものである。
【００７１】この様に、本発明の第４の実施の形態にお
いても上記の第３の実施の形態と同様に、酸化されやす
いＮｉ電解メッキパッド１６の表面にＡｕ無電解メッキ
層２１を設けているので、Ｎｉ電解メッキパッド１６の
表面の酸化が防止され、且つ、半田濡れ性を確保するこ
とができる。
【００７２】次に、図９を参照して、本発明の第４の実
施の形態の変形例を説明する。 図９参照 図９は、本発明の第４の実施の形態の変形例の概略的断
面図であり、上記の第２の実施の形態における図５
（ｃ）に示した部品搭載用パッドの基本構造を形成した
のち、Ｎｉ電解メッキパッド１６の露出表面の酸化膜を
化学的に除去したのち、無電解メッキ法によって厚さが
〜３μｍ、例えば、２．０μｍのＮｉ無電解メッキ層２
２を形成したのち、引き続いて、直ちに、無電解メッキ
法によって厚さが〜１μｍ、例えば、０．３μｍのＡｕ
無電解メッキ層２１を形成したものである。
【００７３】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載した構成及び条件に
限られるものではなく、各種の変更が可能である。例え
ば、本発明の各実施の形態においては、部品搭載用パッ
ドの主要部となる柱状パターンをＮｉ電解メッキ層によ
って構成しているが、Ｎｉに限られるものではなく、Ｎ
ｉと同様に耐半田溶喰性に優れたＰｔ（プラチナ）を用
いても良いものである。
【００７４】また、上記の各実施の形態においては、柱
状パターンを埋め込む絶縁層としてポリイミド樹脂を用
いているが、ポリイミド樹脂に限られるものではなく、
エポキシ樹脂やフッ化ポリイミド樹脂等の他の有機物絶
縁層を用いても良いものである。
【００７５】また、上記の各実施の形態においては、ポ
リイミド樹脂をコートする前に、アミノシランカップリ
ング剤を塗布しているが、必ずしもアミノシランカップ
リング剤である必要はなく、さらに、コートする樹脂自
体にカップリング剤が含有されている場合にはカップリ
ング剤を塗布する工程は不要になる。
【００７６】また、上記の各実施の形態においては、Ｃ
ＭＰ処理においてストッパとなる膜としてＷを用いてい
るが、Ｗに限られるものでなく、研磨対象となるＮｉ電
解メッキパッドより硬質の金属膜であれば良く、さらに
は、絶縁膜であっても良い。
【００７７】また、上記の第３の実施の形態及び第４の
実施の形態においては、Ａｕ層を無電解メッキ法によっ
て形成しているが、無電解メッキ法に限られるものでは
なく、スパッタリング法によって形成しても良いもので
ある。
【００７８】
【発明の効果】本発明によれば、部品搭載用パッドの側
面をポリイミド層等の有機物絶縁層によって被覆してい
るので、部品搭載用パッドの内部に半田に浸食されやす
い部分が存在しても、当該部分が半田と接触することが
なく、したがって、多数回のリワークが可能になり、Ｍ
ＣＭ基板の使用期間を長くすることができるので、ＭＣ
Ｍ基板を搭載した電子機器のコストの低減に寄与すると
ころが大きい。
【００７９】また、本発明においては、ＣＭＰ法を用い
て部品搭載用パッドの表面を露出させているので、基板
面内の部品搭載用パッドの高さのバラツキを無くすこと
ができ、それによって、実装部品側に設けた半田バンプ
の半田量のバラツキの許容範囲を大きくすることがで
き、それによって、部品実装時における複数の実装部品
間の搭載高さのバラツキを容易に低減することができる
ので、部品実装工程における実装精度を緩和することが
できる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中ま
での製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工
程の説明図である。
【図５】本発明の第２の実施の形態の製造工程の説明図
である。
【図６】本発明の第３の実施の形態の概略的断面図であ
る。
【図７】本発明の第３の実施の形態の変形例の概略的断
面図である。
【図８】本発明の第４の実施の形態の概略的断面図であ
る。
【図９】本発明の第４の実施の形態の変形例の概略的断
面図である。
【図１０】従来のＭＣＭ−Ｃ／Ｄの概略的構成図であ
る。
【図１１】従来のパッド部の概略的断面図である。
【図１２】従来のパッド部の問題点の説明図である。
【図１３】従来の改良型パッド部の概略的断面図であ
る。
【図１４】従来の改良型パッド部の問題点の説明図であ
る。
【符号の説明】 １ 部品搭載用パッド ２ 実装回路基板 ３ 柱状パターン ４ Ｃｕ下地層 ５ 有機物絶縁層 ６ 導電性ビア １１ ポリイミド層 １２ Ｃｕビア １３ Ｃｒ薄膜 １４ Ｃｕ下地層 １５ レジストパターン １６ Ｎｉ電解メッキパッド １７ ポリイミド埋込層 １８ Ｗ膜 １９ Ｗ膜平坦部 ２０ レジストパターン ２１ Ａｕ無電解メッキ層 ２２ Ｎｉ無電解メッキ層 ３１ 薄膜多層配線基板Ｃ部 ３２ 薄膜多層配線基板Ｄ部 ３３ 入出力ピン ３４ ＬＳＩチップ ３５ 半田バンプ ３６ 冷却フィン ３７ Ｗビア ３８ セラミック基板 ３９ 接続用パッド ４０ 半田 ４１ Ｃｕ配線層 ４２ Ｃｕビア ４３ ポリイミド層 ４４ パッド ４５ Ｃｒ薄膜 ４６ Ｃｕ電解メッキ層 ４７ Ｎｉ電解メッキ層 ４８ Ａｕ電解メッキ層 ４９ 半田浸食部 ５０ Ｎｉ電解メッキ層 ５１ Ａｕ電解メッキ層 ５２ 半田浸食部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E314 AA27 AA36 BB06 CC01 CC11 EE01 GG26 5E319 AA03 AB05 AC04 AC11 AC17 AC18 BB04 CC22 CD57

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１層の導体層を有する実装回
    路基板において、表面に設けた耐半田溶喰性に優れた金
    属からなる柱状パターンを少なくとも含む部品搭載用パ
    ッドの側面を、有機物絶縁層によって完全に被覆したこ
    とを特徴とする実装回路基板。
  2. 【請求項２】 上記部品搭載用パッドを構成する部分で
    あって上記耐半田溶喰性に優れた金属からなる柱状パタ
    ーンより下の部分を、前記柱状パターンの径より大きな
    径にしたことを特徴とする請求項１記載の実装回路基
    板。
  3. 【請求項３】 上記耐半田溶喰性に優れた金属からなる
    柱状パターンの露出頂面に、Ａｕ層を設けたことを特徴
    とする請求項１または２に記載の実装回路基板。
  4. 【請求項４】 少なくとも１層の導体層を有する薄膜多
    層基板上に、耐半田溶喰性に優れた金属からなる柱状パ
    ターンを少なくとも含む部品搭載用パッドを設けたの
    ち、前記部品搭載用パッドを被覆するように有機物絶縁
    層を設け、次いで、前記耐半田溶喰性に優れた金属から
    なる柱状パターンの頂部が露出するまで前記有機物絶縁
    層を全面にわたって表面が平坦になるように除去するこ
    とを特徴とする実装回路基板の製造方法。
  5. 【請求項５】 上記耐半田溶喰性に優れた金属からなる
    柱状パターンを形成したのち、部品搭載用パッドを構成
    する部分であって前記耐半田溶喰性に優れた金属からな
    る柱状パターンより下の部分を、前記柱状パターンの径
    より大きな径にエッチングして部品搭載用パッドを形成
    することを特徴とする請求項４記載の実装回路基板の製
    造方法。
JP2000029927A 2000-02-08 2000-02-08 実装回路基板及びその製造方法 Pending JP2001223460A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000029927A JP2001223460A (ja) 2000-02-08 2000-02-08 実装回路基板及びその製造方法
US09/705,897 US6717262B1 (en) 2000-02-08 2000-11-06 Mounted circuit substrate and method for fabricating the same for surface layer pads that can withstand pad erosion by molten solder applied over a plurality of times
US10/784,740 US7005318B2 (en) 2000-02-08 2004-02-24 Mounted circuit substrate and method for fabricating the same for surface layer pads that can withstand pad erosion by molten solder applied over a plurality of times

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000029927A JP2001223460A (ja) 2000-02-08 2000-02-08 実装回路基板及びその製造方法

Publications (1)

Publication Number Publication Date
JP2001223460A true JP2001223460A (ja) 2001-08-17

Family

ID=18555005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000029927A Pending JP2001223460A (ja) 2000-02-08 2000-02-08 実装回路基板及びその製造方法

Country Status (2)

Country Link
US (2) US6717262B1 (ja)
JP (1) JP2001223460A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006064863A1 (ja) * 2004-12-17 2006-06-22 Ibiden Co., Ltd. プリント配線板
WO2018186051A1 (ja) * 2017-04-04 2018-10-11 株式会社村田製作所 電子部品の製造方法、及び、電子部品

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112524B2 (en) * 2003-09-29 2006-09-26 Phoenix Precision Technology Corporation Substrate for pre-soldering material and fabrication method thereof
JP2005209861A (ja) * 2004-01-22 2005-08-04 Nippon Steel Corp ウェハレベルパッケージ及びその製造方法
JP2005244003A (ja) * 2004-02-27 2005-09-08 Nitto Denko Corp 配線回路基板
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
WO2012084291A1 (en) * 2010-12-21 2012-06-28 Microconnections Sas Method of manufacturing a surface mounted device and corresponding surface mounted device
KR20150092876A (ko) * 2014-02-06 2015-08-17 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US10431533B2 (en) * 2014-10-31 2019-10-01 Ati Technologies Ulc Circuit board with constrained solder interconnect pads
US9883582B2 (en) * 2015-11-20 2018-01-30 Hamilton Sundstrand Corporation Circuit boards and circuit board assemblies
JP7157948B2 (ja) * 2018-04-25 2022-10-21 パナソニックＩｐマネジメント株式会社 部品実装ライン、部品実装方法及び品質管理システム
CN109729639B (zh) * 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6362240A (ja) 1986-09-02 1988-03-18 Nec Corp 多層セラミツク配線基板
JPH0812890B2 (ja) * 1988-05-24 1996-02-07 富士通株式会社 モジュール封止方法
JPH0513933A (ja) 1991-07-02 1993-01-22 Fujitsu Ltd プリント配線板の導体パターン及びその形成方法
JPH05129760A (ja) 1991-11-06 1993-05-25 Fujitsu Ltd 導体パターンの形成方法
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JP2797933B2 (ja) * 1993-11-30 1998-09-17 日本電気株式会社 半導体装置の製造方法
US5445994A (en) * 1994-04-11 1995-08-29 Micron Technology, Inc. Method for forming custom planar metal bonding pad connectors for semiconductor dice
JPH0992964A (ja) 1995-09-25 1997-04-04 Ibiden Co Ltd プリント配線板の製造方法
JPH09219588A (ja) 1996-02-13 1997-08-19 Toppan Printing Co Ltd プリント配線板とその製造方法
US5903045A (en) * 1996-04-30 1999-05-11 International Business Machines Corporation Self-aligned connector for stacked chip module
US6245594B1 (en) * 1997-08-05 2001-06-12 Micron Technology, Inc. Methods for forming conductive micro-bumps and recessed contacts for flip-chip technology and method of flip-chip assembly
US6259161B1 (en) * 1999-06-18 2001-07-10 Mitsubishi Denki Kabushiki Kaisha Circuit electrode connected to a pattern formed on an organic substrate and method of forming the same
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP3664001B2 (ja) * 1999-10-25 2005-06-22 株式会社村田製作所 モジュール基板の製造方法
TW459362B (en) * 2000-08-01 2001-10-11 Siliconware Precision Industries Co Ltd Bump structure to improve the smoothness
TW449813B (en) * 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006064863A1 (ja) * 2004-12-17 2006-06-22 Ibiden Co., Ltd. プリント配線板
JPWO2006064863A1 (ja) * 2004-12-17 2008-06-12 イビデン株式会社 プリント配線板
WO2018186051A1 (ja) * 2017-04-04 2018-10-11 株式会社村田製作所 電子部品の製造方法、及び、電子部品
JPWO2018186051A1 (ja) * 2017-04-04 2020-01-16 株式会社村田製作所 電子部品の製造方法、及び、電子部品

Also Published As

Publication number Publication date
US7005318B2 (en) 2006-02-28
US20040166617A1 (en) 2004-08-26
US6717262B1 (en) 2004-04-06

Similar Documents

Publication Publication Date Title
JP4682294B2 (ja) 電気接続パッド金属保護層を備える半導体パッケージ基板構造及びその製法
JP3210547B2 (ja) 電気めっきはんだ端子およびその製造方法
US20170265300A1 (en) Double-sided printed circuit board and method for manufacturing same
US7294909B2 (en) Electronic package repair process
JP2005217388A (ja) 半導体パッケージ基板のプリ半田構造及びその製法
US6674017B1 (en) Multilayer-wiring substrate and method for fabricating same
JP2008503879A (ja) 電気めっきされたコンタクト・パッドを備えた基板を有する半導体アセンブリ
JPH07283538A (ja) 多層プリント配線板の製造方法
JP2001223460A (ja) 実装回路基板及びその製造方法
JP4848752B2 (ja) 部品実装用ピンを有するプリント配線板及びこれを使用した電子機器
JP4087080B2 (ja) 配線基板の製造方法およびマルチップモジュールの製造方法
JPH10125818A (ja) 半導体装置用基板並びに半導体装置及びそれらの製造方法
KR100339252B1 (ko) 땜납범프(bump)를갖춘반도체장치및그의제조방법
US20110297426A1 (en) Wiring substrate and manufacturing method thereof
JPH04277696A (ja) 多層配線基板及びその製造方法
KR20000047626A (ko) 반도체 장치의 제조 방법
KR100693145B1 (ko) 인쇄회로기판의 제조방법
JP4520665B2 (ja) プリント配線板及びその製造方法並びに部品実装構造
JP2760360B2 (ja) はんだバンプとその製造方法
KR100343454B1 (ko) 웨이퍼 레벨 패키지
JP2004087862A (ja) 半導体装置用テープキャリア
JP4193479B2 (ja) 素子実装基板の製造方法
US20230225050A1 (en) Circuit board structure and manufacturing method thereof
JP3759755B2 (ja) 恒久的接続のために電気回路の上に隆起した金属接点を作成する方法
JP2003258047A (ja) 半導体素子の検査方法およびそのシステム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060727

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060815

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061012

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061219