JPH0945634A - ポリサイド導電体およびその製造方法 - Google Patents
ポリサイド導電体およびその製造方法Info
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- JPH0945634A JPH0945634A JP19272895A JP19272895A JPH0945634A JP H0945634 A JPH0945634 A JP H0945634A JP 19272895 A JP19272895 A JP 19272895A JP 19272895 A JP19272895 A JP 19272895A JP H0945634 A JPH0945634 A JP H0945634A
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Abstract
(57)【要約】
【課題】 過剰なシリコン組成を有するＷシリサイドを
用いたポリサイド導電体において、熱処理によるシート
抵抗の上昇を防止しうるポリサイド導電体およびその製
造方法を提供する。 【解決手段】 Ｓｉリッチな第１のシリサイド層５上に
Ｔｉ等の金属膜６を形成しておく。その後の熱処理によ
り、第１のシリサイド層５中の過剰なＳｉは金属膜６中
に移動し、第２のシリサイド層７が形成される。 【効果】 Ｔｉ等の金属膜６を形成しておかない従来の
ポリサイド導電体においては、第１のシリサイド層５中
の過剰なＳｉは熱処理時に多結晶シリコン層４中へ移動
し、この結果第１のシリサイド層５の膜厚が減少してポ
リサイド導電体のシート抵抗が上昇した。本発明では過
剰なＳｉは新たな第２のシリサイド層７の形成に消費さ
れるので、シート抵抗の上昇を防止できる。
用いたポリサイド導電体において、熱処理によるシート
抵抗の上昇を防止しうるポリサイド導電体およびその製
造方法を提供する。 【解決手段】 Ｓｉリッチな第１のシリサイド層５上に
Ｔｉ等の金属膜６を形成しておく。その後の熱処理によ
り、第１のシリサイド層５中の過剰なＳｉは金属膜６中
に移動し、第２のシリサイド層７が形成される。 【効果】 Ｔｉ等の金属膜６を形成しておかない従来の
ポリサイド導電体においては、第１のシリサイド層５中
の過剰なＳｉは熱処理時に多結晶シリコン層４中へ移動
し、この結果第１のシリサイド層５の膜厚が減少してポ
リサイド導電体のシート抵抗が上昇した。本発明では過
剰なＳｉは新たな第２のシリサイド層７の形成に消費さ
れるので、シート抵抗の上昇を防止できる。
Description
【０００１】
【発明が属する技術分野】本発明は半導体装置のゲート
電極や内部配線等に用いられる、ポリサイド導電体およ
びその製造方法に関し、さらに詳しくは、シート抵抗の
小さいポリサイド導電体およびその製造方法に関する。
電極や内部配線等に用いられる、ポリサイド導電体およ
びその製造方法に関し、さらに詳しくは、シート抵抗の
小さいポリサイド導電体およびその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置のゲート電極およ
びゲート電極から延在する配線材料としては、従来より
多結晶シリコンが汎用されてきた。近年、半導体装置の
デザインルールがハーフミクロンからサブクォータミク
ロンのレベルへと微細化されつつあり、かつ高集積メモ
リ装置等、デバイスの高速動作化への要求が高まるにつ
れ、多結晶シリコンより約１桁小さい抵抗値を持つ、高
融点金属シリサイドが用いられるようになりつつある。
高融点金属シリサイドを用いてゲート電極・配線を形成
する場合には、高融点金属シリサイド層単独で用いられ
る場合もあるが、デバイス特性や信頼性に影響を与え易
いゲート絶縁膜との界面特性を考慮して、まずゲート絶
縁膜上に従来より実績のある不純物含有多結晶シリコン
（ＤＯＰＯＳ； Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏ
ｎ）層を形成し、この上部に高融点金属シリサイド層を
積層する場合が多い。かかる積層構造はポリサイドと総
称される。高融点金属シリサイドとしてはタングステン
シリサイド（ＷＳｉx ）が一般的であり、このＷＳｉx
を有するポリサイドを特にタングステンポリサイド（Ｗ
ポリサイド）と称する。
びゲート電極から延在する配線材料としては、従来より
多結晶シリコンが汎用されてきた。近年、半導体装置の
デザインルールがハーフミクロンからサブクォータミク
ロンのレベルへと微細化されつつあり、かつ高集積メモ
リ装置等、デバイスの高速動作化への要求が高まるにつ
れ、多結晶シリコンより約１桁小さい抵抗値を持つ、高
融点金属シリサイドが用いられるようになりつつある。
高融点金属シリサイドを用いてゲート電極・配線を形成
する場合には、高融点金属シリサイド層単独で用いられ
る場合もあるが、デバイス特性や信頼性に影響を与え易
いゲート絶縁膜との界面特性を考慮して、まずゲート絶
縁膜上に従来より実績のある不純物含有多結晶シリコン
（ＤＯＰＯＳ； Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏ
ｎ）層を形成し、この上部に高融点金属シリサイド層を
積層する場合が多い。かかる積層構造はポリサイドと総
称される。高融点金属シリサイドとしてはタングステン
シリサイド（ＷＳｉx ）が一般的であり、このＷＳｉx
を有するポリサイドを特にタングステンポリサイド（Ｗ
ポリサイド）と称する。
【０００３】ポリサイド導電体として従来用いられてき
たＷＳｉx は、主に減圧ＣＶＤ法によりＳｉＨ4 等のシ
ラン系ガスとＷＦ6 を原料ガスとし、４００℃未満の比
較的低温で成膜するいわゆるＬＴ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ）ＷＳｉx がシート抵抗が低いことから採
用されてきた。しかしながらこのＬＴ−ＷＳｉx は、特
開平６−８４８０１号公報に記載されているように膜中
に多量のフッ素を含むことが知られている。このため、
ｐＭＯＳにＢをドープしたｐ+ 多結晶シリコンを用いる
デュアルゲートＦＥＴのゲート電極に用いた場合には、
後工程の熱処理においてフッ素の影響でｐ+ 多結晶シリ
コン中のＢの拡散が増速され、ゲート絶縁膜を突き抜け
てシリコン基板に拡散する問題が生じる。
たＷＳｉx は、主に減圧ＣＶＤ法によりＳｉＨ4 等のシ
ラン系ガスとＷＦ6 を原料ガスとし、４００℃未満の比
較的低温で成膜するいわゆるＬＴ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ）ＷＳｉx がシート抵抗が低いことから採
用されてきた。しかしながらこのＬＴ−ＷＳｉx は、特
開平６−８４８０１号公報に記載されているように膜中
に多量のフッ素を含むことが知られている。このため、
ｐＭＯＳにＢをドープしたｐ+ 多結晶シリコンを用いる
デュアルゲートＦＥＴのゲート電極に用いた場合には、
後工程の熱処理においてフッ素の影響でｐ+ 多結晶シリ
コン中のＢの拡散が増速され、ゲート絶縁膜を突き抜け
てシリコン基板に拡散する問題が生じる。
【０００４】そこで近年、比較的フッ素含有量の少ない
ＨＴ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ）ＷＳｉx が
注目されている。ＨＴ−ＷＳｉx は４００℃以上８００
℃以下程度の比較的高温で成膜するものであり、ステッ
プカバレッジに優れるもののＳｉの含有率は一般的に高
く、特にＷＳｉx の結晶粒界に過剰なＳｉが析出し易い
傾向がある。このＨＴ−ＷＳｉx をポリサイド導電体に
用いた場合の問題点を図４（ａ）〜（ｂ）を参照して説
明する。ポリサイド導電体は後工程において不純物拡散
層の活性化等の熱処理が施されるが、この際に図４
（ａ）に示すようにＨＴ−ＷＳｉx 層２５中の過剰なＳ
ｉが下層の多結晶シリコン層２４中に移動し、図４
（ｂ）に示すようにＨＴ−ＷＳｉx 層２５の厚さが減少
する。この結果、ポリサイド導電体のシート抵抗が上昇
し、あるいは不均一となる。これはデザインルールの微
細化にともないゲート電極幅が縮小されるにつれ問題化
する虞れが大きい。
ＨＴ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ）ＷＳｉx が
注目されている。ＨＴ−ＷＳｉx は４００℃以上８００
℃以下程度の比較的高温で成膜するものであり、ステッ
プカバレッジに優れるもののＳｉの含有率は一般的に高
く、特にＷＳｉx の結晶粒界に過剰なＳｉが析出し易い
傾向がある。このＨＴ−ＷＳｉx をポリサイド導電体に
用いた場合の問題点を図４（ａ）〜（ｂ）を参照して説
明する。ポリサイド導電体は後工程において不純物拡散
層の活性化等の熱処理が施されるが、この際に図４
（ａ）に示すようにＨＴ−ＷＳｉx 層２５中の過剰なＳ
ｉが下層の多結晶シリコン層２４中に移動し、図４
（ｂ）に示すようにＨＴ−ＷＳｉx 層２５の厚さが減少
する。この結果、ポリサイド導電体のシート抵抗が上昇
し、あるいは不均一となる。これはデザインルールの微
細化にともないゲート電極幅が縮小されるにつれ問題化
する虞れが大きい。
【０００５】
【発明が解決しようとする課題】本発明は上述したＨＴ
−ＷＳｉx をポリサイド導電体に用いた場合のシート抵
抗の変動や上昇を防止し、微細なポリサイド電極・配線
を用いた半導体装置を安定に製造できるポリサイド導電
体の構造およびその製造方法を提供することをその課題
とする。
−ＷＳｉx をポリサイド導電体に用いた場合のシート抵
抗の変動や上昇を防止し、微細なポリサイド電極・配線
を用いた半導体装置を安定に製造できるポリサイド導電
体の構造およびその製造方法を提供することをその課題
とする。
【０００６】
【課題を解決するための手段】本発明のポリサイド導電
体は、上述の課題を解決するために提案するものであ
り、下地材料層上に、不純物を含む多結晶シリコン層、
第１のシリサイド層および第２のシリサイド層をこの順
に形成した積層構造を有することを特徴とするものであ
る。
体は、上述の課題を解決するために提案するものであ
り、下地材料層上に、不純物を含む多結晶シリコン層、
第１のシリサイド層および第２のシリサイド層をこの順
に形成した積層構造を有することを特徴とするものであ
る。
【０００７】第１のシリサイド層は、高温条件で形成し
たシリサイドであり、分子式ＭＳｉx （ｘは金属原子）
で表した場合、ｎは２．０以上３．０以下であることを
特徴とする。２．０未満では耐酸化特性や膜の内部応力
の点で問題があり、３．０を超えるとシート抵抗が上昇
する。第２のシリサイド層は、ＴｉＳｉy 、ＺｒＳ
ｉy 、ＨｆＳｉy およびＶＳｉy のうちのいずれか１種
であることが望ましい。
たシリサイドであり、分子式ＭＳｉx （ｘは金属原子）
で表した場合、ｎは２．０以上３．０以下であることを
特徴とする。２．０未満では耐酸化特性や膜の内部応力
の点で問題があり、３．０を超えるとシート抵抗が上昇
する。第２のシリサイド層は、ＴｉＳｉy 、ＺｒＳ
ｉy 、ＨｆＳｉy およびＶＳｉy のうちのいずれか１種
であることが望ましい。
【０００８】また本発明のポリサイド導電体の製造方法
は、下地材料層上に、不純物を含む多結晶シリコン層を
形成する工程、４００℃以上８００℃以下の堆積温度の
ＣＶＤ法により第１のシリサイド層を形成する工程、金
属膜を形成する工程、熱処理を施し、第１のシリサイド
層と金属膜との反応により、第２のシリサイド層を形成
する工程、をこの順に施すことを特徴とする。堆積温度
が４００℃未満ではシリサイド層中にフッ素が多く残留
して先述した不都合を生じる。一方堆積温度が８００℃
を超えるとシリサイド層の結晶粒が粗大化し、表面の平
坦性が劣化する。
は、下地材料層上に、不純物を含む多結晶シリコン層を
形成する工程、４００℃以上８００℃以下の堆積温度の
ＣＶＤ法により第１のシリサイド層を形成する工程、金
属膜を形成する工程、熱処理を施し、第１のシリサイド
層と金属膜との反応により、第２のシリサイド層を形成
する工程、をこの順に施すことを特徴とする。堆積温度
が４００℃未満ではシリサイド層中にフッ素が多く残留
して先述した不都合を生じる。一方堆積温度が８００℃
を超えるとシリサイド層の結晶粒が粗大化し、表面の平
坦性が劣化する。
【０００９】第１のシリサイド層は、高温条件で形成し
たシリサイド層であり、分子式ＭＳｉx （ｘは金属原
子）で表した場合、ｘは２．０以上３．０以下であるこ
とを特徴とする。この限定理由は先述した通りである。
また金属膜は、Ｔｉ、Ｚｒ、Ｈｆx およびＶのうちのい
ずれか１種であることを特徴とする。したがって、第２
のシリサイド層は、ＴｉＳｉy 、ＺｒＳｉy 、ＨｆＳｉ
y およびＶＳｉy のうちのいずれか１種であることを特
徴とする。
たシリサイド層であり、分子式ＭＳｉx （ｘは金属原
子）で表した場合、ｘは２．０以上３．０以下であるこ
とを特徴とする。この限定理由は先述した通りである。
また金属膜は、Ｔｉ、Ｚｒ、Ｈｆx およびＶのうちのい
ずれか１種であることを特徴とする。したがって、第２
のシリサイド層は、ＴｉＳｉy 、ＺｒＳｉy 、ＨｆＳｉ
y およびＶＳｉy のうちのいずれか１種であることを特
徴とする。
【００１０】
【作用】本発明のポリサイド導電体は、熱処理時のシリ
サイド層の膜厚減少を、第２のシリサイド層を形成する
ことにより補完し、第１のシリサイド層と第２のシリサ
イド層との２層構造とすることによりシート抵抗の増加
を抑制する。また本発明のポリサイド導電体の製造方法
は、本発明の原理を示す図３（ａ）〜（ｂ）を参照して
説明すれば、ＨＴ−ＷＳｉx ２５上に形成したＴｉ等の
金属膜２６にこのＨＴ−ＷＳｉx ２５中の過剰なＳｉが
後工程の熱処理により移動し、ＴｉＳｉ2 等の第２のシ
リサイド層２７を形成する。従来はＨＴ−ＷＳｉx ２５
中の過剰Ｓｉは、多結晶シリコン層２４側へ移動してＨ
Ｔ−ＷＳｉx ２５の膜厚減少につながったが、本発明に
おいては過剰Ｓｉは金属膜２６側へ移動することによ
り、ＨＴ−ＷＳｉx ２５の膜厚減少は第２のシリサイド
層２７の新たな形成により相殺される。したがって、シ
ート抵抗の増大が回避される。
サイド層の膜厚減少を、第２のシリサイド層を形成する
ことにより補完し、第１のシリサイド層と第２のシリサ
イド層との２層構造とすることによりシート抵抗の増加
を抑制する。また本発明のポリサイド導電体の製造方法
は、本発明の原理を示す図３（ａ）〜（ｂ）を参照して
説明すれば、ＨＴ−ＷＳｉx ２５上に形成したＴｉ等の
金属膜２６にこのＨＴ−ＷＳｉx ２５中の過剰なＳｉが
後工程の熱処理により移動し、ＴｉＳｉ2 等の第２のシ
リサイド層２７を形成する。従来はＨＴ−ＷＳｉx ２５
中の過剰Ｓｉは、多結晶シリコン層２４側へ移動してＨ
Ｔ−ＷＳｉx ２５の膜厚減少につながったが、本発明に
おいては過剰Ｓｉは金属膜２６側へ移動することによ
り、ＨＴ−ＷＳｉx ２５の膜厚減少は第２のシリサイド
層２７の新たな形成により相殺される。したがって、シ
ート抵抗の増大が回避される。
【００１１】
【実施例】以下、本発明の具体的実施例につき添付図面
を参照しつつ説明する。当然のことであるが、本実施例
は本願の好適な適用例を示すにすぎず、本願はこれら実
施例に何ら限定されることはない。
を参照しつつ説明する。当然のことであるが、本実施例
は本願の好適な適用例を示すにすぎず、本願はこれら実
施例に何ら限定されることはない。
【００１２】実施例１ 本実施例は本発明をＭＯＳ型トランジスタのゲート電極
の形成に適用した例でありこれを図１（ａ）〜（ｅ）を
参照して説明する。
の形成に適用した例でありこれを図１（ａ）〜（ｅ）を
参照して説明する。
【００１３】まず、シリコン等の半導体基板１上に熱酸
化により素子分離用のフィールド酸化膜２およびゲート
酸化膜３を常法に準拠して形成する。ゲート酸化膜３の
厚さは一例として７ｎｍである。つぎに減圧ＣＶＤ法に
より不純物を含む多結晶シリコン層４を一例として１０
０ｎｍの厚さに形成する。この状態を図１（ａ）に示
す。
化により素子分離用のフィールド酸化膜２およびゲート
酸化膜３を常法に準拠して形成する。ゲート酸化膜３の
厚さは一例として７ｎｍである。つぎに減圧ＣＶＤ法に
より不純物を含む多結晶シリコン層４を一例として１０
０ｎｍの厚さに形成する。この状態を図１（ａ）に示
す。
【００１４】つぎに下記減圧ＣＶＤ条件により、ＨＴ−
ＷＳｉx からなる第１のシリサイド層５を例えば１００
ｎｍの厚さに形成する。 ＳｉＨ2 Ｃｌ2 ３００ ｓｃｃｍ ＷＦ6 ２．８ ｓｃｃｍ Ａｒ ５０ ｓｃｃｍ ガス圧力 ２０ Ｐａ 基板温度 ５２０ ℃ 第１のシリサイド層５は分子式ＷＳｉx で表した場合、
ｘの値は約２．７であった。この状態を図１（ｂ）に示
す。
ＷＳｉx からなる第１のシリサイド層５を例えば１００
ｎｍの厚さに形成する。 ＳｉＨ2 Ｃｌ2 ３００ ｓｃｃｍ ＷＦ6 ２．８ ｓｃｃｍ Ａｒ ５０ ｓｃｃｍ ガス圧力 ２０ Ｐａ 基板温度 ５２０ ℃ 第１のシリサイド層５は分子式ＷＳｉx で表した場合、
ｘの値は約２．７であった。この状態を図１（ｂ）に示
す。
【００１５】続けて下記スパッタリング条件によりＴｉ
からなる金属膜６を形成する。 Ａｒ １００ ｓｃｃｍ ガス圧力 ０．４ Ｐａ ＤＣ電力 ５ ｋＷ 基板温度 １５０ ℃ Ｔｉからなる金属膜６の膜厚は、後の熱処理時に第１の
シリサイド層５中の過剰なＳｉと反応してＴｉＳｉ2 を
形成するのに充分な膜厚であればよく、本実施例では３
０ｎｍとした。この状態を図１（ｃ）に示す。
からなる金属膜６を形成する。 Ａｒ １００ ｓｃｃｍ ガス圧力 ０．４ Ｐａ ＤＣ電力 ５ ｋＷ 基板温度 １５０ ℃ Ｔｉからなる金属膜６の膜厚は、後の熱処理時に第１の
シリサイド層５中の過剰なＳｉと反応してＴｉＳｉ2 を
形成するのに充分な膜厚であればよく、本実施例では３
０ｎｍとした。この状態を図１（ｃ）に示す。
【００１６】この後金属膜６上の所定の位置にゲート電
極形成用のレジストパターン（図示せず）を形成し、例
えばＣｌ2 とＯ2 との混合ガスを用いた異方性エッチン
グにより金属膜６、第１のシリサイド層５および多結晶
シリコン層４を連続的にパターニングする。この状態を
図１（ｄ）に示す。
極形成用のレジストパターン（図示せず）を形成し、例
えばＣｌ2 とＯ2 との混合ガスを用いた異方性エッチン
グにより金属膜６、第１のシリサイド層５および多結晶
シリコン層４を連続的にパターニングする。この状態を
図１（ｄ）に示す。
【００１７】この後、第１のシリサイド層５中の過剰の
Ｓｉは、例えば拡散層の活性化アニール等、後工程での
熱処理工程において金属膜６中へ移動し、図１（ｅ）に
示すように第２のシリサイド層７を形成し、第１のシリ
サイド層５との積層シリサイドによるポリサイド構造の
ゲート電極８を完成する。
Ｓｉは、例えば拡散層の活性化アニール等、後工程での
熱処理工程において金属膜６中へ移動し、図１（ｅ）に
示すように第２のシリサイド層７を形成し、第１のシリ
サイド層５との積層シリサイドによるポリサイド構造の
ゲート電極８を完成する。
【００１８】ＨＴ−ＷＳｉx を用いた従来のポリサイド
導電体の場合には、ＨＴ−ＷＳｉx中の過剰Ｓｉは下層
の多結晶シリコン層中に吸収され、ＷＳｉの膜厚が減少
し、シート抵抗の増加や変動が生じたが、本実施例によ
れば、ＨＴ−ＷＳｉx からなる第１のシリサイド層５中
の過剰Ｓｉは上層の金属膜６中に移動し、低抵抗の第２
のシリサイド層７を形成するのでシート抵抗が増加する
ことがない。
導電体の場合には、ＨＴ−ＷＳｉx中の過剰Ｓｉは下層
の多結晶シリコン層中に吸収され、ＷＳｉの膜厚が減少
し、シート抵抗の増加や変動が生じたが、本実施例によ
れば、ＨＴ−ＷＳｉx からなる第１のシリサイド層５中
の過剰Ｓｉは上層の金属膜６中に移動し、低抵抗の第２
のシリサイド層７を形成するのでシート抵抗が増加する
ことがない。
【００１９】実施例２ 本実施例は本発明をメモリ半導体装置のビット線に用い
た例であり、これを図２を参照して説明する。
た例であり、これを図２を参照して説明する。
【００２０】図２において、シリコン等の半導体基板
１、フィールド酸化膜２およびゲート酸化膜３およびゲ
ート電極８は前実施例１で図１（ａ）〜（ｅ）を参照し
て説明したものと同じである。本実施例ではさらに全面
にＳｉＯ2 からなる層間絶縁膜９を形成し、ゲート電極
８間の半導体基板１に臨んでコンタクトホール１０を開
口する。
１、フィールド酸化膜２およびゲート酸化膜３およびゲ
ート電極８は前実施例１で図１（ａ）〜（ｅ）を参照し
て説明したものと同じである。本実施例ではさらに全面
にＳｉＯ2 からなる層間絶縁膜９を形成し、ゲート電極
８間の半導体基板１に臨んでコンタクトホール１０を開
口する。
【００２１】つぎに全面に多結晶シリコン層１４および
第１のシリサイド層１５を形成する。膜の堆積条件等は
実施例１と同様である。本実施例の場合ＨＴ−ＷＳｉx
による第１のシリサイド層１５のステップカバレッジが
優れていることから、微細なコンタクトホール１０内に
段切れなく堆積することが可能である。この後図２
（ａ）に示すようにＴｉからなる金属膜１６を一例とし
て３０ｎｍの厚さに形成する。本実施例では、金属膜１
７はステップカバレッジを確保するため下記条件による
減圧ＣＶＤ法により形成した。もちろん実施例１と同様
にスパッタリングにより形成してもよい。 ＴｉＣｌ4 １０ ｓｃｃｍ Ｈ2 ５０ ｓｃｃｍ Ａｒ ４３ ｓｃｃｍ ガス圧力 ０．２３ Ｐａ 基板温度 ４２０ ℃
第１のシリサイド層１５を形成する。膜の堆積条件等は
実施例１と同様である。本実施例の場合ＨＴ−ＷＳｉx
による第１のシリサイド層１５のステップカバレッジが
優れていることから、微細なコンタクトホール１０内に
段切れなく堆積することが可能である。この後図２
（ａ）に示すようにＴｉからなる金属膜１６を一例とし
て３０ｎｍの厚さに形成する。本実施例では、金属膜１
７はステップカバレッジを確保するため下記条件による
減圧ＣＶＤ法により形成した。もちろん実施例１と同様
にスパッタリングにより形成してもよい。 ＴｉＣｌ4 １０ ｓｃｃｍ Ｈ2 ５０ ｓｃｃｍ Ａｒ ４３ ｓｃｃｍ ガス圧力 ０．２３ Ｐａ 基板温度 ４２０ ℃
【００２２】この後下記条件により熱処理を施す。 Ｎ2 １００ ％ 基板温度 ８００ ℃ 時間 １０ 分 本熱処理工程により、第１のシリサイド層１５中の過剰
なＳｉは金属膜１６中に移動し、図２（ｂ）に示すよう
に第２のシリサイド層１７を形成する。この後常法に準
拠してレジストパターン形成および異方性エッチングに
よりビット線を完成する。
なＳｉは金属膜１６中に移動し、図２（ｂ）に示すよう
に第２のシリサイド層１７を形成する。この後常法に準
拠してレジストパターン形成および異方性エッチングに
よりビット線を完成する。
【００２３】ＨＴ−ＷＳｉx を用いた従来のポリサイド
配線の場合には、ＨＴ−ＷＳｉx 中の過剰Ｓｉは下層の
多結晶シリコン層中に吸収され、ＷＳｉの膜厚が減少
し、シート抵抗の増加や変動が生じたが、本実施例によ
れば、ＨＴ−ＷＳｉx からなる第１のシリサイド層１５
中の過剰Ｓｉは上層の金属膜１６中に移動し、低抵抗の
第２のシリサイド層１７を形成するのでビット線のシー
ト抵抗が増加することがない。
配線の場合には、ＨＴ−ＷＳｉx 中の過剰Ｓｉは下層の
多結晶シリコン層中に吸収され、ＷＳｉの膜厚が減少
し、シート抵抗の増加や変動が生じたが、本実施例によ
れば、ＨＴ−ＷＳｉx からなる第１のシリサイド層１５
中の過剰Ｓｉは上層の金属膜１６中に移動し、低抵抗の
第２のシリサイド層１７を形成するのでビット線のシー
ト抵抗が増加することがない。
【００２４】以上本発明を２例の実施例により説明した
が、本発明はこれら実施例に何ら限定されるものではな
い。例えば、第１のシリサイド層をＨＴ−ＷＳｉx で形
成したが、ＨＴ−ＭｏＳｉx やＨＴ−ＴａＳｉx 等他の
高融点金属シリサイドや遷移金属シリサイドで形成して
もよい。かかるシリサイド層中に過剰のＳｉが含まれて
いる場合に本発明を好適に適用することができる。
が、本発明はこれら実施例に何ら限定されるものではな
い。例えば、第１のシリサイド層をＨＴ−ＷＳｉx で形
成したが、ＨＴ−ＭｏＳｉx やＨＴ−ＴａＳｉx 等他の
高融点金属シリサイドや遷移金属シリサイドで形成して
もよい。かかるシリサイド層中に過剰のＳｉが含まれて
いる場合に本発明を好適に適用することができる。
【００２５】第２のシリサイド層をＴｉＳｉx で形成し
たが、前述のようにＺｒＳｉx 、ＨｆＳｉx およびＶＳ
ｉx 等を採用することが可能である。
たが、前述のようにＺｒＳｉx 、ＨｆＳｉx およびＶＳ
ｉx 等を採用することが可能である。
【００２６】ポリサイド導電体の下層としては多結晶シ
リコンを用いるのが通常であるが、本出願人が先に出願
した特開昭６３−１６３号公報で開示したように、非晶
質シリコンを用いてもよい。非晶質シリコンは、ＭＯＳ
ＦＥＴのゲート電極・配線として最終的に機能する段階
では、注入不純物の活性化熱処理工程等の熱処理により
多結晶シリコンに変換されるので、ポリサイド構造とな
る。
リコンを用いるのが通常であるが、本出願人が先に出願
した特開昭６３−１６３号公報で開示したように、非晶
質シリコンを用いてもよい。非晶質シリコンは、ＭＯＳ
ＦＥＴのゲート電極・配線として最終的に機能する段階
では、注入不純物の活性化熱処理工程等の熱処理により
多結晶シリコンに変換されるので、ポリサイド構造とな
る。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
のポリサイド導電体によれば、ＳｉリッチなＨＴシリサ
イドを用いたポリサイド導電体において、さらに第２の
シリサイド層を積層した構造を採用することにより、安
定した低抵抗の電極・配線を提供することが可能とな
る。また本発明のポリサイド導電体の製造方法によれ
ば、ＳｉリッチなＨＴシリサイド層上にＴｉ等の金属膜
を形成しておくことにより、過剰Ｓｉを金属膜中に吸収
し第２のシリサイド層を形成するので、安定した低抵抗
の電極・配線を製造することが可能となる。したがっ
て、ステップカバレッジに優れ、膜中のフッ素原子が少
ないＨＴ−シリサイドの特長を充分に活かした低抵抗の
ポリサイド導電体およびその製造方法を提供することで
きる。
のポリサイド導電体によれば、ＳｉリッチなＨＴシリサ
イドを用いたポリサイド導電体において、さらに第２の
シリサイド層を積層した構造を採用することにより、安
定した低抵抗の電極・配線を提供することが可能とな
る。また本発明のポリサイド導電体の製造方法によれ
ば、ＳｉリッチなＨＴシリサイド層上にＴｉ等の金属膜
を形成しておくことにより、過剰Ｓｉを金属膜中に吸収
し第２のシリサイド層を形成するので、安定した低抵抗
の電極・配線を製造することが可能となる。したがっ
て、ステップカバレッジに優れ、膜中のフッ素原子が少
ないＨＴ−シリサイドの特長を充分に活かした低抵抗の
ポリサイド導電体およびその製造方法を提供することで
きる。
【図１】本発明を適用した実施例１をその工程順に説明
する概略断面図であり、（ａ）はゲート酸化膜上に多結
晶シリコン層を形成した状態、（ｂ）は第１のシリサイ
ド層を形成した状態、（ｃ）は金属膜を形成した状態、
（ｄ）は金属膜、第１のシリサイド層および多結晶シリ
コン層をパターニングした状態、（ｅ）は熱処理により
第２のシリサイド層を形成し、ゲート電極を完成した状
態である。
する概略断面図であり、（ａ）はゲート酸化膜上に多結
晶シリコン層を形成した状態、（ｂ）は第１のシリサイ
ド層を形成した状態、（ｃ）は金属膜を形成した状態、
（ｄ）は金属膜、第１のシリサイド層および多結晶シリ
コン層をパターニングした状態、（ｅ）は熱処理により
第２のシリサイド層を形成し、ゲート電極を完成した状
態である。
【図２】本発明を適用した実施例２をその工程順に説明
する概略断面図であり、（ａ）はコンタクトホールを開
口した層間絶縁膜上に多結晶シリコン層、第１のシリサ
イド層および金属膜を順次形成した状態、（ｂ）は熱処
理により第２のシリサイド層を形成した状態である。
する概略断面図であり、（ａ）はコンタクトホールを開
口した層間絶縁膜上に多結晶シリコン層、第１のシリサ
イド層および金属膜を順次形成した状態、（ｂ）は熱処
理により第２のシリサイド層を形成した状態である。
【図３】本発明のポリサイド導電体の製造方法の原理を
説明するための概略断面図であり、（ａ）多結晶シリコ
ン層上にＨＴ−ＷＳｉx および金属膜を形成した状態、
（ｂ）は熱処理により第２のシリサイド層を形成した状
態である。
説明するための概略断面図であり、（ａ）多結晶シリコ
ン層上にＨＴ−ＷＳｉx および金属膜を形成した状態、
（ｂ）は熱処理により第２のシリサイド層を形成した状
態である。
【図４】従来のポリサイド導電体の問題点を説明するた
めの概略断面図であり、（ａ）は多結晶シリコン層上に
ＨＴ−ＷＳｉx を形成した状態、（ｂ）は熱処によりＨ
Ｔ−ＷＳｉx の膜厚が減少した状態である。
めの概略断面図であり、（ａ）は多結晶シリコン層上に
ＨＴ−ＷＳｉx を形成した状態、（ｂ）は熱処によりＨ
Ｔ−ＷＳｉx の膜厚が減少した状態である。
１ 半導体基板 ４、１４、２４ 多結晶シリコン層 ５、１５ 第１のシリサイド層 ６、１６、２６ 金属膜 ７、１７、２７ 第２のシリサイド層 ８ ゲート電極 １８ ビット線 ２５ ＨＴ−ＷＳｉx 層
Claims (7)
- 【請求項１】 下地材料層上に、不純物を含む多結晶シ
リコン層、第１のシリサイド層および第２のシリサイド
層をこの順に形成した積層構造を有することを特徴とす
るポリサイド導電体。 - 【請求項２】 第１のシリサイド層は、分子式ＭＳｉx
（ｘは金属原子）で表した場合、ｎは２．０以上３．０
以下であることを特徴とする、請求項１記載のポリサイ
ド導電体。 - 【請求項３】 第２のシリサイド層は、ＴｉＳｉy 、Ｚ
ｒＳｉy 、ＨｆＳｉyおよびＶＳｉy のうちのいずれか
１種であることを特徴とする、請求項１記載のポリサイ
ド導電体。 - 【請求項４】 下地材料層上に、不純物を含む多結晶シ
リコン層を形成する工程、 ４００℃以上８００℃以下の堆積温度のＣＶＤ法により
第１のシリサイド層を形成する工程、 金属膜を形成する工程、 熱処理を施し、前記第１のシリサイド層と前記金属膜と
の反応により、第２のシリサイド層を形成する工程、 をこの順に施すことを特徴とするポリサイド導電体の製
造方法。 - 【請求項５】 第１のシリサイド層は、分子式ＭＳｉx
（ｘは金属原子）で表した場合、ｘは２．０以上３．０
以下であることを特徴とする、請求項４記載のポリサイ
ド導電体の製造方法。 - 【請求項６】 金属膜は、Ｔｉ、Ｚｒ、ＨｆおよびＶの
うちのいずれか１種であることを特徴とする、請求項４
記載のポリサイド導電体の製造方法。 - 【請求項７】 第２のシリサイド層は、ＴｉＳｉy 、Ｚ
ｒＳｉy 、ＨｆＳｉyおよびＶＳｉy のうちのいずれか
１種であることを特徴とする、請求項４記載のポリサイ
ド導電体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19272895A JPH0945634A (ja) | 1995-07-28 | 1995-07-28 | ポリサイド導電体およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19272895A JPH0945634A (ja) | 1995-07-28 | 1995-07-28 | ポリサイド導電体およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945634A true JPH0945634A (ja) | 1997-02-14 |
Family
ID=16296084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19272895A Pending JPH0945634A (ja) | 1995-07-28 | 1995-07-28 | ポリサイド導電体およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311208B1 (ko) * | 1998-06-30 | 2002-02-28 | 박종섭 | 반도체 소자 및 그 제조방법 |
-
1995
- 1995-07-28 JP JP19272895A patent/JPH0945634A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311208B1 (ko) * | 1998-06-30 | 2002-02-28 | 박종섭 | 반도체 소자 및 그 제조방법 |
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