KR20040056461A - 수평형 ｐ-ｉ-ｎ 다이오드의 제조 방법 - Google Patents
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Abstract
본 발명은 수평형 p-i-n 다이오드의 구조 및 그 제조 방법에 관한 것으로서, 특히 그 구조는 반도체 기판 상부에 형성된 제 1도전형 불순물층과, 제 1도전형 불순물층과 소정 거리 이격되어 반도체 기판 상부에 형성된 제 2도전형 불순물층과, 제 1도전형 불순물층과 제 2도전형 불순물층 사이의 기판 상부에 형성된 진성 반도체층이 모두 단일 평면상에 구현된다. 그러므로 본 발명은 p-i-n 다이오드를 수직형에서 수평형 구조로 변경함으로써 공핍 영역(depletion region)을 조정하는 진성 반도체층의 폭을 제어하기 쉽고 로직 소자에 많이 사용되고 있는 비정질 폴리실리콘에 도전형 불순물 이온 주입 공정을 실시하여 p, n 영역을 제조하기 때문에 비정질 폴리 실리콘이 사용되는 일반 로직 소자와 복합화하여 SOC 소자로 구현하는데 용이하다.
Description
본 발명은 반도체 장치의 p-i-n 다이오드의 제조 방법에 관한 것으로서, 특히 수평형 p-i-n 다이오드의 제조 방법에 관한 것이다.
일반적으로 p-i(intrinsic)-n 다이오드는 p형 불순물층과 n형 불순물층 사이에 진성 반도체층(intrinsic layer)이 있는 포토 다이오드이다. 이는 광통신에서 주로 광신호를 검출하여 전기신호로 변환하는 역할을 한다.
도 1은 종래 기술에 의한 수직형 p-i-n 다이오드를 나타낸 수직 단면도이다. 도 1을 참조하면, 종래 수직형 p-i-n 다이오드는 다음과 같이 제조된다.
반도체 기판(미도시함)으로서 실리콘 기판 상부에 n+형 불순물층(10)을 형성하고 그 위에 실리콘을 애피택셜 성장시킨 애피택셜층을 진성 반도체층(i)(20)으로 형성한 후에 그 상부에 p+형 불순층(30)을 형성한다. 이때 진성 반도체층(20)은 완전한 진성 반도체층이 아니더라도 저항값만 높이기만 하면 된다.
상기와 같이, 반도체 기판에 순차적으로 n+형 불순물층(10), 진성 반도체층(i)(20), 및 p+형 불순층(30)이 적층된 종래 p-i-n 다이오드는 수직형 구조를 갖는다. 더욱이 진성 반도체층(20)을 형성하기 위해서는 애피택셜 제조 공정을 적용해야 되기 때문에 다이오드의 공핍 영역을 결정하는 진성 반도체층(20)의 두께를 정확하게 조정하기 어려웠다. 또한 애피택셜 제조 공정은 다른 공정에 비해 공정 시간이 길어지므로 이로 인한 제조 원가가 증가되었다.
또한 종래 기술에 의한 수직형 p-i-n 다이오드는 순차적으로 n+형 불순물층(10), 진성 반도체층(i)(20), 및 p+형 불순층(30)이 적층된 구조를 갖기때문에 일반 로직(LOGIC) 소자와 함께 복합 소자로 구성하는데 어려움이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 p-i-n 다이오드를 수평형 구조로 변경함으로써 공핍 영역(depletion region)을 조정하는 진성 반도체층의 폭을 제어하기 쉽고 로직 소자에 많이 사용되고 있는 비정질 폴리실리콘에 도전형 불순물 이온 주입 공정만 실시하기 때문에 제조 공정이 용이하며 일반 로직 소자와 복합성을 쉬운 수평형 p-i-n 다이오드의 구조 및 그 제조 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 수직형 p-i-n 다이오드를 나타낸 수직 단면도,
도 2는 본 발명에 따른 수평형 p-i-n 다이오드를 나타낸 레이아웃도,
도 3a 및 도 3b는 도 2의 A-A'선과 B-B'선에 의해 절단한 수평형 p-i-n 다이오드를 나타낸 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 제 1도전형 불순물층
110 : 진성 반도체층
120 : 제 2도전형 불순물층
130 : 콘택 전극
140 : 배선
상기 목적을 달성하기 위하여 본 발명은 p-i-n 다이오드에 있어서, 반도체 기판 상부에 형성된 제 1도전형 불순물층과, 제 1도전형 불순물층과 소정 거리 이격되어 반도체 기판 상부에 형성된 제 2도전형 불순물층과, 제 1도전형 불순물층과 제 2도전형 불순물층 사이의 기판 상부에 형성된 진성 반도체층이 모두 단일 평면상에 구현된다.
상기 목적을 달성하기 위하여 본 발명의 방법은 p-i-n 다이오드의 제조 방법에 있어서, 반도체 기판 상부 전면에 비정질 폴리 실리콘층을 증착하는 단계와, 비정질 폴리 실리콘층의 제 1영역에 제 1도전형 불순물을 이온주입하여 제 1도전형 불순물층을 형성하는 단계와, 비정질 폴리 실리콘층의 제 1영역과 소정 거리 이격되는 제 2영역에 제 2도전형 불순물을 이온주입하여 제 2도전형 불순물층을 형성함과 동시에 제 1도전형 불순물층과 제 2도전형 불순물층 사이의 기판에 진성 반도체층을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 수평형 p-i-n 다이오드를 나타낸 레이아웃도이다. 도 2를 참조하면, 본 발명의 수평형 p-i-n 다이오드는 반도체 기판(미도시함) 상부에 형성된 제 1도전형 불순물층(p+)(100)과, 제 1도전형 불순물층(100)과 소정 거리 이격되어 반도체 기판 상부에 형성된 제 2도전형 불순물층(n+)(120)과, 제 1도전형 불순물층(100)과 제 2도전형 불순물층(120) 사이의 기판 상부에 형성된 진성 반도체층(i)(110)이 모두 기판의 단일 평면상에 구현된다.
여기서 제 1도전형 불순물층(100)은 p형 불순물층이며 제 2도전형 불순물층(120)은 n형 불순물층이다. 예를 들어, 제 1도전형 불순물층(100)은 B+ 또는 BF2로 이온 주입되며 1.0E15∼1.0E16/㎠ 이온 농도를 갖는다. 그리고 제 2도전형 불순물층(120)은 As 또는 P로 이온주입되며 1.0E15∼1.0E16/㎠ 이온 농도를 갖는다.
도 3a 및 도 3b는 도 2의 A-A'선과 B-B'선에 의해 절단한 수평형 p-i-n 다이오드를 나타낸 수직 단면도이다.
도 3a를 참조하면, 본 발명의 수평형 p-i-n 다이오드에 있어서 제 1도전형불순물층(100)과 제 2도전형 불순물층(120) 사이의 간격인 진성 반도체층(110)의 폭(w)은 다이오드의 공핍 영역에 따라 조정된다.
도 2 및 도 3b를 참조하면, 본 발명의 수평형 p-i-n 다이오드는 제 1도전형 불순물층(100), 진성 반도체층(110) 및 제 2도전형 불순물층(120)이 동일한 평면 상에 있는 반도체 기판 전면에 층간 절연막(124)이 형성되며 층간 절연막(124)의 콘택홀을 통해 제 1도전형 불순물층(100)과 제 2도전형 불순물층(120)에 접합된 콘택 전극(130) 및 배선(140)을 갖는다.
한편, 도 2 내지 도 3a, 도 3b를 참조하면 본 발명에 따른 수평형 p-i-n 다이오드의 제조 방법은 다음과 같다.
우선, 반도체 기판(미도시됨) 상부 전면에 비정질 폴리 실리콘층을 증착한다. 이때 비정질 폴리 실리콘층은 애피택셜층에 비해 저항값이 높기 때문에 진성 반도체층으로 사용될 수 있으며 수평형 다이오드를 구현하기 위해 비정질 폴리 실리콘층에 이온 주입 공정으로 p-i-n 다이오드의 제 1 및 제 2도전형(p형/n형) 불순물층을 형성하기 위한 물질층이다. 여기서 비정질 폴리실리콘층은 CVD(Chemical Vapor Deposition)로 SiH4 가스를 이용하여 증착하고 그 증착 두께는 수백 ??∼수㎛까지로 한다.
사진 공정을 진행하여 비정질 폴리 실리콘층 상부에 p-i-n 다이오드의 제 1영역을 오픈하고 나머지 영역을 마스킹하는 포토레지스트 패턴을 형성하고 오픈된 제 1영역의 비정질 폴리 실리콘층에 제 1도전형 불순물, 예를 들어 p형 불순물인 B+ 또는 BF2을 이온주입하여 제 1도전형 불순물층(100)을 형성한다. 그리고 포토레지스트 패턴을 제거한다. 여기서 p형 불순물의 이온 주입은 수십 KeV∼수백KeV의 에너지 세기로 1.0E15∼1.0E16/㎠ 농도가 되도록 한다.
다시 사진 공정을 진행하여 비정질 폴리 실리콘층의 제 1영역과 소정 거리 이격되는 제 2영역을 오픈하고 나머지 영역을 마스킹하는 포토레지스트 패턴을 형성하고 오픈된 제 2영역의 비정질 폴리 실리콘층에 제 2도전형 불순물, 예를 들어 n형 불순물인 As 또는 P를 이온주입하여 제 2도전형 불순물층(120)을 형성한다. 그리고 포토레지스트 패턴을 제거한다. 여기서 제 2도전형 불순물의 이온 주입은 수십 KeV∼수백KeV의 에너지 세기로 1.0E15∼1.0E16/㎠ 농도가 되도록 한다.
이러한 제 1 및 제 2도전형 불순물 이온주입 공정에 의해 제 1도전형 불순물층(100)과 제 2도전형 불순물층(120) 사이의 기판에 p형 또는 n형 불순물이 이온 주입이 되지 않는 비정질 폴리 실리콘층인 진성 반도체층(i)(110)이 형성된다. 진성 반도체층(110)의 폭(w)은 다이오드의 공핍 영역에 따라 조정된다.
이러한 이온 주입 공정이 완료된 후에, 제 1도전형 불순물층(100), 진성 반도체층(110) 및 제 2도전형 불순물층(120)이 있는 반도체 기판 전면에 층간 절연막(124)을 형성한다.
사진 공정으로 층간 절연막(124) 상부에 제 1도전형 불순물층(100)과 제 2도전형 불순물층(120)의 일부를 오픈하는 포토레지스트 패턴을 형성하고 건식 식각 공정으로 층간 절연막(124)을 식각해서 제 1도전형 불순물층(100)과 제 2도전형 불순물층(120)의 표면이 드러나는 콘택홀(미도시함)을 각각 형성한다. 그리고 포토레지스트 패턴을 제거한다.
콘택홀이 형성된 층간 절연막(124)에 금속 배선 공정을 실시하여 제 1도전형 불순물층(100)과 제 2도전형 불순물층(120)에 접합된 콘택 전극(130) 및 배선(140)을 형성한다.
그러므로, 본 발명에 따라 제조된 수평형 p-i-n 다이오드는 포토 다이오드의 응용 범위에 따라 진성 반도체층(110)으로 사용되며 제 1 및 제 2도전형 불순물층(100, 120)의 재료인 비정질 폴리 실리콘층의 두께를 증착 공정에 쉽게 제어할 수 있으며 이온 주입 공정으로 제 1도전형 불순물층(p+)(100), 진성 반도체층(i)(110), 제 2도전형 불순물층(n+)(120)의 폭을 쉽게 조정할 수 있어 고주파에 용이하게 진성 반도체층(i)의 폭을 조정할 수 있다. 게다가 본 발명의 제 1 및 제 2도전형 불순물층(100, 120)은 이온 주입의 도우즈 및 에너지로 다이오드의 n+/p+ 농도 조절이 용이하다.
상기한 바와 같이, 본 발명은 수평형 p-i-n 다이오드 재료를 비정질 폴리 실리콘층으로 사용하고 이온 주입 공정으로 p, n 영역을 형성함으로써 공핍 영역으로 사용되는 진성 반도체층(i)의 폭을 쉽게 조정할 수 있다. 따라서 진성 반도체층의 영역을 증가시켜 와이드 공핍 영역을 갖는 다이오드를 제조함으로써 높은 퀀텀 효율, 낮은 접합 커패시턴스, 긴 통과(transit) 시간이 요구되는 고주파수에 적합한 포토다이오드 특성을 만족시킬 수 있다.
또한 본 발명은 종래 수직형 p-i-n 다이오드에서 사용된 애피택셜 성장 공정대신에 비정질 폴리 실리콘층으로 다이오드를 제조하기 때문에 로직 소자와 복합성을 가짐으로써 SOC(System On Chip)을 구현할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (12)
- p-i-n 다이오드에 있어서,반도체 기판 상부에 형성된 제 1도전형 불순물층;상기 제 1도전형 불순물층과 소정 거리 이격되어 상기 반도체 기판 상부에 형성된 제 2도전형 불순물층; 및상기 제 1도전형 불순물층과 제 2도전형 불순물층 사이의 기판 상부에 형성된 진성 반도체층이 모두 단일 평면상에 구현되는 것을 특징으로 하는 수평형 p-i-n 다이오드의 구조.
- 제 1항에 있어서, 상기 제 1도전형 불순물층은 p형 불순물층이며 상기 제 2도전형 불순물층은 n형 불순물층인 것을 특징으로 하는 수평형 p-i-n 다이오드의 구조.
- 제 2항에 있어서, 상기 제 1도전형 불순물층은 B+ 또는 BF2로 이온 주입되며 1.0E15∼1.0E16/㎠ 이온 농도를 갖는 것을 특징으로 하는 수평형 p-i-n 다이오드의 구조.
- 제 2항에 있어서, 상기 제 2도전형 불순물층은 As 또는 P로 이온주입되며 1.0E15∼1.0E16/㎠ 이온 농도를 갖는 것을 특징으로 하는 수평형 p-i-n 다이오드의 구조.
- 제 1항에 있어서, 상기 제 1도전형 불순물층과 제 2도전형 불순물층 사이의 간격인 진성 반도체층의 폭은 다이오드의 공핍 영역에 따라 조정되는 것을 특징으로 하는 수평형 p-i-n 다이오드의 구조.
- 제 1항에 있어서, 상기 제 1도전형 불순물층, 진성 반도체층 및 제 2도전형 불순물층이 있는 반도체 기판 전면에 층간 절연막이 형성되며 상기 층간 절연막의 콘택홀을 통해 상기 제 1도전형 불순물층과 상기 제 2도전형 불순물층에 접합된 콘택 전극 및 배선을 더 구비한 것을 특징으로 하는 수평형 p-i-n 다이오드의 구조.
- p-i-n 다이오드의 제조 방법에 있어서,반도체 기판 상부 전면에 비정질 폴리 실리콘층을 증착하는 단계;상기 비정질 폴리 실리콘층의 제 1영역에 제 1도전형 불순물을 이온주입하여제 1도전형 불순물층을 형성하는 단계; 및상기 비정질 폴리 실리콘층의 제 1영역과 소정 거리 이격되는 제 2영역에 제 2도전형 불순물을 이온주입하여 제 2도전형 불순물층을 형성함과 동시에 상기 제 1도전형 불순물층과 제 2도전형 불순물층 사이의 기판에 진성 반도체층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 수평형 p-i-n 다이오드의 제조 방법.
- 제 7항에 있어서, 상기 비정질 폴리실리콘층은 CVD로 SiH4 가스를 이용하여 증착하고 그 증착 두께는 수백 ??∼수㎛까지인 것을 특징으로 하는 수평형 p-i-n 다이오드의 제조 방법.
- 제 7항에 있어서, 상기 제 1도전형 불순물은 B+ 또는 BF2를 이용하며 수십 KeV∼수백KeV의 에너지 세기로 1.0E15∼1.0E16/㎠ 농도가 되도록 이온주입되는 것을 특징으로 하는 수평형 p-i-n 다이오드의 제조 방법.
- 제 7항에 있어서, 상기 제 2도전형 불순물은 As 또는 P를 이용하며 수십 KeV∼수백KeV의 에너지 세기로 1.0E15∼1.0E16/㎠ 농도가 되도록 이온주입되는 것을특징으로 하는 수평형 p-i-n 다이오드의 제조 방법.
- 제 7항에 있어서, 상기 제 1도전형 불순물층과 제 2도전형 불순물층 사이의 간격인 진성 반도체층의 폭은 다이오드의 공핍 영역에 따라 조정되는 것을 특징으로 하는 수평형 p-i-n 다이오드의 제조 방법.
- 제 7항에 있어서, 상기 진성 반도체층을 형성하는 단계이후에, 상기 제 1도전형 불순물층, 진성 반도체층 및 제 2도전형 불순물층이 있는 반도체 기판 전면에 층간 절연막을 형성하는 단계;상기 층간 절연막을 통해 제 1도전형 불순물층과 제 2도전형 불순물층에 각각 콘택홀을 형성하는 단계;상기 콘택홀이 형성된 층간 절연막에 금속 배선 공정을 실시하여 상기 제 1도전형 불순물층과 상기 제 2도전형 불순물층에 접합된 콘택 전극 및 배선을 형성하는 단계를 더 포함한 것을 특징으로 하는 수평형 p-i-n 다이오드의 제조 방법.
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