WO2023157571A1 - 機能素子およびその製造方法 - Google Patents

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WO2023157571A1
WO2023157571A1 PCT/JP2023/001942 JP2023001942W WO2023157571A1 WO 2023157571 A1 WO2023157571 A1 WO 2023157571A1 JP 2023001942 W JP2023001942 W JP 2023001942W WO 2023157571 A1 WO2023157571 A1 WO 2023157571A1
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WO
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electrode
film
substrate
photoelectric conversion
layer
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Application number
PCT/JP2023/001942
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English (en)
French (fr)
Inventor
義和 山岡
真一 町田
三四郎 宍戸
Original Assignee
パナソニックＩｐマネジメント株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present disclosure relates to functional elements and manufacturing methods thereof.
  • Such a functional element such as a photoelectric conversion element includes, for example, a substrate on which an electrode for collecting charges generated in the photoelectric conversion layer and an electrode for controlling the voltage applied to the photoelectric conversion layer are exposed on the surface. Used.
  • a functional layer including a photoelectric conversion layer is laminated by forming a film of a semiconductor material on the substrate using a coating method such as spin coating. Then, the functional layer on the electrode for controlling the voltage applied to the photoelectric conversion layer is removed to expose the electrode, and a conductive layer connected to the functional layer is formed on the electrode, thereby A control voltage can now be applied to the conversion layer.
  • Patent Document 1 discloses an imaging device as a functional device manufactured using the above method.
  • An object of the present disclosure is to provide a functional element capable of improving yield and a method of manufacturing the same.
  • a method for manufacturing a functional element includes preparing a substrate in which a first electrode and a second electrode are exposed on the upper surface, and placing at least part of the upper surface of the first electrode above the substrate. forming a first film having an exposed gap; forming a second film on the first electrode, the second electrode and the first film using a coating method; exposing the at least a portion of the top surface of the first electrode by removing a portion of the film over the first electrode; and forming an electrical contact over the first electrode. .
  • a functional element includes a substrate, a first electrode provided on an upper surface of the substrate, at least one second electrode provided on the upper surface of the substrate, and a a first film provided with a gap overlapping at least a portion of the upper surface of the first electrode in top view; a functional layer positioned on the at least one second electrode; and a functional layer positioned on the functional layer.
  • a third electrode and an electrical contact connected to the first electrode through the gap in the first film and electrically connecting the first electrode and the third electrode.
  • the height of the surface of the first film from the top surface of the substrate is lower than the height of the surface of the functional film from the top surface of the substrate.
  • yield can be improved.
  • FIG. 1 is a cross-sectional view of a photoelectric conversion element according to an embodiment.
  • FIG. 2A is a plan view showing an example of a top view shape of a first electrode according to the embodiment; 2B is a plan view showing an example of a top view shape of a patterned film formed on a first electrode according to the embodiment;
  • FIG. 2C is a plan view showing another example of the top view shape of the patterned film formed on the first electrode according to the embodiment.
  • FIG. 2D is a plan view showing still another example of the top view shape of the patterned film formed on the first electrode according to the embodiment.
  • FIG. 3A is a cross-sectional view showing another example of arrangement of patterned films according to the embodiment.
  • FIG. 3B is a cross-sectional view showing still another example of the arrangement of patterned films according to the embodiment.
  • FIG. 4 is a flow chart of a method for manufacturing a photoelectric conversion element according to the embodiment.
  • FIG. 5 is a diagram for explaining a process of preparing a substrate according to the embodiment.
  • FIG. 6A is a diagram for explaining an example of a process of forming a patterned film according to the embodiment;
  • FIG. 6B is a diagram for explaining an example of a process of forming a patterned film according to the embodiment;
  • FIG. 6C is a diagram for explaining an example of a process of forming a patterned film according to the embodiment;
  • FIG. 6D is a diagram for explaining an example of a process of forming a patterned film according to the embodiment;
  • FIG. 6A is a diagram for explaining an example of a process of forming a patterned film according to the embodiment
  • FIG. 6B is a diagram for explaining an example of a process of
  • FIG. 7A is a diagram for explaining another example of the process of forming the patterned film according to the embodiment
  • FIG. 7B is a diagram for explaining another example of the process of forming the patterned film according to the embodiment
  • FIG. 8 is a diagram for explaining a process of forming a functional layer and a process of forming a third electrode according to the embodiment.
  • FIG. 9A is a diagram for explaining a process of removing a functional layer according to the embodiment
  • FIG. 9B is a diagram for explaining the process of removing the functional layer according to the embodiment;
  • FIG. 10 is a diagram for explaining a process of forming electrical contacts according to the embodiment.
  • FIG. 11 is a cross-sectional view of a photoelectric conversion element according to a modification of the embodiment;
  • FIG. 11 is a cross-sectional view of a photoelectric conversion element according to a modification of the embodiment; FIG.
  • FIG. 12 is a top view of a photoelectric conversion element according to a modification of the embodiment
  • 13 is a diagram illustrating an example of a circuit configuration of an imaging device according to an embodiment
  • FIG. 14 is a cross-sectional view schematically showing the device structure of a pixel in the imaging device according to the embodiment.
  • a method for manufacturing a functional element includes preparing a substrate in which a first electrode and a second electrode are exposed on the upper surface, and placing at least part of the upper surface of the first electrode above the substrate. forming a first film having an exposed gap; forming a second film on the first electrode, the second electrode and the first film using a coating method; exposing the at least a portion of the top surface of the first electrode by removing a portion of the film over the first electrode; and forming an electrical contact over the first electrode. .
  • the second film formed by the coating method By forming the first film with the gap on the first electrode, the second film formed by the coating method accumulates in the gap of the first film on the first electrode and becomes thicker. Therefore, in the step of removing the portion of the second film above the first electrode, it is possible to prevent the first electrode 1 from shrinking or disappearing due to removal of the first electrode. As a result, poor connection between the first electrode and the electrical contact is suppressed. Therefore, the yield of manufactured functional elements can be improved.
  • the coating method may be spin coating. That is, in forming the second film, spin coating may be used as the coating method to form the second film.
  • the film thickness is likely to change due to unevenness of the surface on which the film is formed. Even when spin coating is used, shrinkage or disappearance of the first electrode can be suppressed.
  • the first film may be formed so as to cover a part of the first electrode.
  • the first film covers the first electrode, the height of the upper surface of the first film from the substrate can be easily increased, so that the second film can be formed thicker on the first electrode.
  • the gap may be at least one opening. That is, in forming the first film, the first film having at least one opening as the gap may be formed.
  • the gap is an opening
  • the second film is less likely to flow out from the opening when forming the second film, and a thicker second film can be formed on the first electrode.
  • the at least one opening may include a plurality of openings. That is, in forming the first film, the first film provided with a plurality of openings may be formed.
  • the size of each of the plurality of openings can be reduced, so that the second film can easily accumulate in each of the plurality of openings. Therefore, a thicker second film can be formed on the first electrode.
  • removing the portion of the second film above the first electrode may include removing the portion of the second film by etching using a halogen-based gas.
  • the portion of the second film above the first electrode may include a first portion and a second portion, and the portion of the second film above the first electrode is removed. This may include removing the first portion and removing the second portion not removed in removing the first portion.
  • a functional element includes a substrate, a first electrode provided on the upper surface of the substrate, at least one second electrode provided on the upper surface of the substrate, and a first film provided with a gap overlapping at least a part of the upper surface of the first electrode when viewed from above; a functional layer positioned on the at least one second electrode; and an electrical contact connected to the first electrode through the gap in the first membrane and electrically connecting the first electrode and the third electrode.
  • the height of the surface of the first film from the top surface of the substrate is lower than the height of the surface of the functional film from the top surface of the substrate.
  • the first electrode is protected by the first film provided with the gap by being arranged so as to sandwich the first electrode.
  • the functional layer on the first electrode is formed thick due to the gap of the first film, and the first electrode is removed and reduced. Or disappearance is suppressed.
  • poor connection between the first electrode and the electrical contact is suppressed. Therefore, the yield of functional elements can be improved.
  • the first electrode is etched when removing the functional layer, the portion immediately below the first film is protected from etching. As a result, the connection between the remaining side surface of the first electrode and the electrical contact is generated, thereby suppressing connection failure.
  • the first film may cover a portion of the first electrode.
  • the first film covers the first electrode, thereby further increasing the height of the top surface of the first film from the substrate. Since it is easy to increase the height, a thicker second film can be formed on the first electrode.
  • the gap may be at least one opening. That is, at least one opening may be provided in the first film as the gap.
  • the gap in the first film makes it easier for the functional layer on the first electrode to be formed thicker.
  • the at least one opening may include a plurality of openings. That is, the first film may have a plurality of openings.
  • each of the plurality of openings becomes smaller, so that, for example, when removing the functional layer temporarily formed on the first electrode during manufacturing, the functional layer on the first electrode is blocked by the gap of the first film. It becomes easy to form thicker.
  • the functional element may be a photoelectric conversion element
  • the functional layer may include a photoelectric conversion layer
  • the functional device may be an imaging device
  • the at least one second electrode may include a plurality of second electrodes
  • the functional layer may include a photoelectric conversion layer
  • the The plurality of second electrodes may be a plurality of pixel electrodes spaced apart from each other.
  • the first film may cover a region between two adjacent pixel electrodes among the plurality of pixel electrodes on the upper surface of the substrate.
  • the first film is also arranged between adjacent pixel electrodes. Therefore, even if a potential difference occurs due to a difference in the amount of charge collected between adjacent pixels, the first film suppresses charge transfer between adjacent pixel electrodes. Therefore, color mixture between adjacent pixels can be suppressed. Therefore, the first film can also be used to suppress color mixture between adjacent pixels, so that the yield of higher-performance imaging devices can be improved.
  • the photoelectric conversion layer may contain colloidal quantum dots.
  • the photoelectric conversion layer contains colloidal quantum dots, for example, when removing the functional layer temporarily formed on the first electrode during manufacturing, etching with high removal power using a halogen-based gas can be performed. done. Even in such a case, since the functional layer on the first electrode is formed thick, shrinkage or loss of the first electrode due to overetching can be suppressed.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking structure. It is used as a term defined by a relative positional relationship. Note that terms such as “upper” and “lower” are used only to designate the mutual arrangement of members, and are not intended to limit the orientation of the imaging device when it is used. Also, the terms “above” and “below” are used not only when two components are spaced apart from each other and there is another component between the two components, but also when two components are spaced apart from each other. It also applies when two components are in contact with each other and are placed in close contact with each other. In this specification, the direction in which the functional layers and the like are laminated on the substrate is defined as the upward direction.
  • the x-axis, y-axis and z-axis indicate the three axes of a three-dimensional orthogonal coordinate system.
  • the x-axis and y-axis are row and column directions, respectively, when the second electrodes are arranged in a matrix.
  • the z-axis is the stacking direction of the functional layers and the like stacked on the substrate.
  • the positive side in the z-axis direction is "upper" and the negative side in the z-axis direction is "downward.”
  • top view refers to a view from the positive side in the z-axis direction.
  • ordinal numbers such as “first” and “second” do not mean the number or order of constituent elements unless otherwise specified, so as to avoid confusion between constituent elements of the same kind and to distinguish between them. It is used for the purpose of
  • FIG. 1 is a cross-sectional view of a photoelectric conversion element 10A according to this embodiment. Note that FIG. 1 shows a part of the photoelectric conversion element 10A. Specifically, FIG. 1 is a diagram showing a region of a photoelectric conversion element 10A in which a first electrode 1 and a portion of a plurality of second electrodes 2 are provided on a substrate 11. As shown in FIG. A specific configuration of the imaging device including the photoelectric conversion device 10A shown in FIG. 1 will be described later.
  • the first electrode 1, the second electrode 2 and the third electrode 3 are, for example, film electrodes.
  • the first electrode 1 is arranged in a region different from the region of the substrate 11 where the plurality of second electrodes 2 are provided. Also, the first electrode 1 is arranged around the region where the functional layer 10 is provided. That is, the first electrode 1 does not overlap the functional layer 10 when viewed from above. In the example shown in FIG. 1, the number of first electrodes 1 is one, but the number of first electrodes 1 may be two or more. When two or more first electrodes 1 are arranged, they are arranged so as to sandwich or surround the functional layer 10, for example.
  • the first electrode 1 is connected to a wiring, plug, or the like (not shown) for supplying a voltage.
  • At least part of the upper surface 1 a of the first electrode 1 is in contact with the electrical contact 15 .
  • the first electrode 1 is electrically connected to the third electrode 3 via electrical contacts 15 .
  • the thickness of the first electrode 1 is, for example, 10 nm or more and 200 nm or less.
  • the second electrode 2 is an electrode layer for collecting charges generated in the photoelectric conversion layer 4 .
  • the second electrode 2 is a pixel electrode when the photoelectric conversion element 10A is used as an imaging element.
  • the second electrode 2 is provided on the upper surface 11 a of the substrate 11 .
  • the upper surface 2 a of the second electrode 2 is located above the upper surface 11 a of the substrate 11 , specifically, the upper surface 11 a around the second electrode 2 . That is, the upper surface 2a of the second electrode 2 is higher than the upper surface 11a of the substrate 11 in the stacking direction.
  • the distance between the adjacent second electrodes 2 is shorter than the distance between the first electrode 1 and the second electrode 2 closest to the first electrode 1, for example.
  • the thickness of the second electrode 2 is, for example, 10 nm or more and 200 nm or less. Moreover, the width of the second electrode 2 is, for example, 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the third electrode 3 is an electrode layer provided facing the second electrode 2 with the functional layer 10 interposed therebetween.
  • a third electrode 3 is located on the functional layer 10 .
  • the third electrode 3 collects charges of opposite polarity to the charges collected by the second electrode 2 .
  • a predetermined voltage is applied to the third electrode 3 via the first electrode 1 and the electrical contact 15 .
  • a predetermined bias voltage is applied to the second electrode 2 and the third electrode 3 .
  • the second electrode 2 can collect the charge of either the hole or the electron of the pair of holes and electrons generated in the photoelectric conversion layer 4 by photoelectric conversion. .
  • the charges collected by the second electrode 2 are used as signal charges, for example.
  • a bias voltage is applied to the second electrode 2 such that the potential of the third electrode 3 is positive.
  • the second electrode 2 may collect holes and the third electrode 3 may collect electrons.
  • a bias voltage is applied to the second electrode 2 such that the potential of the third electrode 3 becomes negative.
  • the third electrode 3 is, for example, a transparent electrode with high translucency in a desired wavelength range.
  • the desired wavelength range includes, for example, wavelengths photoelectrically converted by the photoelectric conversion layer 4 .
  • the desired wavelength range is, for example, a wavelength range including the absorption peak wavelength of the colloidal quantum dots.
  • high translucency at a certain wavelength means, for example, that the transmittance of light at a certain wavelength is 50% or more, and means 80% or more. good too.
  • a transparent conducting oxide (TCO) having a small resistance value is used as a material of the transparent electrode.
  • TCO is not particularly limited, but for example, ITO, IZO (InZnO; Indium Zinc Oxide), AZO (AlZnO: Aluminum Zinc Oxide), FTO (Fluorine-doped Tin Oxide), SnO 2 , TiO 2 , ZnO, etc. can be used. can be done.
  • Graphene, carbon nanotubes, or the like may be used as the material of the transparent electrode.
  • the thickness of the third electrode 3 is, for example, 10 nm or more and 200 nm or less.
  • the patterned film 8 is an example of a first film, and is a protective film having a predetermined pattern.
  • the patterned film 8 is located above the substrate 11 .
  • the upper surface 8 a of the patterned film 8 is located above the first electrode 1 and the second electrode 2 .
  • the height of the upper surface 8a of the patterned film 8 is lower than the height of the upper surface 5a of the electron blocking layer 5, which is the lowest layer of the functional layers 10, for example.
  • the thickness of the patterned film 8 is, for example, 1 nm or more and 200 nm or less.
  • the upper surface 8 a of the patterned film 8 may be higher than the upper surface 5 a of the electron blocking layer 5 .
  • the patterned film 8 is arranged, for example, in the area where the first electrode 1 is provided and the area where the plurality of second electrodes 2 are provided on the substrate 11 .
  • the region where the first electrode 1 is provided is, for example, a region that does not overlap the functional layer 10 when viewed from above.
  • the region where the plurality of second electrodes 2 are provided is, for example, a region that overlaps with the functional layer 10 when viewed from above. Note that the patterned film 8 does not have to be arranged in the region where the second electrode is provided.
  • the patterned film 8 is arranged so as to sandwich the first electrode 1 without interposing the second electrode 2 when viewed from above, thereby providing a gap 8b overlapping at least a portion of the upper surface 1a of the first electrode 1. ing.
  • the gap 8b does not overlap the upper surface 2a of the second electrode 2 when viewed from above.
  • the patterned film 8 is provided with a plurality of gaps 8b.
  • the patterned film 8 partially covers the upper surface of the first electrode 1 .
  • the patterned film 8 covers two opposite ends of the upper surface of the first electrode 1 .
  • An electrical contact 15 passes through the gap 8b, and the patterned film 8 around the gap 8b is covered with the electrical contact 15.
  • the width (for example, the shortest width) of the gap 8b is, for example, 0.1 ⁇ m or more and 100 ⁇ m or less, and may be 1 ⁇ m or more and 10 ⁇ m or less. Moreover, the width of the gap 8b is, for example, 2% or more and 110% or less of the width of the first electrode 1 .
  • the patterned film 8 partially covers the first electrode 1 .
  • the patterned film 8 contacts and covers the upper surface 1 a of the first electrode 1 .
  • the patterned film 8 does not have to cover the first electrode 1 .
  • the patterned film 8 may be formed on the substrate 11 in the vicinity of the first electrode 1 in top view. The neighborhood indicates, for example, a range equal to or less than the distance between the adjacent second electrodes 2 .
  • FIG. 2A is a plan view showing an example of the top view shape of the first electrode 1.
  • FIG. 2B to 2D are plan views showing examples of top-view shapes of the patterned film 8 formed on the first electrode 1.
  • the first electrode 1 and the patterned film 8 are patterned for ease of viewing, but the upper surfaces of the first electrode 1 and the patterned film 8 are patterned. does not mean
  • the top view shape of the first electrode 1 is, for example, an elongated rectangle.
  • the length of the rectangle in the short direction is, for example, around 100 ⁇ m.
  • the length of the rectangle in the longitudinal direction is, for example, several millimeters.
  • the first electrode 1 has, for example, a striped region 1sa in which a plurality of slits 1s are formed.
  • the shape and size of the first electrode 1 when viewed from above are not particularly limited.
  • the slit 1 s may not be formed in the first electrode 1 .
  • the patterned film 8 is provided with a plurality of openings 8b1, for example, as a plurality of gaps 8b.
  • the plurality of openings 8b1 are arranged in a matrix on the first electrode 1, for example. Thereby, the function of protecting the first electrode 1 by the patterned film 8 during etching can be enhanced.
  • the patterned film 8 may be provided with a plurality of striped slits 8b2 as the plurality of gaps 8b.
  • the patterned film 8 may be provided with grid-like slits 8b3 as the gaps 8b.
  • the patterned film 8 is arranged, for example, at a position overlapping the slit 1s in the striped region 1sa of the first electrode 1, and at least part of the gap 8b overlaps the first electrode 1 in the region 1sa.
  • the patterned film 8 is also located between the substrate 11 and the functional layer 10 .
  • the patterned film 8 contacts and covers regions between adjacent second electrodes 2 among the plurality of second electrodes 2 on the upper surface 11 a of the substrate 11 .
  • the patterned film 8 is arranged so as to sandwich the plurality of second electrodes 2 every second electrode 2 when viewed from above. Therefore, the patterned film 8 is provided with a gap 8c that overlaps at least a portion of one second electrode 2 when viewed from above.
  • the functional layer 10 (specifically, the electron blocking layer 5) is connected to the second electrode 2 through the gap 8c.
  • the functional layer 10 (specifically, the electron blocking layer 5) covers the patterned film 8 around the gap 8c.
  • the patterned film 8 is in contact with the side surfaces of the second electrodes 2 and completely fills the spaces between the adjacent second electrodes 2 on the substrate 11 .
  • the portion covering between the adjacent second electrodes 2 on the upper surface 11 a of the substrate 11 may be separated from the side surfaces of the second electrodes 2 .
  • the patterned film 8 suppresses charge transfer between the adjacent second electrodes 2 .
  • the plurality of second electrodes 2 may have different potentials depending on the amount of collected charge. For example, the second electrode 2 in a region with a large amount of incident light collects a large amount of charge, and the second electrode 2 in a region with a small amount of incident light collects a small amount of charge. Therefore, a potential difference is generated between such two second electrodes 2, and when the collected charge is a hole, the second electrode 2 with a higher potential is charged to the second electrode with a lower potential through the functional layer 10. A hole moves to 2.
  • the upper surface 2a of the second electrode 2 is not covered with the patterned film 8.
  • the patterned film 8 As a result, collection of charges by the second electrode 2 is not hindered by the patterned film 8, so that a decrease in charge collection efficiency can be suppressed.
  • the arrangement of the patterned film 8 for suppressing charge transfer between the second electrodes 2 is not limited to the example shown in FIG. 3A and 3B are cross-sectional views showing another example of the arrangement of the patterned film 8.
  • FIG. 3A and 3B are cross-sectional views showing another example of the arrangement of the patterned film 8.
  • the patterned film 8 is arranged so as to sandwich the plurality of second electrodes 2 every second electrode 2 when viewed from above. Also, unlike the example shown in FIG. 1, the patterned film 8 shown in FIG. 3A does not completely fill the space between the adjacent second electrodes 2. As shown in FIG. The patterned film 8 may be divided into two or more between adjacent second electrodes 2 .
  • the patterned film 8 may contact and cover the ends of the upper surfaces 2a of the second electrodes 2 adjacent to each other.
  • the effect of suppressing the movement of electric charges can be enhanced.
  • An insulating material is used as the material of the patterned film 8 .
  • insulating materials include silicon oxide, silicon nitride, tantalum oxide and titanium oxide.
  • a negative photoresist or a negative electron beam resist may be used as the insulating material.
  • the electrical contact 15 is a conductive layer that electrically connects the first electrode 1 and the third electrode 3 .
  • An electrical contact 15 is connected to the first electrode 1 through the gap 8b.
  • the electrical contact 15 covers the side surface of the functional layer 10 and is connected to the upper surface 3 a of the third electrode 3 . In the example shown in FIG. 1, the electrical contact 15 partially covers the upper surface 3a. If the electrical contact 15 is highly translucent, the electrical contact 15 may cover the entire top surface 3a, for example, as shown in FIG. 10, which will be described later.
  • the materials listed above as the material for the transparent electrode can be used.
  • the material of the electrical contacts 15 may be a conductive material such as Al, Cu, Ti, TiN, Ta, TaN, Mo, Ru, In, Mg, Ag, Au or Pt.
  • the third electrode 3 and the electrical contact 15 may be composed of one conductive layer. That is, when viewed from the top, the third electrode 3 spreads to the outside of the region where the functional layer 10 is formed and is connected to the first electrode 1 , and the electric contact 15 is the region of the third electrode 3 outside the functional layer 10 . may be formed.
  • the thickness of the electrical contact 15 is, for example, 10 nm or more and 200 nm or less.
  • the functional layer 10 is, for example, a composite layer in which photoelectric conversion and transport of photoelectrically converted charges are performed.
  • the functional layer 10 is, for example, a laminate of coating films formed by a coating method such as spin coating.
  • a coating method such as spin coating.
  • the functional layer 10 is not limited to a composite layer, and may be composed of a single layer.
  • the photoelectric conversion layer 4 contains a photoelectric conversion material that absorbs incident light and generates pairs of holes and electrons as signal charges.
  • the photoelectric conversion material is, for example, a semiconducting inorganic material or a semiconducting organic material.
  • the photoelectric conversion layer 4 is formed by, for example, a coating method as described later. Therefore, as a photoelectric conversion material, for example, a material that dissolves or disperses in a solvent is used.
  • the photoelectric conversion layer 4 includes, for example, colloidal quantum dots as a photoelectric conversion material. Colloidal quantum dots are quantum dots whose surfaces are modified with surface-modifying ligands. The photoelectric conversion layer 4 is formed, for example, by applying a colloidal quantum dot solution to form a film.
  • a quantum dot is a nanocrystal with a diameter of about 2 nm to 10 nm, and is composed of tens to thousands of atoms.
  • the material of the quantum dots is, for example, a group IV semiconductor such as Si or Ge, a group IV-VI semiconductor such as PbS, PbSe or PbTe, a group III-V semiconductor such as InAs or InSb, or a ternary semiconductor such as HgCdTe or PbSnTe. It is a mixed crystal.
  • the photoelectric conversion layer 4 may have a laminated structure of two or more quantum dot layers containing quantum dots with different particle diameters. Since the absorption wavelength of the quantum dots changes depending on the particle diameter, such a configuration can widen the sensitivity wavelength band of the photoelectric conversion element 10A. Further, for example, by using a quantum dot having an absorption peak in the near-infrared region as the quantum dot, the photoelectric conversion element 10A having sensitivity in the near-infrared region can be realized.
  • the surface-modifying ligand may be one that adsorbs to the surface of the quantum dots, and can be selected from the ligands described in Non-Patent Document 1, for example.
  • the type of surface-modifying ligand changes the energy of the valence band top of colloidal quantum dots. Therefore, the energy band of colloidal quantum dots can be tuned by using suitable surface-modifying ligands.
  • the surfaces of available quantum dots are often modified with surface-modifying ligands with long-chain alkyls to improve dispersibility during synthesis.
  • Surface-modifying ligands with long alkyl chains are substituted with surface-modifying ligands to achieve the desired energy band to inhibit charge transfer.
  • solid phase After making a quantum dot into a film (solid phase), by exposing it to a solution of surface-modifying ligands to be substituted, solid-phase substitution in which concentration differences and bond energy differences between ligands are substituted and a liquid-phase substitution method for substituting a surface-modifying ligand in a solution (liquid phase) are known, and these existing methods can be used.
  • the thickness of the photoelectric conversion layer 4 is, for example, 5 nm or more and 1500 nm or less.
  • the holes are collected by the second electrode 2 and the electrons are collected by the third electrode 3 .
  • charges having a polarity opposite to the charges collected by the second electrode 2 and the third electrode 3 may be injected from the second electrode 2 and the third electrode 3 into the photoelectric conversion layer 4 .
  • the charge injected from the electrode in this way causes a dark current that flows independently of the incidence of light on the photoelectric conversion layer 4 .
  • the photoelectric conversion element 10A includes an electron blocking layer 5 as a charge blocking layer for suppressing dark current between the second electrode 2 and the photoelectric conversion layer 4.
  • the electron blocking layer 5 is a layer that serves as a barrier to electron injection from the second electrode 2 .
  • the electron affinity of the electron blocking layer 5 is equal to or smaller than the electron affinity of the photoelectric conversion layer 4 .
  • the ionization potential of the electron blocking layer 5 is set to a value larger than the ionization potential of the photoelectric conversion layer 4 by 0.5 eV as an upper limit so as not to hinder the conduction of holes from the photoelectric conversion layer 4 to the second electrode 2. Equal to or less than.
  • the material of the electron blocking layer 5 is a material that satisfies the above relationship between electron affinity and ionization potential, such as a p-type semiconductor.
  • the material of the electron blocking layer 5 is, for example, [N4,N4′-Di(naphthalen-1-yl)-N4,N4′-bis(4-vinylphenyl)biphenyl-4,4′-diamine] (VNPB) or Poly organic materials such as [N,N'-bis(4-butylphenyl)-N,N'-bis(phenyl)-benzidine] (poly-TPD); This facilitates removal of the electron blocking layer 5 on the first electrode 1 in the manufacturing process to be described later.
  • the material of the electron blocking layer 5 may be a metal oxide such as NiO , CoO, Co3O4 , Cr2O3 , Cu2O or CuO.
  • the electron blocking layer 5 is formed by, for example, a coating method as described later. Therefore, as the material of the electron blocking layer 5, for example, a material that dissolves or disperses in a solvent is used.
  • the thickness of the electron blocking layer 5 is, for example, 5 nm or more and 200 nm or less.
  • the photoelectric conversion element 10A includes a hole blocking layer 6 as a charge blocking layer between the third electrode 3 and the photoelectric conversion layer 4.
  • the hole blocking layer 6 is a layer that serves as a barrier to hole injection from the third electrode 3 .
  • the ionization potential of the hole blocking layer 6 is equal to or higher than the ionization potential of the photoelectric conversion layer 4 in order to suppress the dark current due to hole injection from the third electrode 3 .
  • the electron affinity of the hole blocking layer 6 is equal to or greater than the electron affinity of the photoelectric conversion layer 4 so as not to hinder electron conduction from the photoelectric conversion layer 4 to the third electrode 3 .
  • the material of the hole blocking layer 6 is a material that satisfies the above relationship between electron affinity and ionization potential, such as an n-type semiconductor.
  • Materials for the hole blocking layer 6 include, for example, bathocuproine (BCP), bathophenanthroline (BPhen), fullerenes, zinc oxide, aluminum-doped zinc oxide, titanium oxide, and tin oxide.
  • BCP bathocuproine
  • BPhen bathophenanthroline
  • fullerenes fullerenes
  • zinc oxide aluminum-doped zinc oxide, titanium oxide, and tin oxide.
  • the hole blocking layer 6 is formed by, for example, a coating method as described later. Therefore, as the material for the hole blocking layer 6, for example, a material that dissolves or disperses in a solvent is used.
  • the thickness of the hole blocking layer 6 is, for example, 5 nm or more and 200 nm or less.
  • the electron blocking layer 5 has hole conductivity in order to transport holes. Further, the hole blocking layer 6 has electron conductivity in order to transport electrons. Therefore, by contacting the photoelectric conversion layer 4 with the electron blocking layer 5 , the photoelectric conversion layer 4 is electrically connected to the second electrode 2 via the electron blocking layer 5 . Moreover, the photoelectric conversion layer 4 is electrically connected to the third electrode 3 through the hole blocking layer 6 by contacting the photoelectric conversion layer 4 with the hole blocking layer 6 .
  • the functional layer 10 may have either one of the electron blocking layer 5 and the hole blocking layer 6, or neither of them.
  • the functional layer 10 may include layers other than the layers described above. Other layers include charge transport layers and buffer layers.
  • the method of manufacturing the photoelectric conversion element 10A comprises the steps of preparing a substrate 11 with the first electrode 1 and the second electrode 2 exposed on the upper surface 11a, forming the patterned film 8, and forming the functional layer 10. , removing the portion of the functional layer 10 above the first electrode 1 and forming the electrical contact 15 .
  • FIG. 4 is a flow chart of a method for manufacturing the photoelectric conversion element 10A according to this embodiment.
  • FIG. 4 is a diagram for explaining the process of preparing the substrate 11.
  • a substrate 11 provided with the first electrode 1 and the second electrode 2 exposed on the upper surface 11a of the substrate 11 is prepared. Above the substrate 11, the first electrode 1, the second electrode 2, and the upper surface 11a of the substrate 11 are exposed. The portion where the upper surface 11a of the substrate 11 is formed is an insulating layer such as a TEOS thin film.
  • the substrate 11 is formed.
  • the substrate 11 shown in FIG. 5 is prepared by planarizing the surface by a CMP (Chemical Mechanical Polishing) method.
  • the plurality of second electrodes 2 are formed, for example, with a high pattern density.
  • the first electrode 1 is formed in an isolated state with a low pattern density only in a part of the outside of the region in which the plurality of second electrodes 2 are formed.
  • the first electrode 1 and the second electrode 2 may not be perfectly flat. Specifically, after the planarization by the CMP method, the top surface 1a of the first electrode 1 and the second electrode 2 are different due to the difference in ease of polishing of the materials of the first electrode 1 and the second electrode 2 and the substrate 11.
  • the upper surface 2 a is formed at a position higher than the upper surface 11 a of the substrate 11 .
  • the height of the upper surface 11a of the substrate 11 in the stacking direction is higher around the first electrode 1 due to the difference in pattern density between the first electrode 1 and the second electrode 2. It is lower than the circumference of the second electrode 2 .
  • the prepared substrate 11 is, for example, ultrasonically cleaned with a solvent such as acetone or propanol, and then dry-cleaned by UV-ozone treatment before use.
  • a solvent such as acetone or propanol
  • a patterned film 8 provided with a gap 8b exposing at least a portion of the upper surface 1a of the first electrode 1 is formed above the prepared substrate 11. As shown in FIG. (Step S12).
  • the process of forming patterned film 8 will be described with reference to FIGS. 6A to 6D and FIGS. 7A and 7B.
  • 6A to 6D are diagrams for explaining an example of the process of forming the patterned film 8.
  • FIG. 6A to 6D are diagrams for explaining an example of the process of forming the patterned film 8.
  • a non-patterned insulating film 88 is formed on the substrate 11, the first electrode 1 and the second electrode 2. Then, as shown in FIG. Thereby, the upper surface 11 a of the substrate 11 , the upper surface 1 a of the first electrode 1 and the upper surface 2 a of the second electrode 2 are covered with the insulating film 88 .
  • the insulating film 88 is, for example, a silicon oxide film.
  • the insulating film 88 is formed using, for example, a plasma CVD (Chemical Vapor Deposition) method.
  • the thickness of the insulating film 88 is, for example, 1 nm or more and 200 nm or less.
  • the method for forming the insulating film 88 is not particularly limited, and for example, the insulating film 88 may be formed by spin coating using an SOG (Spin On Glass) material. Also, the insulating film 88 may be a film of other insulating material such as a silicon nitride film, a tantalum oxide film, or a titanium oxide film.
  • SOG Spin On Glass
  • a resist film 89 is formed on the insulating film 88 and patterned.
  • a positive i-line photoresist is used for the resist film 89 .
  • the resist film 89 is formed by, for example, forming a film using a coating method such as spin coating and then patterning the film by lithography.
  • the thickness of the resist film 89 is, for example, 50 nm or more and 1000 nm or less.
  • the pattern of the removed portion of the resist film 89 in top view corresponds to the positions of the gaps 8 b and 8 c formed in the patterned film 8 .
  • a negative photoresist may be used for the resist film 89 instead of the positive photoresist.
  • lithography is not limited to the method using i-beams, and other methods using electron beams or the like may be used.
  • a portion of the insulating film 88 is removed by etching using the resist film 89 as a mask.
  • the substrate 11, the first electrode 1, and the second electrode 2 are exposed in a region where the resist film 89 is not provided when viewed from above.
  • the remaining insulating film 88 becomes the patterned film 8 .
  • Etching is performed by plasma etching using a gas such as CF 4 using, for example, an RIE (Reactive Ion Etching) apparatus.
  • the resist film 89 is removed.
  • the removal of the resist film 89 is performed, for example, by ashing with oxygen plasma and cleaning with a solvent such as acetone.
  • the patterned film 8 may be formed by the method shown in FIGS. 7A and 7B.
  • 7A and 7B are diagrams for explaining another example of the process of forming a patterned film.
  • an unpatterned resist film 88A is formed on the substrate 11, the first electrode 1 and the second electrode 2 of the substrate 11 that has been prepared.
  • a negative photoresist for example, is used as the material of the resist film 88A.
  • an epoxy resin-based resist may be used from the viewpoint of improving the protective function of the first electrode 1 .
  • the resist film 88A is formed using a coating method such as spin coating, for example, and the formed film is heated by pre-baking.
  • a negative electron beam resist may be used for the resist film 88A.
  • the patterned film 8 is formed as shown in FIG. 7B by patterning the resist film 88A by exposure and development so as to form gaps 8b and 8c.
  • the process of forming the patterned film 8 can be simplified.
  • the patterned film 8 having the upper surface 8a located above the first electrode 1 and the second electrode 2 is formed above the substrate 11 by the two methods described above. Specifically, the patterned film 8 provided with the gaps 8b and 8c is formed on the substrate 11, the first electrode 1 and the second electrode 2 prepared in step S11. Further, for example, a patterned film 8 is formed so as to partially cover the first electrode 1 . Also, for example, the patterned film 8 is formed in the top view shape shown in FIGS. 2B to 2D. Moreover, the patterned film 8 is formed so as to cover the space between the adjacent second electrodes 2 on the upper surface 11 a of the substrate 11 .
  • FIG. 8 is a diagram for explaining the process of forming the functional layer 10 and the process of forming the third electrode 3. As shown in FIG.
  • the electron blocking layer 5 , the photoelectric conversion layer 4 and the hole blocking layer 6 are formed on the substrate 11 , the first electrode 1 , the second electrode 2 and the patterned film 8 . are sequentially laminated in this order.
  • the electron blocking layer 5 is formed on the substrate 11, the first electrode 1, the second electrode 2, and the patterned film 8 using a coating method.
  • the electron blocking layer 5 is an example of the second film.
  • the electron blocking layer 5 is formed using, for example, spin coating as a coating method.
  • spin coating as a coating method.
  • the film thickness of the blocking layer 5 tends to be small. If the patterned film 8 is not formed, the electron blocking layer 5 may be formed only up to the height indicated by the dashed line H in FIG. 8, for example. In particular, when a convex portion is formed in the region of the substrate 11 where the first electrode 1 is provided, as in the illustrated example, the upper surface 11a around the first electrode 1 is relatively in the stacking direction. The height becomes low, and the height of the electron blocking layer 5 to be formed tends to be low. In the present embodiment, since the gaps 8b of the patterned film 8 are formed on the first electrode 1, the solution tends to accumulate in the gaps 8b, and the upper surface of the first electrode 1 of the electron blocking layer 5 to be formed. The height from 1a increases.
  • the photoelectric conversion layer 4 is formed on the electron blocking layer 5 using a coating method. Also in the formation of the photoelectric conversion layer 4, for example, spin coating is used as a coating method.
  • colloidal quantum dots are used as the photoelectric conversion material, desired surface-modifying ligands may be coordinated to the quantum dots by ligand exchange after the photoelectric conversion layer 4 is formed. Also, a plurality of quantum dot layers containing quantum dots with different particle sizes may be laminated.
  • a hole blocking layer 6 is formed on the photoelectric conversion layer 4 using a coating method. Also in the formation of the hole blocking layer 6, for example, spin coating is used as a coating method.
  • the rotation speed in spin coating in forming each layer is, for example, 500 rpm or more and 7000 rpm or less.
  • the third electrode 3 is formed on the hole blocking layer 6 using a high frequency sputtering method.
  • a TCO film such as an ITO film is formed as the third electrode 3 .
  • the functional layer 10 and the third electrode 3 are formed on the substrate 11 as shown in FIG.
  • At least one of the electron blocking layer 5 and the hole blocking layer 6 may not be formed.
  • the photoelectric conversion layer 4 is formed on the substrate 11, the first electrode 1, the second electrode 2 and the patterned film 8 using a coating method.
  • the photoelectric conversion layer 4 is an example of the second film.
  • step S15 the functional layer 30 and the third electrode 3 on the first electrode 1 are removed.
  • the portion of the functional layer 10 above the first electrode 1 is removed.
  • the third electrode 3 on the part of the functional layer 10 to be removed is also removed.
  • 9A and 9B are diagrams for explaining the process of removing the functional layer 10.
  • a resist film 90 is formed on the third electrode 3 by spin coating or the like, and the resist film 90 is patterned by lithography.
  • the resist film 90 is disposed in a region where the functional layer 10 and the third electrode 3 are desired to be left in a region that does not overlap the first electrode 1 but overlaps the second electrode 2 when viewed from above. patterned as follows.
  • part of the functional layer 10 formed on the first electrode 1 is removed by etching.
  • the third electrode 3 to a part of the electron blocking layer 5 that is the bottom layer of the functional layer 10 is removed by etching.
  • a portion of the functional layer 10 is removed by etching using a halogen-based gas such as a chlorine-based gas in an NLD (magnetic neutral loop discharge) etching apparatus.
  • NLD magnetic neutral loop discharge
  • the electron blocking layer 5 is etched so that the electron blocking layer 5 in the gap 8b above the first electrode 1 remains.
  • a halogen-based gas is often used for etching to remove the colloidal quantum dots, but the gas used for etching is not limited to this.
  • a gas other than a halogen-based gas such as an oxygen-based gas may be used for etching.
  • the formation of the patterned film 8 increases the thickness of the electron blocking layer 5 on the first electrode 1 . If the patterned film 8 is not formed and the thickness of the electron blocking layer 5 is thin, even the first electrode 1 is likely to be removed, such as by etching using a halogen-based gas. , the first electrode 1 tends to shrink or disappear. For example, when the etching progresses to the upper surface 11a of the substrate 11, the first electrode 1 disappears. In the present embodiment, the existence of the thickly formed electron blocking layer 5 can prevent the first electrode 1 from shrinking or disappearing due to overetching.
  • the patterned film 8 since the patterned film 8 partially covers the first electrode 1, the patterned film 8 is formed on the first electrode 1, and the electron blocking layer 5 is formed thereon. Therefore, the height of the upper surface 8 a of the patterned film 8 is likely to be increased, and the electron blocking layer 5 can be formed thicker on the first electrode 1 . Therefore, shrinkage or disappearance of the first electrode 1 due to overetching is further suppressed.
  • each opening 8b1 when a plurality of openings 8b1 are provided in the patterned film 8, the size of each opening 8b1 can be reduced, so that the electron blocking layer 5 tends to accumulate in each opening 8b1. Therefore, the thickness of the electron blocking layer 5 on the first electrode is increased, thereby further suppressing shrinkage or disappearance of the first electrode 1 due to overetching.
  • FIG. 9B another part of the electron blocking layer 5 that has not been removed by the etching is removed by a method different from the etching, such as O 2 -RIE.
  • a method different from the etching such as O 2 -RIE.
  • electron blocking layer 5 in gap 8b is removed.
  • the resist film 90 is removed by O 2 -RIE.
  • O 2 -RIE is performed using oxygen plasma, for example.
  • oxygen plasma for example.
  • step S16 After removing the functional layer 10 formed on the first electrode 1, an electrical contact 15 is formed on the first electrode 1 (step S16), as shown in FIG. 10A and 10B are diagrams for explaining the process of forming the electrical contact 15.
  • FIG. 10A and 10B are diagrams for explaining the process of forming the electrical contact 15.
  • the electrical contacts 15 are formed to be connected to the upper surface 1a of the first electrode 1 and the upper surface 3a of the third electrode 3.
  • An electrical contact 15 electrically connects the first electrode 1 and the third electrode 3 .
  • the electrical contacts 15 are formed using radio frequency sputtering.
  • a TCO film such as an ITO film is formed as the electrical contact 15 .
  • a metal film may be formed as the electrical contact 15 .
  • the electrical contacts 15 may be formed by vapor deposition. After that, the electrical contacts 15 in unnecessary regions are removed by lithography, etching, or the like as necessary, thereby obtaining the photoelectric conversion element 10A shown in FIG.
  • step S14 may be omitted and the electrical contact 15 and the third electrode 3 may be formed as one conductive layer in step S16.
  • a protective layer made of SiON, AlO, or the like may be formed on the photoelectric conversion element 10A. Then, lithography and etching may be performed to expose pad electrodes for connection and the like.
  • the method for manufacturing the photoelectric conversion element 10A includes the steps of preparing the substrate 11 in which the first electrode 1 and the second electrode 2 are exposed on the upper surface 11a, and forming a patterned film 8 provided with a gap 8b exposing at least a portion of the upper surface 1a of the first electrode 1, the second electrode 2, and the patterned film 8 using a coating method to block electrons; It includes the steps of forming a layer 5 , removing a portion of the electron blocking layer 5 above the first electrode 1 , and forming an electrical contact 15 on the first electrode 1 .
  • the surface of the substrate 11 is planarized using, for example, the CMP method. Due to the difference in pattern density, the surface of the substrate 11 tends to be uneven. Specifically, the first electrode 1 tends to be more convex than the insulating layer of the substrate 11 existing around the first electrode 1 . When a film is formed on the substrate 11 by a coating method in order to form the functional layer 10, the film thickness of the formed layer becomes thin on the convex portions. That is, the film thickness of the layer formed on the first electrode 1 tends to be thin. If the functional layer 10 on the first electrode 1 is etched in order to remove the functional layer 10 without forming the patterned film 8, the first electrode 1 is exposed before the substrate 11 is exposed.
  • the patterned film 8 having the gaps 8b is formed on the first electrode 1, so that the electron blocking layer 5 formed by the coating method is the second layer. It accumulates in the gap 8b on one electrode 1 and becomes thick. Therefore, in the step of removing the portion of the electron blocking layer 5 above the first electrode 1 , the reduction or disappearance of the first electrode 1 due to removal of the first electrode 1 is suppressed. As a result, poor connection between the first electrode 1 and the electrical contact 15 is suppressed. Therefore, the yield of manufactured photoelectric conversion elements 10A can be improved.
  • FIG. 11 is a cross-sectional view of a photoelectric conversion element 110A according to this modification.
  • FIG. 12 is a top view of a photoelectric conversion element 110A according to this modification.
  • FIG. 11 shows a cross section along line XI-XI of FIG. 11 and 12 also show part of the photoelectric conversion element 110A.
  • FIGS. 11 and 12 are diagrams showing part of the region where the plurality of second electrodes 2 are arranged on the substrate 11.
  • FIG. 12, illustration of the functional layer 10, the third electrode 3, and the electrical contact 15 is omitted.
  • 12 is a diagram showing a planar layout of the first electrode 101, the second electrode 2 and the patterned film 108 when the functional layer 10, the third electrode 3 and the electrical contact 15 are seen through.
  • the photoelectric conversion element 110A shown in FIG. 11 includes a first electrode 101 and a patterned film 108 instead of the first electrode 1 and the patterned film 8. differ mainly in The first electrode 101 and the patterned film 108 are different from the first electrode 1 and the patterned film 8 in the position and shape arranged on the substrate 11 .
  • the first electrodes 101 are arranged between the plurality of second electrodes 2 arranged in a matrix when viewed from above. Specifically, the first electrode 101 is arranged between the adjacent second electrodes 2 in top view. The first electrode 101 has, for example, a lattice shape when viewed from above. Also, the first electrode 101 and the second electrode 2 are separated from each other, and the insulating layer of the substrate 11 is arranged between the first electrode 101 and the second electrode 2 . The width of the first electrode 101 is, for example, shorter than the width of the second electrode 2 .
  • the patterned film 108 is an example of the first film.
  • a patterned film 108 is located above the substrate 11 .
  • the upper surface 108 a of the patterned film 108 is located above the first electrode 101 and the second electrode 2 .
  • the patterned film 108 is arranged so as to sandwich the first electrode 101 without interposing the second electrode 2 when viewed from above, so that a gap 108b overlapping at least a part of the upper surface 101a of the first electrode 101 is provided. there is The gap 108b does not overlap the upper surface 2a of the second electrode 2 when viewed from above.
  • the gap 108b has, for example, a lattice shape when viewed from above.
  • the patterned film 108 is arranged so as to sandwich the first electrodes 101 without interposing the second electrodes 2 in top view. Thus, it is arranged between the first electrode 101 and the second electrode 2 and between the adjacent second electrodes 2 .
  • the patterned film 108 is, for example, annularly arranged so as to independently surround each first electrode 101 when viewed from above. With these arrangements, the patterned film 108 forming the gap 108b can suppress the shrinkage or disappearance of the first electrode 101, while suppressing the charge transfer between the adjacent second electrodes 2.
  • the first electrode 101 is arranged between the adjacent second electrodes 2, the distance between the first electrode 101 and the second electrode 2 is shortened, and the potential difference between the first electrode 101 and the second electrode 2 Charge transfer is more likely to occur.
  • the bias voltage applied between the second electrode 2 and the third electrode 3 is fed to the first electrode 101, the potential difference between the first electrode 101 and the second electrode 2 tends to increase.
  • the functional layer 10 is separated for each of the plurality of second electrodes 2 . That is, in top view, the plurality of functional layers 10 separated from each other for each second electrode 2 are arranged at positions overlapping the plurality of second electrodes. Thereby, charge transfer between adjacent second electrodes 2 via the functional layer 10 can be physically suppressed.
  • the electrical contact 15 and the third electrode 3 are made of a transparent electrode material or the like, which generally has a higher resistance value than a metal material, when a voltage is applied to the photoelectric conversion layer 4, depending on the height of the resistance value If it is used in an imaging device, there is a possibility that afterimages will occur and the voltage pulse applied to the electrical contacts 15 will become dull and the characteristics will deteriorate.
  • the first electrode 101 With a metal wiring and connecting the first electrode 101 arranged between the second electrodes 2 to the electrical contact 15, the distance of the electrical contact 15 is shortened and the resistance is lowered. It becomes possible, and the deterioration of the characteristics of the image sensor can be suppressed.
  • the electrical contact 15 is connected to the first electrode 101 through the gap 108b.
  • the photoelectric conversion element 110A can also be manufactured by changing the arrangement of the first electrode 101 and the pattern of the patterned film 108 in the method for manufacturing the photoelectric conversion element 10A described above. In the manufacturing process, the electron blocking layer 5 formed on the first electrode 101 is thickened by the patterned film 108, and the reduction or disappearance of the first electrode 101 due to the above-described etching can be suppressed. Therefore, the yield of the photoelectric conversion elements 110A can be improved.
  • FIG. 13 is a diagram showing an example of the circuit configuration of the imaging device 100 according to this embodiment.
  • the imaging device 100 shown in FIG. 13 has a plurality of pixels 20 and peripheral circuits. A plurality of pixels 20 and peripheral circuits are formed on the substrate 11, for example.
  • the peripheral circuit includes a voltage supply circuit 30 that supplies a predetermined voltage to each pixel 20 .
  • the pixels 20 are arranged one-dimensionally or two-dimensionally on the substrate 11 to form a photosensitive region, a so-called pixel region.
  • the pixels 20 are arranged in rows and columns.
  • row direction and column direction refer to directions in which rows and columns extend, respectively. That is, the vertical direction on the paper surface of FIG. 13 is the column direction, and the horizontal direction is the row direction.
  • FIG. 13 shows four pixels 20 arranged in a 2 ⁇ 2 matrix.
  • the number of pixels 20 shown in FIG. 13 is merely an example for explanation, and the number of pixels 20 is not limited to four.
  • Each of the plurality of pixels 20 has a photoelectric conversion unit 10C and a signal detection circuit 40 that detects the signal generated by the photoelectric conversion unit 10C.
  • the signal detection circuit 40 is an example of a signal readout circuit.
  • Photoelectric conversion unit 10C includes second electrode 2, third electrode 3, and functional layer 10 disposed therebetween.
  • the second electrode 2 functions as a charge collector.
  • a signal detection circuit 40 is connected to the second electrode 2 .
  • the third electrode 3 is connected to the voltage supply circuit 30 via the accumulation control line 22 .
  • the storage control line 22 includes, in part, the first electrode 1 and the electrical contact 15 described above.
  • a predetermined bias voltage is applied to the third electrode 3 via the accumulation control line 22 during operation of the imaging device 100 .
  • the second electrode 2 is a pixel electrode that collects signal charges
  • the third electrode 3 is a counter electrode facing the pixel electrode.
  • the photoelectric conversion unit 10C is configured such that the second electrode 2 collects holes (in other words, positive charges) as signal charges among pairs of electrons and holes generated by photoelectric conversion. Holes can be collected by the second electrode 2 by controlling the potential of the third electrode 3 using the bias voltage generated by the voltage supply circuit 30 .
  • the voltage supply circuit 30 supplies a voltage to the third electrode 3 through the accumulation control line 22 so that the third electrode 3 has a positive potential with respect to the second electrode 2 . Specifically, a voltage of about 10 V, for example, is applied to the accumulation control line 22 so that the potential of the third electrode 3 is higher than that of the second electrode 2 .
  • the voltage supply circuit 30 applies a voltage that makes the third electrode 3 negative with respect to the second electrode 2 via the accumulation control line 22 to the third electrode 2 . supply to the electrode 3;
  • the signal detection circuit 40 includes an amplification transistor 42, an address transistor 44, and a reset transistor 46.
  • the amplification transistor 42 is also called a charge detection transistor
  • the address transistor 44 is also called a row selection transistor.
  • the amplification transistor 42 and the address transistor 44 are, for example, field effect transistors (FETs) formed in a semiconductor layer on the substrate 11 .
  • FETs field effect transistors
  • a semiconductor layer in the substrate 11 is, for example, a p-type silicon layer.
  • Amplifying transistor 42, address transistor 44 and reset transistor 46 have a control terminal, an input terminal and an output terminal.
  • a control terminal is, for example, a gate.
  • the input terminal is one of the drain and the source, for example the drain.
  • the output terminal is the other of the drain and the source, for example the source.
  • one of the input terminal and output terminal of the amplification transistor 42 and one of the input terminal and output terminal of the address transistor 44 are connected.
  • a control terminal of the amplification transistor 42 is electrically connected to the second electrode 2 of the photoelectric conversion section 10C. Signal charges collected by the second electrode 2 are stored in the charge storage node 41 between the second electrode 2 and the gate of the amplification transistor 42 .
  • the charge storage node 41 is an example of a charge storage section and is also called a "floating diffusion node".
  • a voltage corresponding to the signal charge accumulated in the charge accumulation node 41 is applied to the gate of the amplification transistor 42 .
  • Amplification transistor 42 amplifies this voltage. That is, the amplification transistor 42 amplifies the signal generated by the photoelectric conversion section 10C.
  • the voltage amplified by the amplification transistor 42 is selectively read out through the address transistor 44 as a signal voltage.
  • One of the source and drain of the reset transistor 46 is connected to the charge storage node 41 , and one of the source and drain of the reset transistor 46 is electrically connected to the second electrode 2 .
  • the reset transistor 46 resets the signal charges accumulated in the charge accumulation node 41 . In other words, the reset transistor 46 resets the potential of the gate of the amplification transistor 42 and the second electrode 2 .
  • the imaging device 100 includes power supply lines 23, vertical signal lines 24, address signal lines 25, and reset signal lines 26. These lines are connected to each pixel 20 .
  • the power supply line 23 is connected to one of the source and drain of the amplification transistor 42 and supplies a predetermined power supply voltage to each pixel 20 .
  • the power line 23 functions as a source follower power supply.
  • the vertical signal line 24 is connected to one of the source and drain of the address transistor 44 that is not connected to the source or drain of the amplification transistor 42 .
  • the address signal line 25 is connected to the gate of the address transistor 44 .
  • the reset signal line 26 is connected to the gate of the reset transistor 46 .
  • the peripheral circuits of the imaging device 100 include a vertical scanning circuit 52, a horizontal signal readout circuit 54, a plurality of column signal processing circuits 56, a plurality of load circuits 58, and a plurality of inverting amplifiers 59.
  • the vertical scanning circuit 52 is also called a "row scanning circuit”
  • the horizontal signal readout circuit 54 is also called a “column scanning circuit”
  • the column signal processing circuit 56 is also called a "row signal storage circuit”.
  • a column signal processing circuit 56, a load circuit 58 and an inverting amplifier 59 are provided corresponding to each column of the plurality of pixels 20 arranged in row and column directions.
  • Each of the column signal processing circuits 56 is electrically connected to the pixels 20 arranged in each column through the vertical signal lines 24 corresponding to each column of the plurality of pixels 20 .
  • a plurality of column signal processing circuits 56 are electrically connected to the horizontal signal readout circuit 54 .
  • Each load circuit 58 is electrically connected to each vertical signal line 24 , and the load circuit 58 and the amplification transistor 42 form a source follower circuit.
  • the vertical scanning circuit 52 is connected to the address signal line 25 and the reset signal line 26.
  • the vertical scanning circuit 52 applies a row selection signal to the gate of the address transistor 44 via the address signal line 25 to control on/off of the address transistor 44 .
  • a row to be read is scanned and selected by sending a row selection signal for each address signal line 25 .
  • a signal voltage is read out to the vertical signal line 24 from the pixels 20 in the selected row.
  • the vertical scanning circuit 52 applies a reset signal to the gate of the reset transistor 46 via the reset signal line 26 to control on/off of the reset transistor 46 .
  • By sending a row selection signal to each reset signal line 26 a row of pixels 20 to be reset is selected. In this manner, the vertical scanning circuit 52 selects the plurality of pixels 20 on a row-by-row basis, reads the signal voltage, and resets the potential of the second electrode 2 .
  • a signal voltage read from the pixel 20 selected by the vertical scanning circuit 52 is sent to the column signal processing circuit 56 via the vertical signal line 24 .
  • the column signal processing circuit 56 performs noise suppression signal processing typified by correlated double sampling, analog-to-digital conversion (AD conversion), and the like.
  • the horizontal signal readout circuit 54 sequentially reads signals from the plurality of column signal processing circuits 56 to a horizontal common signal line (not shown).
  • the vertical scanning circuit 52 may partially include the voltage supply circuit 30 described above.
  • the voltage supply circuit 30 may have electrical connection with the vertical scanning circuit 52 .
  • a bias voltage may be applied to the third electrodes 3 via the vertical scanning circuit 52 .
  • a plurality of inverting amplifiers 59 are provided corresponding to each column.
  • a negative input terminal of the inverting amplifier 59 is connected to the corresponding vertical signal line 24 .
  • the output terminal of the inverting amplifier 59 is connected to each pixel 20 in the corresponding column via the feedback line 27 provided corresponding to each column.
  • the feedback line 27 is connected to either the source or the drain of the reset transistor 46 which is not connected to the charge storage node 41 (for example, the drain). Therefore, inverting amplifier 59 receives the output of address transistor 44 at its negative terminal when address transistor 44 and reset transistor 46 are in a conducting state. On the other hand, the positive input terminal of the inverting amplifier 59 is applied with a reset reference voltage from a power supply (not shown). The inverting amplifier 59 performs a feedback operation so that the gate voltage of the amplification transistor 42 becomes a predetermined feedback voltage. Feedback voltage means the output voltage of the inverting amplifier 59 . The output voltage of the inverting amplifier 59 is, for example, 0V or a positive voltage near 0V. Inverting amplifier 59 may also be referred to as a "feedback amplifier".
  • FIG. 14 is a cross-sectional view schematically showing the device structure of the pixel 20 in the imaging device 100 according to this embodiment.
  • the structure of the pixels 20 shown in FIG. 14 is arranged in rows and columns when viewed from above.
  • the pixel 20 includes the configuration of the region in which the plurality of second electrodes 2 are formed in the photoelectric conversion element 10A.
  • the pixel 20 includes, for example, a substrate 11 that supports the photoelectric conversion section 10C.
  • the substrate 11 includes a semiconductor layer 62 and interlayer insulating layers 63A, 63B, 63C.
  • the photoelectric conversion section 10C is arranged above the substrate 11.
  • FIG. 14 the photoelectric conversion section 10C is arranged above the substrate 11.
  • the imaging device 100 light enters the photoelectric conversion unit 10C from above the photoelectric conversion unit 10C.
  • interlayer insulating layers 63A, 63B, and 63C are laminated on the semiconductor layer 62, and the second electrode 2, the electron blocking layer 5, the photoelectric conversion layer 4, and the hole blocking layer 6 are formed on the interlayer insulating layer 63C. and the third electrode 3 are arranged in this order.
  • the second electrode 2 is partitioned for each pixel.
  • the two adjacent second electrodes 2 are electrically isolated by forming the second electrodes 2 spatially separated between the two adjacent pixels 20 .
  • a patterned film 8 is arranged between two adjacent second electrodes 2 .
  • the functional layer 10 and the third electrode 3 may be formed across a plurality of pixels 20 .
  • An amplification transistor 42, an address transistor 44 and a reset transistor 46 are formed in the semiconductor layer 62.
  • the amplification transistor 42 includes impurity regions 62a and 62b formed in the semiconductor layer 62, a gate insulating layer 42g located on the semiconductor layer 62, and a gate electrode 42e located on the gate insulating layer 42g.
  • Impurity regions 62 a and 62 b function as the drain or source of amplifying transistor 42 .
  • Impurity regions 62a, 62b and impurity regions 62c, 62d, 62e which will be described later, are, for example, n-type impurity regions.
  • the reset transistor 46 includes impurity regions 62d and 62e formed in the semiconductor layer 62, a gate insulating layer 46g located on the semiconductor layer 62, and a gate electrode 46e located on the gate insulating layer 46g. Impurity regions 62 d and 62 e function as the drain or source of reset transistor 46 .
  • element isolation regions 62 s are provided between the pixels 20 adjacent to each other and between the amplification transistor 42 and the reset transistor 46 . Pixels 20 adjacent to each other are electrically isolated by the element isolation region 62s. Further, by providing the element isolation region 62s between the pixels 20 adjacent to each other, leakage of the signal charge accumulated in the charge accumulation node 41 is suppressed.
  • a contact plug 65A connected to the impurity region 62d of the reset transistor 46, a contact plug 65B connected to the gate electrode 42e of the amplification transistor 42, and the contact plug 65A and the contact plug 65B are connected.
  • a wiring 66A is formed to connect to the .
  • the impurity region 62 d (for example, the drain) of the reset transistor 46 is electrically connected to the gate electrode 42 e of the amplification transistor 42 .
  • a plug 67A and wiring 68A are further formed in the interlayer insulating layer 63A.
  • a protective layer 72 is arranged on the third electrode 3 .
  • This protective layer 72 is not a substrate arranged to support the photoelectric conversion section 10C.
  • the protective layer 72 is a layer for protecting the photoelectric conversion section 10C and insulating it from others.
  • the protective layer 72 may be highly translucent at wavelengths absorbed by the photoelectric conversion layer 4 .
  • the material of the protective layer 72 may be any insulator having translucency, such as SiON or AlO, for example.
  • microlenses 74 may be arranged on the protective layer 72 .
  • each layer of the functional layer is formed using spin coating as a coating method, but the coating method is not limited to this.
  • the coating method may be other methods such as an inkjet method, a spray method, a screen printing method or a gravure printing method.
  • Reference Signs List 1 101 first electrode 1a, 2a, 3a, 5a, 8a, 11a, 101a, 108a upper surface 1s, 8b2, 8b3 slit 1sa region 2 second electrode 3 third electrode 4 photoelectric conversion layer 5 electron blocking layer 6 hole blocking Layers 8, 108 Patterned films 8b, 8c, 108b Gap 8b1 Opening 10 Functional layer 10A, 110A Photoelectric conversion element 10C Photoelectric conversion unit 11 Substrate 15 Electric contact 20 Pixel 22 Accumulation control line 23 Power supply line 24 Vertical signal line 25 Address signal line 26 reset signal line 27 feedback line 30 voltage supply circuit 40 signal detection circuit 41 charge storage node 42 amplification transistor 42e, 44e, 46e gate electrode 42g, 44g, 46g gate insulating layer 44 address transistor 46 reset transistor 52 vertical scanning circuit 54 horizontal signal Readout circuit 56 Column signal processing circuit 58 Load circuit 59 Inverting amplifier 62 Semiconductor layer 62a, 62b, 62c, 62d, 62e Impurity region 62s Element

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Abstract

機能素子の製造方法は、第１電極および第２電極が上面で露出した基板を準備することと、基板の上方に、第１電極の上面の少なくとも一部を露出させる間隙が設けられた第１膜を形成することと、第１電極、第２電極および第１膜上に、塗布法を用いて第２膜を形成することと、第２膜のうち第１電極上の部分を除去することにより、第１電極の上面を露出させることと、第１電極の上面上に電気コンタクト１５を形成することと、を含む。

Description

機能素子およびその製造方法
　本開示は、機能素子およびその製造方法に関する。
　光電変換材料を含む光電変換層を用いた光電変換素子の研究が盛んに行われている。光電変換層に含まれる光電変換材料には、例えば、量子サイズ効果を利用した量子ドット等の半導体材料が用いられる。
　このような光電変換素子等の機能素子には、例えば、光電変換層で生成した電荷を捕集する電極と、光電変換層に印加する電圧を制御するための電極とが表面に露出した基板が用いられる。その基板上に半導体材料をスピンコート等の塗布法を用いて成膜することで、光電変換層を含む機能層を積層する。そして、光電変換層に印加する電圧を制御するための電極の上の機能層を除去して当該電極を露出させ、機能層に接続される導電層を当該電極上に成膜することで、光電変換層に制御電圧を印加することができるようになる。
　例えば、特許文献１には、上記方法を用いて製造される機能素子として撮像素子が開示されている。
国際公開第２０１９／２３９８５１号
Ｐａｔｒｉｃｋ　Ｒ．　Ｂｒｏｗｎ　ｅｔ　ａｌ．，　"Ｅｎｅｒｇｙ　Ｌｅｖｅｌ　Ｍｏｄｉｆｉｃａｔｉｏｎ　ｉｎ　Ｌｅａｄ　Ｓｕｌｆｉｄｅ　Ｑｕａｎｔｕｍ　Ｄｏｔ　Ｔｈｉｎ　Ｆｉｌｍｓ　ｔｈｒｏｕｇｈ　Ｌｉｇａｎｄ　Ｅｘｃｈａｎｇｅ"，　ＡＣＳ　Ｎａｎｏ，　Ａｍｅｒｉｃａｎ　Ｃｈｅｍｉｃａｌ　Ｓｏｃｉｅｔｙ，　２０１４年，　Ｖｏｌ．８，　Ｎｏ．６，　ｐｐ５８６３－５８７２
　しかしながら、従来の機能素子およびその製造工程には、歩留まりの改善余地がある。本開示は、歩留まりを向上できる機能素子およびその製造方法を提供することを目的とする。
　本開示の一態様に係る機能素子の製造方法は、第１電極および第２電極が上面で露出した基板を準備することと、前記基板の上方に、前記第１電極の上面の少なくとも一部を露出させる間隙が設けられた第１膜を形成することと、前記第１電極、前記第２電極および前記第１膜上に、塗布法を用いて第２膜を形成することと、前記第２膜のうち前記第１電極上の部分を除去することにより、前記第１電極の前記上面の前記少なくとも一部を露出させることと、前記第１電極上に電気コンタクトを形成することと、を含む。
　本開示の一態様に係る機能素子は、基板と、前記基板の上面に設けられた第１電極と、前記基板の前記上面に設けられた少なくとも１つの第２電極と、前記基板の上方に位置し、上面視において前記第１電極の上面の少なくとも一部と重なる間隙が設けられている第１膜と、前記少なくとも１つの第２電極上に位置する機能層と、前記機能層上に位置する第３電極と、前記第１膜の前記間隙を通って前記第１電極に接続されると共に、前記第１電極と前記第３電極とを電気的に接続する電気コンタクトと、を備える。前記第１膜の表面の前記基板の前記上面からの高さは、前記機能膜の表面の前記基板の前記上面からの高さよりも低い。
　本開示の一態様によれば、歩留まりを向上できる。
図１は、実施の形態に係る光電変換素子の断面図である。 図２Ａは、実施の形態に係る第１電極の上面視形状の例を示す平面図である。 図２Ｂは、実施の形態に係る第１電極上に形成されたパターン化膜の上面視形状の例を示す平面図である。 図２Ｃは、実施の形態に係る第１電極上に形成されたパターン化膜の上面視形状の別の例を示す平面図である。 図２Ｄは、実施の形態に係る第１電極上に形成されたパターン化膜の上面視形状のさらに別の例を示す平面図である。 図３Ａは、実施の形態に係るパターン化膜の配置の別の例を示す断面図である。 図３Ｂは、実施の形態に係るパターン化膜の配置のさらに別の例を示す断面図である。 図４は、実施の形態に係る光電変換素子の製造方法のフローチャートである。 図５は、実施の形態に係る基板を準備する工程を説明するための図である。 図６Ａは、実施の形態に係るパターン化膜を形成する工程の一例を説明するための図である。 図６Ｂは、実施の形態に係るパターン化膜を形成する工程の一例を説明するための図である。 図６Ｃは、実施の形態に係るパターン化膜を形成する工程の一例を説明するための図である。 図６Ｄは、実施の形態に係るパターン化膜を形成する工程の一例を説明するための図である。 図７Ａは、実施の形態に係るパターン化膜を形成する工程の別の一例を説明するための図である。 図７Ｂは、実施の形態に係るパターン化膜を形成する工程の別の一例を説明するための図である。 図８は、実施の形態に係る機能層を形成する工程および第３電極を形成する工程を説明するための図である。 図９Ａは、実施の形態に係る機能層を除去する工程を説明するための図である。 図９Ｂは、実施の形態に係る機能層を除去する工程を説明するための図である。 図１０は、実施の形態に係る電気コンタクトを形成する工程を説明するための図である。 図１１は、実施の形態の変形例に係る光電変換素子の断面図である。 図１２は、実施の形態の変形例に係る光電変換素子の上面視図である。 図１３は、実施の形態に係る撮像素子の回路構成の一例を示す図である。 図１４は、実施の形態に係る撮像素子中の画素のデバイス構造を模式的に示す断面図である。
　（本開示の概要）
　本開示の一態様に係る機能素子の製造方法は、第１電極および第２電極が上面で露出した基板を準備することと、前記基板の上方に、前記第１電極の上面の少なくとも一部を露出させる間隙が設けられた第１膜を形成することと、前記第１電極、前記第２電極および前記第１膜上に、塗布法を用いて第２膜を形成することと、前記第２膜のうち前記第１電極上の部分を除去することにより、前記第１電極の前記上面の前記少なくとも一部を露出させることと、前記第１電極上に電気コンタクトを形成することと、を含む。
　このような第１電極上に間隙が設けられた第１膜が形成されることにより、塗布法によって形成される第２膜が第１電極上の第１膜の間隙に溜まって厚くなる。そのため、第２膜のうち第１電極上の部分を除去する工程において、第１電極まで除去されて第１電極１が縮小または消失することが抑制される。その結果、第１電極と電気コンタクトとの接続不良が抑制される。よって、製造する機能素子の歩留まりを向上できる。
　また、例えば、前記塗布法はスピンコートであってもよい。すなわち、前記第２膜を形成することにおいて、前記塗布法としてスピンコートを用いて前記第２膜を形成してもよい。
　スピンコートを用いて第２膜を成膜する場合、特に成膜する面の凹凸によって膜厚が変化しやすいが、第１膜の間隙に第２膜がたまることにより、第２膜の形成にスピンコートを用いた場合でも第１電極の縮小または消失を抑制できる。
　また、例えば、前記第１膜を形成することにおいて、前記第１電極の一部を覆うように前記第１膜を形成してもよい。
　これにより、第１膜が第１電極を覆うことで基板からの第１膜の上面の高さをさらに高くしやすいため、第１電極上により厚く第２膜を形成できる。
　また、例えば、前記間隙は少なくとも１つの開口であってもよい。すなわち、前記第１膜を形成することにおいて、前記間隙として少なくとも１つの開口が設けられた前記第１膜を形成してもよい。
　これにより、間隙が開口であるため、第２膜の形成時に開口から第２膜が流れ出にくくなり、第１電極上により厚く第２膜を形成できる。
　また、例えば、前記少なくとも１つの開口は複数の開口を含んでもよい。すなわち、前記第１膜を形成することにおいて、複数の開口が設けられた前記第１膜を形成してもよい。
　これにより、複数の開口の各々の大きさを小さくできるため、複数の開口の各々に第２膜が溜まりやすくなる。そのため、第１電極上により厚く第２膜を形成できる。
　また、例えば、前記第２膜のうち前記第１電極上の前記部分を除去することは、前記第２膜の前記部分を、ハロゲン系ガスを用いたエッチングにより除去することを含んでもよい。
　これにより、除去力の高いハロゲン系ガスを用いた場合でも、第１膜の間隙に溜まって第１電極上の第２膜が厚くなるため、オーバーエッチングによる第１電極の縮小または消失を抑制できる。
　また、例えば、前記第２膜のうち前記第１電極上の前記部分は、第１部と第２部とを含んでもよく、前記第２膜のうち前記第１電極上の前記部分を除去することは、前記第１部を除去することと、前記第１部を除去することにおいて除去されていない前記第２部を除去することと、を含んでもよい。
　これにより、第１電極上の第２膜の一部を残してエッチングするため、オーバーエッチングによる第１電極の縮小または消失を抑制できる。
　また、本開示の一態様に係る機能素子は、基板と、前記基板の上面に設けられた第１電極と、前記基板の前記上面に設けられた少なくとも１つの第２電極と、前記基板の上方に位置し、上面視において前記第１電極の上面の少なくとも一部と重なる間隙が設けられている第１膜と、前記少なくとも１つの第２電極上に位置する機能層と、前記機能層上に位置する第３電極と、前記第１膜の前記間隙を通って前記第１電極に接続されると共に、前記第１電極と前記第３電極とを電気的に接続する電気コンタクトと、を備える。前記第１膜の表面の前記基板の前記上面からの高さは、前記機能膜の表面の前記基板の前記上面からの高さよりも低い。
　これにより、第１電極を挟むように配置されることで間隙が設けられた第１膜により、第１電極が保護される。例えば、製造中に第１電極上に一時的に形成した機能層を除去する際に、第１膜の間隙によって第１電極上の機能層が厚く形成されて、第１電極が除去されて縮小または消失することが抑制される。その結果、第１電極と電気コンタクトとの接続不良が抑制される。よって、機能素子の歩留まりを向上できる。さらに、仮に機能層を除去する際に第１電極のエッチングが発生したとしても、第１膜直下の部分はエッチングから保護される。よって残存した第１電極の側面と電気コンタクトとの接続が生じることにより接続不良が抑制される。
　また、例えば、前記第１膜は、前記第１電極の一部を覆ってもよい。
　これにより、例えば、製造中に第１電極上に一時的に形成した機能層を除去する際に、第１膜が第１電極を覆うことで基板からの第１膜の上面の高さをさらに高くしやすいため、第１電極上により厚く第２膜を形成できる。
　また、例えば、前記間隙は少なくとも１つの開口であってもよい。すなわち、前記第１膜には、前記間隙として、少なくとも１つの開口が設けられていてもよい。
　これにより、例えば、製造中に第１電極上に一時的に形成した機能層を除去する際に、第１膜の間隙によって第１電極上の機能層がより厚く形成されやすくなる。
　また、例えば、前記少なくとも１つの開口は複数の開口を含んでもよい。すなわち、前記第１膜には、複数の開口が設けられていてもよい。
　これにより、複数の開口の各々が小さくなるため、例えば、製造中に第１電極上に一時的に形成した機能層を除去する際に、第１膜の間隙によって第１電極上の機能層がより厚く形成されやすくなる。
　また、例えば、前記機能素子は、光電変換素子であってもよく、前記機能層は、光電変換層を含んでいてもよい。
　これにより、歩留まりの向上した光電変換素子を実現できる。
　また、例えば、前記機能素子は、撮像素子であってもよく、前記少なくとも１つの第２電極は、複数の第２電極を含んでもよく、前記機能層は、光電変換層を含んでもよく、前記複数の第２電極は、互いに離間している複数の画素電極であってもよい。
　これにより、歩留まりの向上した撮像素子を実現できる。
　また、例えば、前記第１膜は、前記基板の前記上面における、前記複数の画素電極のうち隣り合う２つの画素電極の間の領域を覆ってもよい。
　これにより、隣り合う画素電極の間にも第１膜が配置されることになる。そのため、隣り合う画素間で捕集した電荷量の違いによって電位差が生じる場合でも、第１膜が隣り合う画素電極間での電荷移動を抑制する。よって、隣接画素間での混色を抑制できる。よって、第１膜が隣接する画素間での混色抑制にも利用できるため、より高性能な撮像素子の歩留まりを向上できる。
　また、例えば、前記光電変換層は、コロイド量子ドットを含んでいてもよい。
　これにより、光電変換層がコロイド量子ドットを含むために、例えば、製造中に第１電極上に一時的に形成した機能層を除去する際に、ハロゲン系ガスを用いて除去力の高いエッチングが行われる。そのような場合であっても、第１電極上の機能層が厚く形成されるため、オーバーエッチングによる第１電極の縮小または消失を抑制できる。
　以下本開示の実施の形態について、図面を参照しながら説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置および接続形態、工程、工程の順序などは、一例であり、本開示を限定する主旨ではない。また、以下の本実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略または簡略化することがある。
　また、本明細書において、要素間の関係性を示す用語、および、要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。なお、「上方」および「下方」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像素子の使用時における姿勢を限定する意図ではない。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。本明細書においては、基板に機能層等が積層される方向を上方向としている。
　また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。ｘ軸およびｙ軸はそれぞれ、第２電極が行列状に配置される場合の行方向および列方向である。ｚ軸は、基板に積層される機能層等の積層方向である。本明細書において、ｚ軸方向の正側が「上方」であり、ｚ軸方向の負側が「下方」である。また、本明細書において、「上面視」とは、特に断りのない限り、ｚ軸方向の正側から見たときのことをいう。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　また、本明細書において、可視光、赤外線および紫外線を含めた電磁波全般を、便宜上「光」と表現する。
　（実施の形態）
　以下では、本実施の形態に係る光電変換素子および光電変換素子を備える撮像素子について説明する。
　［光電変換素子の構成］
　まず、実施の形態に係る撮像素子が備える光電変換素子の構成について説明する。図１は、本実施の形態に係る光電変換素子１０Ａの断面図である。なお、図１には、光電変換素子１０Ａの一部が示されている。具体的には、図１は、光電変換素子１０Ａのうち、基板１１に第１電極１および複数の第２電極２の一部が設けられた領域を示す図である。図１に示される光電変換素子１０Ａを備える撮像素子の具体的な構成については、後で説明する。
　図１に示されるように、光電変換素子１０Ａは、基板１１と、第１電極１と、第２電極２と、第３電極３と、第２電極２と第３電極３との間に位置する機能層１０と、パターン化膜８と、第１電極１と第３電極３とを電気的に接続する電気コンタクト１５と、を備える。機能層１０は、光電変換層４と、第２電極２と光電変換層４との間に位置する電子ブロッキング層５と、第３電極３と光電変換層４との間に位置する正孔ブロッキング層６と、を含む。光電変換素子１０Ａでは、基板１１の上面１１ａに、第２電極２、電子ブロッキング層５、光電変換層４、正孔ブロッキング層６、および、第３電極３がこの順に積層されている。
　基板１１は、例えば、ＲＯＩＣ（ＲｅａｄＯｕｔ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）基板である。図１では、基板１１の上部の絶縁層が示されており、下部の構造の図示は省略されている。基板１１上および基板１１内部には、光電変換素子１０Ａを動作させるための回路等が形成される。基板１１は、例えば、絶縁層の下方にトランジスタなどが形成される半導体層を含む。絶縁層は、例えば酸化ケイ素膜、窒化ケイ素膜またはＴＥＯＳ（オルトケイ酸テトラエチル）膜などの単層構造または積層構造であるが、特に限定されない。なお、基板１１の種類は特に限定されるものではなく、基板１１には、配線基板等のＲＯＩＣ基板以外の各種基板が用いられうる。
　第１電極１、第２電極２および第３電極３は、例えば、膜状の電極である。
　第１電極１は、第３電極３に給電するための給電端子である。第１電極１は、例えば、機能層１０に制御電圧を印加するための制御電極である。第１電極１は、基板１１の上面１１ａに設けられている。第１電極１の上面１ａは、基板１１の上面１１ａ、具体的には第１電極１の周辺の上面１１ａよりも上方に位置する。つまり、積層方向において、第１電極１の上面１ａの高さは、基板１１の上面１１ａよりも高い。そのため、第１電極１が設けられた基板１１において、第１電極１が凸状になっている。また、基板１１自体も、第１電極１が形成されている箇所が凸状になっている。
　第１電極１は、基板１１における複数の第２電極２が設けられた領域とは異なる領域に配置されている。また、第１電極１は、機能層１０が設けられた領域の周囲に配置されている。つまり、第１電極１は、上面視において、機能層１０とは重なっていない。なお、図１で示される例では、第１電極１は１つであるが、第１電極１の個数は、２つ以上であってもよい。２つ以上の第１電極１が配置される場合、例えば、機能層１０を挟む、または、囲むように配置される。第１電極１には、電圧を供給するための不図示の配線またはプラグ等が接続されている。
　第１電極１の上面１ａの少なくとも一部は、電気コンタクト１５に接している。第１電極１は、電気コンタクト１５を介して第３電極３に電気的に接続されている。
　第１電極１の材料としては、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏ、Ｒｕ、Ｉｎ、Ｍｇ、Ａｇ、ＡｕまたはＰｔなどの導電性材料が用いられる。
　第１電極１の厚みは、例えば、１０ｎｍ以上２００ｎｍ以下である。
　第２電極２は、光電変換層４で生成した電荷を捕集するための電極層である。第２電極２は、光電変換素子１０Ａが撮像素子に用いられる場合の画素電極である。第２電極２は、基板１１の上面１１ａに設けられている。第２電極２の上面２ａは、基板１１の上面１１ａ、具体的には第２電極２の周辺の上面１１ａよりも上方に位置する。つまり、積層方向において、第２電極２の上面２ａの高さは、基板１１の上面１１ａよりも高い。
　例えば、基板１１における機能層１０が設けられた領域内に、複数の第２電極２が設けられている。つまり、複数の第２電極２は、上面視において機能層１０と重なる。複数の第２電極２は、例えば、基板１１上で行列状に並んで配置される。複数の第２電極２は互いに離間しており、互いに離間している複数の第２電極２の間には基板１１の絶縁層が配置されている。隣り合う第２電極２の間の距離は、例えば１μｍ程度である。なお、第２電極２の個数は、特に限定されない。第２電極２の数は１つであってもよい。各第２電極２には、電圧を供給するための不図示の配線またはプラグ等が接続されている。
　隣り合う第２電極２の間の距離は、例えば、第１電極１と第１電極１に最も近い第２電極２との間の距離よりも短い。
　第２電極２の厚みは、例えば１０ｎｍ以上２００ｎｍ以下である。また、第２電極２の幅は、例えば、０．５μｍ以上１０μｍ以下である。
　第３電極３は、機能層１０を挟んで第２電極２に対向して設けられた電極層である。第３電極３は、機能層１０上に位置する。第３電極３は、第２電極２が捕集する電荷とは逆極性の電荷を捕集する。第３電極３には、第１電極１および電気コンタクト１５を介して、所定の電圧が印加される。これにより、第２電極２および第３電極３には、所定のバイアス電圧が印加される。バイアス電圧が印加されることにより、光電変換によって光電変換層４に生じた正孔と電子との対のうち正孔および電子のいずれか一方の電荷を第２電極２によって捕集することができる。第２電極２に捕集された電荷は、例えば信号電荷として利用される。例えば信号電荷として正孔を利用する場合、第２電極２に対して第３電極３の電位が正となるようなバイアス電圧が印加される。これにより、正孔が第２電極２に捕集され、電子が第３電極３に捕集される。また、第３電極３の仕事関数を第２電極２の仕事関数よりも小さくすることによって、第２電極２に対して第３電極３の電位がゼロまたは負電位となる条件において、第２電極２が正孔を捕集し、第３電極３が電子を捕集してもよい。以下では、第２電極２が信号電荷として正孔を捕集する場合について説明する。なお、信号電荷として電子を利用する場合には、第２電極２に対して第３電極３の電位が負となるようなバイアス電圧が印加される。また、第３電極３の仕事関数を第２電極２の仕事関数よりも大きくすることによって、第２電極２に対して第３電極３の電位がゼロまたは正電位となる条件において、第２電極２が電子を捕集し、第３電極３が正孔を捕集してもよい。
　第３電極３は、例えば、所望とする波長範囲において高透光性の透明電極である。所望とする波長範囲は、例えば、光電変換層４が光電変換する波長を含む。光電変換層４がコロイド量子ドットを含む場合、所望とする波長範囲は、例えば、コロイド量子ドットの吸収ピーク波長を含む波長範囲である。また、本明細書において、ある波長において高透光性であるとは、例えば、ある波長において、光の透過率が５０％以上であることを意味し、８０％以上であることを意味してもよい。
　透明電極の材料としては、例えば、抵抗値が小さい透明導電性酸化物（ＴＣＯ：Ｔｒａｎｓｐａｒｅｎｔ　Ｃｏｎｄｕｃｔｉｎｇ　Ｏｘｉｄｅ）が用いられる。ＴＣＯは、特に限定されないが、例えば、ＩＴＯ、ＩＺＯ（ＩｎＺｎＯ；Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＡＺＯ（ＡｌＺｎＯ：Ａｌｕｍｉｎｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＦＴＯ（Ｆｌｕｏｒｉｎｅ－ｄｏｐｅｄ　Ｔｉｎ　Ｏｘｉｄｅ）、ＳｎＯ２、ＴｉＯ２、ＺｎＯ等を用いることができる。また、透明電極の材料としては、グラフェンまたはカーボンナノチューブ等が用いられてもよい。
　第３電極３の厚みは、例えば１０ｎｍ以上２００ｎｍ以下である。
　パターン化膜８は、第１膜の一例であり、所定のパターンを有する保護膜である。パターン化膜８は、基板１１の上方に位置する。パターン化膜８の上面８ａは、第１電極１および第２電極２よりも上方に位置する。また、積層方向において、パターン化膜８の上面８ａの高さは、例えば、機能層１０のうちの最下層である電子ブロッキング層５の上面５ａの高さよりも低い。パターン化膜８の厚みは、例えば、１ｎｍ以上２００ｎｍ以下である。なお、パターン化膜８の上面８ａの高さは電子ブロッキング層５の上面５ａの高さよりも高くてもよい。
　パターン化膜８は、例えば、基板１１上における第１電極１が設けられている領域および複数の第２電極２が設けられている領域に配置される。第１電極１が設けられている領域は、例えば、上面視において機能層１０と重ならない領域である。複数の第２電極２が設けられている領域は、例えば、上面視において機能層１０と重なる領域である。なお、パターン化膜８は、第２電極が設けられている領域に配置されていなくてもよい。
　パターン化膜８には、上面視において第２電極２を介さずに第１電極１を挟むように配置されることで、第１電極１の上面１ａの少なくとも一部と重なる間隙８ｂが設けられている。上面視において、間隙８ｂは、第２電極２の上面２ａとは重ならない。例えば、パターン化膜８には、複数の間隙８ｂが設けられている。また、パターン化膜８は、第１電極１の上面の一部を覆う。例えば、パターン化膜８は、第１電極１の上面の端部のうち対向する２箇所を覆う。このようなパターン化膜８が形成されていることで、光電変換素子１０Ａの製造工程において、第１電極１がオーバーエッチングされて小さくなる、または、消失するということが抑制される。効果の詳細については後述する。
　間隙８ｂには、電気コンタクト１５が通っており、間隙８ｂの周辺のパターン化膜８は、電気コンタクト１５に覆われている。
　間隙８ｂの幅（例えば最短の幅）は、例えば０．１μｍ以上１００μｍ以下であり、１μｍ以上１０μｍ以下であってもよい。また、間隙８ｂの幅は、例えば、第１電極１の幅の２％以上１１０％以下である。
　パターン化膜８は、第１電極１の一部を覆う。図１に示される例では、パターン化膜８は、第１電極１の上面１ａに接して覆う。なお、パターン化膜８は第１電極１を覆っていなくてもよい。例えば、パターン化膜８は、上面視において、第１電極１の近傍の基板１１上に形成されていてもよい。近傍とは、例えば、隣り合う第２電極２の間の距離以下の範囲を示す。
　ここで、図２Ａから図２Ｄを用いて、第１電極１が形成された領域に設けられたパターン化膜８の上面視形状について詳細に説明する。図２Ａは、第１電極１の上面視形状の例を示す平面図である。図２Ｂから図２Ｄは、第１電極１上に形成されたパターン化膜８の上面視形状の例を示す平面図である。なお、図２Ａから図２Ｄでは、見やすさのため第１電極１およびパターン化膜８に模様が付されているが、第１電極１およびパターン化膜８の上面に模様が付されていることを意味するものではない。
　図２Ａに示されるように、第１電極１の上面視形状の外形は、例えば、長尺状の矩形である。矩形の短手方向の長さは、例えば、１００μｍ前後である。また、矩形の長手方向の長さは、例えば数ｍｍである。上面視において、第１電極１は、例えば、複数のスリット１ｓが形成されたストライプ状の領域１ｓａを有する。なお、上面視における第１電極１の形状および大きさは特に限定されない。第１電極１にはスリット１ｓが形成されていなくてもよい。
　図２Ｂに示されるように、パターン化膜８には、例えば、複数の間隙８ｂとして、複数の開口８ｂ１が設けられる。複数の開口８ｂ１は、例えば、第１電極１上で行列状に配置される。これにより、エッチング時におけるパターン化膜８による第１電極１の保護の機能を高めることができる。
　また、図２Ｃに示されるように、パターン化膜８には、複数の間隙８ｂとして、ストライプ状の複数のスリット８ｂ２が設けられていてもよい。
　また、図２Ｄに示されるように、パターン化膜８には、間隙８ｂとして、格子状のスリット８ｂ３が設けられていてもよい。
　また、パターン化膜８は、例えば、第１電極１のストライプ状の領域１ｓａにおいて、スリット１ｓと重なる位置に配置され、間隙８ｂの少なくとも一部は領域１ｓａにおける第１電極１と重なる。
　また、再び図１を参照し、パターン化膜８は、基板１１と機能層１０との間にも位置する。パターン化膜８は、基板１１の上面１１ａにおける複数の第２電極２のうち隣り合う第２電極２の間の領域に接して覆う。パターン化膜８は、上面視において、複数の第２電極２を第２電極２毎に挟むように配置される。そのため、パターン化膜８には、上面視で１つの第２電極２の少なくとも一部と重なる間隙８ｃが設けられている。機能層１０（具体的には電子ブロッキング層５）は、間隙８ｃを通って第２電極２に接続されている。機能層１０（具体的には電子ブロッキング層５）は、間隙８ｃの周囲のパターン化膜８を覆っている。パターン化膜８は、第２電極２の側面に接しており、基板１１上の隣り合う第２電極２の間を完全に埋めている。なお、パターン化膜８において、基板１１の上面１１ａにおける隣り合う第２電極２の間を覆う部分は、第２電極２の側面と離間していてもよい。
　このようにパターン化膜８が配置されることにより、パターン化膜８が、隣り合う第２電極２の間での電荷移動を抑制する。具体的には、複数の第２電極２は、捕集した電荷量によって互いに電位が異なる場合がある。例えば、光の入射量が多い領域の第２電極２は、捕集した電荷量が多くなり、光の入射量の少ない領域の第２電極２は、捕集した電荷量が少なくなる。そのため、このような２つの第２電極２の間で電位差が発生し、捕集される電荷が正孔の場合、機能層１０を介して電位の高い第２電極２から電位の低い第２電極２へ正孔が移動する。その結果、撮像素子の場合には、隣接画素間で混色が生じ、画像のエッジにぼやけが発生する。隣り合う第２電極２の間に、基板１１の上面１１ａを覆うパターン化膜８が存在することで、機能層１０を介した隣り合う第２電極２の間での電荷の移動距離が長くなるため、このような電荷の移動を抑制できる。
　また、図１に示される例では、第２電極２の上面２ａはパターン化膜８に覆われていない。これにより、第２電極２による電荷の捕集がパターン化膜８によって阻害されないため、電荷の捕集効率の低下を抑制できる。
　なお、第２電極２間の電荷移動を抑制するためのパターン化膜８の配置は図１に示される例に限らない。図３Ａおよび図３Ｂは、パターン化膜８の配置の別の例を示す断面図である。
　図３Ａに示されるように、パターン化膜８は、上面視において、複数の第２電極２を第２電極２毎に挟むように配置される。また、図１に示される例とは異なり、図３Ａに示されるパターン化膜８は、隣り合う第２電極２の間を完全に埋めていない。パターン化膜８は、隣り合う第２電極２の間において２つ以上に分割されていてもよい。
　また、図３Ｂに示されるように、パターン化膜８は、隣り合う第２電極２それぞれの上面２ａの端部に接して覆っていてもよい。特に、電界集中が起こりやすい第２電極２の端部がパターン化膜８で覆われることで、電荷の移動の抑制効果を高めることができる。
　パターン化膜８の材料としては、絶縁性材料が用いられる。絶縁性材料としては、酸化ケイ素、窒化ケイ素、酸化タンタルおよび酸化チタン等が挙げられる。また、絶縁性材料として、ネガ型フォトレジストまたはネガ型電子線レジストが用いられてもよい。
　再び図１を参照し、電気コンタクト１５は、第１電極１と第３電極３とを電気的に接続する導電層である。電気コンタクト１５は、間隙８ｂを通って第１電極１に接続されている。また、電気コンタクト１５は機能層１０の側面を覆い、第３電極３の上面３ａに接続されている。図１で示される例では、電気コンタクト１５は、上面３ａの一部を覆っている。電気コンタクト１５が高透光性である場合には、電気コンタクト１５は、例えば、後述する図１０で示されるように、上面３ａの全てを覆っていてもよい。
　電気コンタクト１５の材料としては、上記の透明電極の材料として挙げた材料を用いることができる。また、電気コンタクト１５の材料としては、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏ、Ｒｕ、Ｉｎ、Ｍｇ、Ａｇ、ＡｕまたはＰｔなどの導電性材料が用いられてもよい。なお、第３電極３と電気コンタクト１５とは、１つの導電層で構成されていてもよい。つまり、上面視において、第３電極３が、機能層１０が形成されている領域の外側まで広がって第１電極１に接続され、第３電極３における機能層１０より外側の領域として電気コンタクト１５が形成されていてもよい。
　電気コンタクト１５の厚みは、例えば１０ｎｍ以上２００ｎｍ以下である。
　機能層１０は、例えば、光電変換および光電変換された電荷の輸送が行われる複合層である。機能層１０は、例えば、スピンコート等の塗布法によって形成される塗布膜の積層体である。なお、機能層１０の複合層のうち塗布法以外の方法で形成される層があってもよい。また、機能層１０は、複合層に限らず、１つの層から構成されていてもよい。
　光電変換層４では、光の入射により励起子である正孔と電子との対が発生する。光電変換層４は、入射した光を吸収し、信号電荷として正孔と電子との対を生成する光電変換材料を含む。光電変換材料は、例えば、半導体性の無機材料、または、半導体性の有機材料である。光電変換層４は、例えば、後述するように塗布法により形成される。そのため、光電変換材料としては、例えば、溶媒に溶解または分散する材料が用いられる。
　光電変換層４は、例えば、光電変換材料としてコロイド量子ドットを含む。コロイド量子ドットは、表面が表面修飾配位子で修飾された量子ドットである。光電変換層４は、例えば、コロイド量子ドット溶液を塗布して成膜することで形成される。
　量子ドットは、２ｎｍから１０ｎｍ程度の直径を有するナノクリスタルであり、数十から数千個程度の原子で構成される。量子ドットの材料は、例えば、ＳｉもしくはＧｅなどのＩＶ族半導体、ＰｂＳ、ＰｂＳｅもしくはＰｂＴｅなどのＩＶ－ＶＩ族半導体、ＩｎＡｓもしくはＩｎＳｂなどのＩＩＩ－Ｖ族半導体、または、ＨｇＣｄＴｅもしくはＰｂＳｎＴｅなどの３元混晶体である。
　光電変換層４は、互いに粒子径の異なる量子ドットを含む２以上の量子ドット層の積層構造を有していてもよい。量子ドットの吸収波長は粒子径により変化するため、このような構成により光電変換素子１０Ａの感度波長帯域を広げることができる。また、例えば、量子ドットとして近赤外線領域に吸収ピークを有する量子ドットを用いることで、近赤外線領域に感度を有する光電変換素子１０Ａを実現できる。
　表面修飾配位子は量子ドットの表面に吸着するようなものであればよく、例えば、非特許文献１に記載の配位子から選択することができる。例えば、表面修飾配位子の種類により、コロイド量子ドットの価電子帯上端のエネルギーが変化する。そのため、適切な表面修飾配位子を用いることにより、コロイド量子ドットのエネルギーバンドを調整できる。
　入手可能な量子ドットの表面は、合成時の分散性を上げるため長鎖アルキルを持つ表面修飾配位子に修飾されていることが多い。長鎖アルキルを持つ表面修飾配位子は、電荷の移動を阻害するため、所望とするエネルギーバンドを実現するための表面修飾配位子に置換される。置換の方法としては、量子ドットを膜（固相）にした後に、置換する表面修飾配位子の溶液に暴露することで、濃度差および配位子同士の結合エネルギー差で置換する固相置換法、および、溶液中（液相）で表面修飾配位子を置換する液相置換法が知られており、それら既存方法を用いることができる。
　光電変換層４の厚みは、例えば５ｎｍ以上１５００ｎｍ以下である。
　本実施の形態において、光電変換層４で発生した正孔と電子との対のうち、正孔が第２電極２に捕集され、電子が第３電極３に捕集される。この際、第２電極２および第３電極３に捕集される電荷とは逆極性の電荷が、第２電極２および第３電極３から、光電変換層４に注入される場合がある。このようにして電極から注入される電荷は、光電変換層４への光の入射とは関係なく流れる暗電流の原因となる。
　そのため、本実施の形態に係る光電変換素子１０Ａは、第２電極２と光電変換層４との間に、暗電流抑制のための電荷ブロッキング層として電子ブロッキング層５を備える。電子ブロッキング層５は、第２電極２からの電子注入の障壁となる層である。第２電極２からの電子注入による暗電流を抑制するため、例えば、電子ブロッキング層５の電子親和力は、光電変換層４の電子親和力と同等かそれよりも小さい。また、例えば、光電変換層４から第２電極２への正孔の伝導を妨げないよう、電子ブロッキング層５のイオン化ポテンシャルは、光電変換層４のイオン化ポテンシャルよりも０．５ｅＶ大きい値を上限としてそれと同等かそれよりも小さい。
　例えば、電子ブロッキング層５の材料は、上記の電子親和力およびイオン化ポテンシャルの関係を満たす材料であり、例えば、ｐ型半導体である。電子ブロッキング層５の材料は、例えば、［Ｎ４，Ｎ４’－Ｄｉ（ｎａｐｈｔｈａｌｅｎ－１－ｙｌ）－Ｎ４，Ｎ４’－ｂｉｓ（４－ｖｉｎｙｌｐｈｅｎｙｌ）ｂｉｐｈｅｎｙｌ－４，４’－ｄｉａｍｉｎｅ］（ＶＮＰＢ）もしくはＰｏｌｙ［Ｎ，Ｎ’－ｂｉｓ（４－ｂｕｔｙｌｐｈｅｎｙｌ）　－Ｎ，Ｎ’－ｂｉｓ（ｐｈｅｎｙｌ）－ｂｅｎｚｉｄｉｎｅ］（ｐｏｌｙ－ＴＰＤ）などの有機材料である。これにより、後述する製造工程において、第１電極１上の電子ブロッキング層５の除去が容易になる。電子ブロッキング層５の材料は、ＮｉＯ、ＣｏＯ、Ｃｏ３Ｏ４、Ｃｒ２Ｏ３、Ｃｕ２ＯもしくはＣｕＯなどの金属酸化物であってもよい。電子ブロッキング層５は、例えば、後述するように塗布法により形成される。そのため、電子ブロッキング層５の材料としては、例えば、溶媒に溶解または分散する材料が用いられる。
　電子ブロッキング層５の厚みは、例えば５ｎｍ以上２００ｎｍ以下である。
　また、本実施の形態に係る光電変換素子１０Ａは、第３電極３と光電変換層４との間に電荷ブロッキング層として正孔ブロッキング層６を備える。正孔ブロッキング層６は、第３電極３からの正孔注入の障壁となる層である。この場合には、第３電極３からの正孔注入による暗電流を抑制するため、例えば、正孔ブロッキング層６のイオン化ポテンシャルは、光電変換層４のイオン化ポテンシャルと同等かそれよりも大きい。また、例えば、光電変換層４から第３電極３への電子の伝導を妨げないように、正孔ブロッキング層６の電子親和力は、光電変換層４の電子親和力と同等かそれよりも大きい。
　例えば、正孔ブロッキング層６の材料は、上記の電子親和力およびイオン化ポテンシャルの関係を満たす材料であり、例えば、ｎ型半導体である。正孔ブロッキング層６の材料としては、例えば、バトクプロイン（ＢＣＰ）、バトフェナントロリン（ＢＰｈｅｎ）、フラーレン類、酸化亜鉛、アルミニウムドープ酸化亜鉛、酸化チタンおよび酸化スズなどが挙げられる。正孔ブロッキング層６は、例えば、後述するように塗布法により形成される。そのため、正孔ブロッキング層６の材料としては、例えば、溶媒に溶解または分散する材料が用いられる。
　正孔ブロッキング層６の厚みは、例えば５ｎｍ以上２００ｎｍ以下である。
　電子ブロッキング層５は、正孔を輸送するため、正孔伝導性を有している。また、正孔ブロッキング層６は、電子を輸送するため、電子伝導性を有している。このため、光電変換層４が電子ブロッキング層５と接することにより、光電変換層４は電子ブロッキング層５を介して第２電極２と電気的に接続される。また、光電変換層４が正孔ブロッキング層６と接することにより、光電変換層４は正孔ブロッキング層６を介して第３電極３と電気的に接続される。
　なお、機能層１０は、電子ブロッキング層５および正孔ブロッキング層６のうちいずれか一方のみを有していてもよく、いずれも有していなくてもよい。また、第２電極２が電子を捕集する場合には、光電変換素子１０Ａにおける電子ブロッキング層５と正孔ブロッキング層６との位置を入れ替えた構成としてもよい。また、機能層１０は、上記の各層以外の他の層を備えていてもよい。他の層としては、電荷輸送層およびバッファ層等が挙げられる。
　［光電変換素子の製造方法］
　次に、本実施の形態に係る光電変換素子１０Ａの製造方法について説明する。なお、以下で説明する製造方法は一例であり、光電変換素子１０Ａの製造方法は以下の例に限らない。
　光電変換素子１０Ａの製造方法は、第１電極１および第２電極２が上面１１ａで露出した基板１１を準備する工程と、パターン化膜８を形成する工程と、機能層１０を形成する工程と、機能層１０のうち第１電極１上の部分を除去する工程と、電気コンタクト１５を形成する工程と、を含む。以下では図面を用いて具体的な光電変換素子１０Ａの製造方法について説明する。図４は、本実施の形態に係る光電変換素子１０Ａの製造方法のフローチャートである。
　まず、図４に示されるように、基板１１を準備する（ステップＳ１１）。図５は、基板１１を準備する工程を説明するための図である。図５に示されるように、具体的には、第１電極１および第２電極２が基板１１の上面１１ａで露出するように設けられた基板１１を準備する。基板１１の上側において、第１電極１、第２電極２および基板１１の上面１１ａが露出している。基板１１の上面１１ａが形成されている部分は、例えばＴＥＯＳ薄膜等の絶縁層である。
　例えば、基板１１に第１電極１および第２電極２が形成され、第１電極１の上面および第２電極２の上面を含む基板１１の上面全体がＴＥＯＳ薄膜で覆われた後、基板１１の表面がＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により平坦化されることで、図５に示される基板１１が準備される。図５に示されるように、複数の第２電極２は、例えば、パターン密度が高い状態で形成されている。一方、第１電極１は、複数の第２電極２が形成されている領域の外側の一部だけに孤立的にパターン密度が低い状態で形成されている。ＣＭＰ法を用いる場合、第１電極１および第２電極２と基板１１との材料の違い、および、第１電極１と第２電極２とのパターン密度の違いにより、第１電極１および第２電極２が設けられた基板１１は完全には平坦にならない場合がある。具体的には、ＣＭＰ法による平坦化後には、第１電極１および第２電極２と基板１１との材料の研磨されやすさの違いにより、第１電極１の上面１ａおよび第２電極２の上面２ａは基板１１の上面１１ａよりも高い位置に形成される。また、ＣＭＰ法による平坦化後には、第１電極１と第２電極２とのパターン密度の違いにより、積層方向における、基板１１の上面１１ａの高さは、第１電極１の周囲の方が第２電極２の周囲よりも低くなる。
　準備した基板１１は、例えば、アセトンまたはプロパノール等の溶剤で超音波洗浄した後、ＵＶ－オゾン処理によるドライ洗浄して使用される。
　基板１１を準備した後、図４に示されるように、準備した基板１１の上方に、第１電極１の上面１ａの少なくとも一部を露出させる間隙８ｂが設けられたパターン化膜８を形成する（ステップＳ１２）。パターン化膜８を形成する工程について、図６Ａから図６Ｄ、ならびに、図７Ａおよび図７Ｂを参照しながら説明する。図６Ａから図６Ｄは、パターン化膜８を形成する工程の一例を説明するための図である。
　図６Ａに示されるように、まず、基板１１、第１電極１および第２電極２上にパターン化されていない絶縁膜８８を成膜する。これにより、基板１１の上面１１ａ、第１電極１の上面１ａおよび第２電極２の上面２ａが絶縁膜８８で覆われる。絶縁膜８８は、例えば酸化ケイ素膜である。絶縁膜８８は、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。絶縁膜８８の厚みは、例えば１ｎｍ以上２００ｎｍ以下である。なお、絶縁膜８８の形成方法は特に制限されず、例えば、ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）材料を用いてスピンコートにより絶縁膜８８を形成してもよい。また、絶縁膜８８は、窒化ケイ素膜、酸化タンタル膜または酸化チタン膜などの他の絶縁性材料の膜であってもよい。
　次に、図６Ｂに示されるように絶縁膜８８上にレジスト膜８９を成膜してパターニングする。レジスト膜８９には、例えば、ポジ型のｉ線用のフォトレジストが用いられる。レジスト膜８９は、例えばスピンコート等の塗布法を用いて成膜した後、リソグラフィによってパターニングすることで形成する。レジスト膜８９の厚みは、例えば、５０ｎｍ以上１０００ｎｍ以下である。上面視における、レジスト膜８９の除去された部分のパターンは、パターン化膜８に形成される間隙８ｂおよび間隙８ｃの位置に対応する。なお、レジスト膜８９には、ポジ型ではなくネガ型のフォトレジストが用いられてもよい。また、リソグラフィは、ｉ線を用いる方法に限らず、電子線等を使用する他の方法であってもよい。
　次に、図６Ｃに示されるように、レジスト膜８９をマスクとしてエッチングすることで絶縁膜８８の一部を除去する。これにより、上面視におけるレジスト膜８９が設けられていない領域の基板１１、第１電極１および第２電極２が露出する。残った絶縁膜８８がパターン化膜８となる。エッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）装置を用い、ＣＦ４等のガスを用いたプラズマエッチングにより行う。
　最後に、図６Ｄに示されるように、レジスト膜８９を除去する。レジスト膜８９の除去は、例えば、酸素プラズマによるアッシングおよびアセトン等の溶剤を用いた洗浄によって行われる。
　また、パターン化膜８の形成は、図７Ａおよび図７Ｂに示される方法で行われてもよい。図７Ａおよび図７Ｂは、パターン化膜を形成する工程の別の一例を説明するための図である。
　図７Ａに示されるように、まず、準備した基板１１の基板１１、第１電極１および第２電極２上にパターン化されていないレジスト膜８８Ａを成膜する。レジスト膜８８Ａの材料には、例えば、ネガ型フォトレジストが用いられる。ネガ型フォトレジストとしては、第１電極１の保護機能の向上の観点から、エポキシ樹脂系のレジストが用いられてもよい。レジスト膜８８Ａは、例えば、スピンコート等の塗布法を用いて形成し、形成した膜をプリベークにより加熱する。なお、レジスト膜８８Ａにはネガ型電子線レジストが用いられてもよい。
　次に、露光および現像処理により、レジスト膜８８Ａを、間隙８ｂおよび間隙８ｃが形成されるようにパターニングすることにより、図７Ｂに示されるようにパターン化膜８が形成される。このように、ネガ型レジスト材料をパターン化膜８に用いることで、パターン化膜８の形成工程を簡素化できる。
　このように、上記の２つの方法等により、基板１１の上方に、第１電極１および第２電極２よりも上方に位置する上面８ａを有するパターン化膜８を形成する。具体的には、ステップＳ１１で準備した基板１１、第１電極１および第２電極２上に、間隙８ｂおよび間隙８ｃが設けられたパターン化膜８を形成する。また、例えば、第１電極１の一部を覆うようにパターン化膜８が形成される。また、例えば、図２Ｂから図２Ｄで示される上面視形状でパターン化膜８が形成される。また、基板１１の上面１１ａにおける隣り合う第２電極２の間を覆うようにパターン化膜８は形成される。
　パターン化膜８を形成した後、図４に示されるように、機能層１０を形成する（ステップＳ１３）。次いで、機能層１０上に第３電極３を形成する（ステップＳ１４）。図８は、機能層１０を形成する工程および第３電極３を形成する工程を説明するための図である。
　図８に示されるように、機能層１０の形成では、基板１１、第１電極１、第２電極２およびパターン化膜８上に、電子ブロッキング層５、光電変換層４および正孔ブロッキング層６をこの順で順次積層する。まず、基板１１、第１電極１、第２電極２およびパターン化膜８上に、塗布法を用いて電子ブロッキング層５を形成する。本実施の形態において、電子ブロッキング層５は第２膜の一例である。電子ブロッキング層５は、例えば、塗布法としてスピンコートを用いて形成される。スピンコートを用いて電子ブロッキング層５を形成する場合、電子ブロッキング層５の材料を含む溶液がスピンコートによって広がる際に、基板１１に形成されている凹凸の影響で、第１電極１上の電子ブロッキング層５の膜厚が小さくなりやすい。パターン化膜８が形成されていない場合には、例えば、図８の破線Ｈで示される高さまでしか電子ブロッキング層５が形成されない場合がある。特に図示されている例のように基板１１の第１電極１が設けられている領域に凸部が形成されている場合には、第１電極１の周囲の上面１１ａは相対的に積層方向における高さが低くなり、形成される電子ブロッキング層５の高さも低くなりやすい。本実施の形態においては、パターン化膜８の間隙８ｂが第１電極１上に形成されているため、間隙８ｂに溶液が溜まりやすくなり、形成される電子ブロッキング層５の第１電極１の上面１ａからの高さが高くなる。
　次に、電子ブロッキング層５上に、塗布法を用いて光電変換層４を形成する。光電変換層４の形成においても、例えば、塗布法としてスピンコートが用いられる。光電変換材料としてコロイド量子ドットを用いる場合、光電変換層４の成膜後に配位子交換によって所望の表面修飾配位子を量子ドットに配位させてもよい。また、互いに粒子径の異なる量子ドットを含む複数の量子ドット層を積層してもよい。
　次に、光電変換層４上に、塗布法を用いて正孔ブロッキング層６を形成する。正孔ブロッキング層６の形成においても、例えば、塗布法としてスピンコートが用いられる。
　スピンコートを用いる場合、各層の形成におけるスピンコートでの回転数は、例えば５００ｒｐｍ以上７０００ｒｐｍ以下である。
　次に、正孔ブロッキング層６上に、高周波スパッタリング法を用いて第３電極３を形成する。例えば、第３電極３としてＴＣＯ膜、例えば、ＩＴＯ膜を形成する。これにより、図８に示されるように、基板１１上に機能層１０および第３電極３が形成される。
　なお、電子ブロッキング層５および正孔ブロッキング層６の少なくとも一方は形成されなくてもよい。例えば、電子ブロッキング層５が形成されない場合には、基板１１、第１電極１、第２電極２およびパターン化膜８上に、塗布法を用いて光電変換層４を形成する。この場合には、光電変換層４が、第２膜の一例である。
　機能層１０および第３電極３を形成した後、図４に示されるように、第１電極１上の機能層３０および第３電極３を除去する（ステップＳ１５）。これにより、機能層１０のうち第１電極１上の部分を除去する。また、除去される機能層１０の部分上の第３電極３も除去する。図９Ａおよび図９Ｂは、機能層１０を除去する工程を説明するための図である。
　まず、レジスト膜９０を第３電極３上にスピンコート等により成膜し、リソグラフィによってレジスト膜９０をパターニングする。例えば、図９Ａに示されるように、上面視において、第１電極１と重ならず第２電極２と重なる領域、つまり機能層１０および第３電極３を残したい領域にレジスト膜９０が配置されるようにパターニングされる。
　次に、レジスト膜９０をマスクとして、機能層１０のうち第１電極１上に形成された部分の一部をエッチングにより除去する。具体的には、平面視で第１電極１を含み、第２電極２を含まない領域において、第３電極３から機能層１０の最下層の電子ブロッキング層５の一部までをエッチングにより除去する。例えば、光電変換層４にコロイド量子ドットを用いる場合、ＮＬＤ（ｍａｇｎｅｔｉｃ　Ｎｅｕｔｒａｌ　Ｌｏｏｐ　Ｄｉｓｃｈａｒｇｅ）エッチング装置において、塩素系ガス等のハロゲン系ガスを用いて、機能層１０の一部をエッチングにより除去する。これにより、電子ブロッキング層５のうち第１電極１上の部分の一部が残るようにエッチングされる。例えば、電子ブロッキング層５のうち第１電極１上の間隙８ｂ内の電子ブロッキング層５が残るようにエッチングする。なお、コロイド量子ドットを含む光電変換層４の場合には、コロイド量子ドットの除去のためにハロゲン系ガスをエッチングに用いることが多いが、エッチングに用いるガスは、これに限らない。光電変換層４に含まれる材料によっては、ハロゲン系ガス以外のガス（例えば酸素系ガス等）をエッチングに用いてもよい。
　上述のように、パターン化膜８が形成されていることで、第１電極１上の電子ブロッキング層５の厚みが厚くなる。パターン化膜８が形成されず、電子ブロッキング層５の厚みが薄いと、ハロゲン系ガスを用いたエッチングのように第１電極１まで除去してしまいやすい除去力の強いエッチングを行うと、オーバーエッチングによって第１電極１が縮小または消失しやすい。例えば、エッチングが基板１１の上面１１ａまで進行すると、第１電極１は消失する。本実施の形態においては、厚く形成された電子ブロッキング層５が存在することで、オーバーエッチングによって第１電極１が縮小または消失してしまうことを抑制できる。
　また、パターン化膜８が第１電極１の一部を覆っているため、第１電極１上にパターン化膜８が形成され、さらにその上に電子ブロッキング層５が形成される。そのため、パターン化膜８の上面８ａの高さが高くなりやすく、第１電極１上により厚く電子ブロッキング層５を形成できる。よって、オーバーエッチングによって第１電極１が縮小または消失してしまうことがさらに抑制される。
　また、例えば、図２Ｂに示されるように、パターン化膜８に複数の開口８ｂ１が設けられる場合、各開口８ｂ１の大きさを小さくできるため、各開口８ｂ１に電子ブロッキング層５が溜まりやすくなる。そのため、第１電極上の電子ブロッキング層５がより厚くなり、オーバーエッチングによって第１電極１が縮小または消失してしまうことがさらに抑制される。
　次に、図９Ｂに示されるように、上記エッチングによって除去されていない電子ブロッキング層５の他の一部を上記エッチングとは異なる方法、例えばＯ２－ＲＩＥにより除去する。例えば、間隙８ｂ内の電子ブロッキング層５が除去される。また、レジスト膜９０もＯ２－ＲＩＥにより除去する。Ｏ２－ＲＩＥは、例えば酸素プラズマを用いて行う。これにより、第１電極１の上面１ａおよび第３電極３の上面３ａが露出する。このように、第１電極１上の電子ブロッキング層５の一部を残してエッチングするため、オーバーエッチングによる第１電極１の縮小または消失を抑制できる。また、レジスト膜９０の除去も同時に行うことで、工程を簡素化できる。
　第１電極１上に形成された機能層１０を除去した後、図４に示されるように、第１電極１上に電気コンタクト１５を形成する（ステップＳ１６）。図１０は、電気コンタクト１５を形成する工程を説明するための図である。
　図１０に示されるように、電気コンタクト１５は、第１電極１の上面１ａおよび第３電極３の上面３ａに接続されるように形成される。電気コンタクト１５により第１電極１と第３電極３とが電気的に接続される。例えば、高周波スパッタリング法を用いて電気コンタクト１５を形成する。例えば、電気コンタクト１５としてＴＣＯ膜、例えばＩＴＯ膜を形成する。電気コンタクト１５として金属膜を形成してもよい。この場合、蒸着によって電気コンタクト１５を形成してもよい。その後、必要に応じて不要な領域の電気コンタクト１５をリソグラフィおよびエッチング等によって除去することで図１に示される光電変換素子１０Ａが得られる。なお、ステップＳ１４が省略されて、ステップＳ１６において、１つの導電層として電気コンタクト１５と第３電極３とが形成されてもよい。
　さらに必要に応じて、光電変換素子１０Ａ上にＳｉＯＮまたはＡｌＯ等で構成される保護層を形成してもよい。そして、接続のためのパッド電極等を露出させるためのリソグラフィおよびエッチングを行ってもよい。
　以上のように、本実施の形態に係る光電変換素子１０Ａの製造方法は、第１電極１および第２電極２が上面１１ａで露出した基板１１を準備する工程と、上面視において第１電極１の上面１ａの少なくとも一部を露出させる間隙８ｂが設けられたパターン化膜８を形成する工程と、第１電極１、第２電極２およびパターン化膜８上に、塗布法を用いて電子ブロッキング層５を形成する工程と、電子ブロッキング層５のうち第１電極１上の部分を除去する工程と、第１電極１上に電気コンタクト１５を形成する工程と、を含む。
　基板１１の表面は、例えば、ＣＭＰ法を用いて平坦化が行われるが、第１電極１および第２電極２と基板１１との材料の違い、および、第１電極１と第２電極２とのパターン密度の違いにより、基板１１の表面に凹凸を生じやすい。具体的には、第１電極１の周囲に存在する基板１１の絶縁層よりも第１電極１が凸になりやすい。機能層１０を形成するために、その基板１１に対して塗布法により成膜を行うと、凸部では成膜された層の膜厚が薄くなる。つまり、第１電極１上に成膜された層の膜厚は薄くなりやすい。パターン化膜８を形成せずに、機能層１０の除去のために第１電極１上の機能層１０のエッチングを行うと、第１電極１が基板１１よりも先に露出してしまい、第１電極１に対して過度なエッチングが行われやすい。その結果、第１電極１が縮小し、場合によっては第１電極１が消失する。そのため、機能層１０を除去した領域に電気コンタクト１５を形成しても、制御電圧が印加できず不良品になることがある。つまり歩留まりが低下する。また、基板１１の絶縁層よりも第１電極１が凸になっていない場合でも、過度なエッチングが起こると歩留まりが低下する。
　これに対して、本実施の形態に係る製造方法では、第１電極１上に間隙８ｂが設けられたパターン化膜８が形成されることにより、塗布法によって形成される電子ブロッキング層５が第１電極１上の間隙８ｂに溜まって厚くなる。そのため、電子ブロッキング層５のうち第１電極１上の部分を除去する工程において、第１電極１まで除去されて第１電極１が縮小または消失することが抑制される。その結果、第１電極１と電気コンタクト１５との接続不良が抑制される。よって、製造する光電変換素子１０Ａの歩留まりを向上できる。
　［変形例］
　続いて、上述した光電変換素子１０Ａの変形例について説明する。以下の説明では、実施の形態との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図１１は、本変形例に係る光電変換素子１１０Ａの断面図である。図１２は、本変形例に係る光電変換素子１１０Ａの上面視図である。図１１は、図１２のＸＩ－ＸＩ線における断面を表している。また、図１１および図１２には、光電変換素子１１０Ａの一部が示されている。具体的には、図１１および図１２は、基板１１上で複数の第２電極２が配列されている領域の一部を示す図である。また、図１２では、機能層１０、第３電極３および電気コンタクト１５の図示が省略されている。つまり、図１２は、機能層１０、第３電極３および電気コンタクト１５を透視した場合の第１電極１０１、第２電極２およびパターン化膜１０８の平面レイアウトを示す図である。
　図１１に示される光電変換素子１１０Ａは、図１に示される光電変換素子１０Ａと比較して、第１電極１およびパターン化膜８の代わりに、第１電極１０１およびパターン化膜１０８を備える点で主に相違する。第１電極１０１およびパターン化膜１０８は、基板１１上で配置される位置および形状が第１電極１およびパターン化膜８とは異なる。
　図１１および図１２に示されるように、第１電極１０１は、上面視において、行列状に配置されている複数の第２電極２の間に配置される。具体的には、第１電極１０１は、上面視において、隣り合う第２電極２の間に配置される。第１電極１０１は、例えば、上面視において格子状である。また、第１電極１０１と第２電極２とは離間しており、第１電極１０１と第２電極２との間には基板１１の絶縁層が配置されている。第１電極１０１の幅は、例えば、第２電極２の幅よりも短い。
　パターン化膜１０８は、第１膜の一例である。パターン化膜１０８は、基板１１の上方に位置する。パターン化膜１０８の上面１０８ａは、第１電極１０１および第２電極２よりも上方に位置する。
　パターン化膜１０８は、上面視において第２電極２を介さずに第１電極１０１を挟むように配置されることで、第１電極１０１の上面１０１ａの少なくとも一部と重なる間隙１０８ｂが設けられている。上面視において、間隙１０８ｂは、第２電極２の上面２ａとは重ならない。間隙１０８ｂは、例えば、上面視において格子状である。
　また、第１電極１０１が隣り合う第２電極２の間に配置されているため、パターン化膜１０８は、上面視において第２電極２を介さずに第１電極１０１を挟むように配置されることで、第１電極１０１と第２電極２との間、かつ、隣り合う第２電極２の間に配置されることになる。パターン化膜１０８は、例えば、上面視において、各第１電極１０１を独立して囲むように環状に配置される。これらの配置により、間隙１０８ｂを形成するパターン化膜１０８によって第１電極１０１の縮小または消失を抑制しつつ、隣り合う第２電極２の間の電荷移動を抑制できる。また、隣り合う第２電極２の間に第１電極１０１が配置されることで第１電極１０１と第２電極２との距離が短くなり、第１電極１０１と第２電極２との電位差による電荷移動が生じやすくなる。特に、第１電極１０１には、第２電極２と第３電極３との間に印加するバイアス電圧が給電されるため、第１電極１０１と第２電極２との電位差が大きくなりやすい。パターン化膜１０８が第１電極１０１と第２電極２との間に配置されることで、第１電極１０１と第２電極２との間の電荷移動も抑制することができる。
　また、図１１に示されるように、光電変換素子１１０Ａでは、複数の第２電極２ごとに、機能層１０が分離されている。つまり、上面視において、複数の第２電極と重なる位置に、第２電極２ごとに互いに離間している複数の機能層１０が配置されている。これにより、機能層１０を介した隣り合う第２電極２の間での電荷移動を物理的に抑制できる。また、電気コンタクト１５および第３電極３に、一般的に金属材料より抵抗値の高い透明電極材料などが用いられる場合、光電変換層４に電圧を印加する際に、抵抗値の高さによっては、撮像素子に利用すると、残像の発生およびグローバルシャッタ動作を行う際の電気コンタクト１５に印加する電圧パルスのなまりを招き特性が低下する可能性がある。第１電極１０１を金属配線で構成し、第２電極２の間に配置されている第１電極１０１と電気コンタクト１５とを接続させることで、電気コンタクト１５の距離が短くなって低抵抗化が可能となり、撮像素子の特性の低下を抑制できる。
　光電変換素子１１０Ａでは、電気コンタクト１５は、間隙１０８ｂを通って第１電極１０１に接続される。
　上述の光電変換素子１０Ａの製造方法を、第１電極１０１の配置およびパターン化膜１０８のパターンに変えることで、光電変換素子１１０Ａも製造することができる。製造工程において、パターン化膜１０８によって第１電極１０１上に形成される電子ブロッキング層５が厚くなり、上述のエッチングによる第１電極１０１の縮小または消失を抑制できる。よって、光電変換素子１１０Ａの歩留まりを向上できる。
　［撮像素子］
　次に、本実施の形態に係る撮像素子について説明する。
　まず、本実施の形態に係る撮像素子の全体構成について説明する。本実施の形態に係る撮像素子は、上述の光電変換素子１０Ａの構成に、信号検出回路および周辺回路等が付加された構成を有する。以下では光電変換素子１０Ａの構成を有する撮像素子について説明するが、撮像素子は、光電変換素子１１０Ａの構成を有していてもよい。図１３は、本実施の形態に係る撮像素子１００の回路構成の一例を示す図である。図１３に示される撮像素子１００は、複数の画素２０と、周辺回路とを有する。複数の画素２０および周辺回路は例えば基板１１に形成される。周辺回路は、画素２０の各々に所定の電圧を供給する電圧供給回路３０を含む。
　画素２０は、基板１１に１次元または２次元に配置されることにより、感光領域、いわゆる、画素領域を形成する。図１３に例示される構成では、画素２０が、行方向および列方向に配列されている。本明細書において、行方向および列方向は、それぞれ、行および列が延びる方向を意味する。つまり、図１３の紙面における縦方向が列方向であり、横方向が行方向である。図１３では、２×２のマトリクス状に配置された４つの画素２０が示されている。図１３に示される画素２０の個数はあくまでも説明のための例示であり、画素２０の個数は４つに限定されない。
　複数の画素２０は、それぞれ、光電変換部１０Ｃと、光電変換部１０Ｃによって生成された信号を検出する信号検出回路４０とを有する。信号検出回路４０は、信号読み出し回路の一例である。光電変換部１０Ｃは、第２電極２および第３電極３と、これらの間に配置された機能層１０とを含む。第２電極２は、電荷捕集部として機能する。信号検出回路４０は、第２電極２に接続される。第３電極３は、蓄積制御線２２を介して電圧供給回路３０に接続される。蓄積制御線２２は、その一部に上述の第１電極１および電気コンタクト１５を含む。撮像素子１００の動作時、蓄積制御線２２を介して第３電極３に所定のバイアス電圧が印加される。本実施の形態において、第２電極２は、信号電荷を捕集する画素電極であり、第３電極３は、画素電極と対向する対向電極である。
　光電変換部１０Ｃは、光電変換によって生じた電子と正孔との対のうち、信号電荷として正孔（言い換えると、正電荷）を第２電極２で捕集するように構成されている。電圧供給回路３０が生成するバイアス電圧を用いて第３電極３の電位を制御することにより、正孔を第２電極２によって捕集することができる。電圧供給回路３０は、第３電極３が第２電極２に対して正電位となる電圧を、蓄積制御線２２を介して第３電極３に供給する。具体的には、第２電極２よりも第３電極３の電位が高くなるように、蓄積制御線２２に例えば１０Ｖ程度の電圧が印加される。なお、第２電極２が電子を捕集する場合には、電圧供給回路３０は、第３電極３が第２電極２に対して負電位となる電圧を、蓄積制御線２２を介して第３電極３に供給する。
　図１３に例示される構成において、信号検出回路４０は、増幅トランジスタ４２と、アドレストランジスタ４４と、リセットトランジスタ４６とを含む。増幅トランジスタ４２は、電荷検出用トランジスタとも呼ばれ、アドレストランジスタ４４は、行選択トランジスタとも呼ばれる。増幅トランジスタ４２およびアドレストランジスタ４４は、例えば、基板１１における半導体層に形成された電界効果トランジスタ（ＦＥＴ）である。以下、特に断りの無い限り、トランジスタとしてＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を用いる例を説明する。基板１１における半導体層は、例えば、ｐ型シリコン層である。増幅トランジスタ４２、アドレストランジスタ４４およびリセットトランジスタ４６は、制御端子、入力端子および出力端子を有する。制御端子は、例えばゲートである。入力端子は、ドレインおよびソースの一方であり、例えばドレインである。出力端子は、ドレインおよびソースの他方であり、例えばソースである。
　図１３に示されるように、増幅トランジスタ４２の入力端子および出力端子のうちの一方と、アドレストランジスタ４４の入力端子および出力端子のうちの一方とが接続されている。増幅トランジスタ４２の制御端子は、光電変換部１０Ｃの第２電極２に電気的に接続されている。第２電極２によって集められた信号電荷は、第２電極２と増幅トランジスタ４２のゲートとの間の電荷蓄積ノード４１に蓄積される。電荷蓄積ノード４１は、電荷蓄積部の一例であり、「フローティングディフュージョンノード」とも呼ばれる。
　増幅トランジスタ４２のゲートには、電荷蓄積ノード４１に蓄積された信号電荷に応じた電圧が印加される。増幅トランジスタ４２は、この電圧を増幅する。すなわち、増幅トランジスタ４２は、光電変換部１０Ｃによって生成された信号を増幅する。増幅トランジスタ４２によって増幅された電圧は、信号電圧として、アドレストランジスタ４４を介して選択的に読み出される。
　リセットトランジスタ４６のソースおよびドレインの一方は、電荷蓄積ノード４１に接続されており、リセットトランジスタ４６のソースおよびドレインの一方は、第２電極２との電気的な接続を有する。
　リセットトランジスタ４６は、電荷蓄積ノード４１に蓄積された信号電荷をリセットする。換言すると、リセットトランジスタ４６は、増幅トランジスタ４２のゲートおよび第２電極２の電位をリセットする。
　図１３に示されるように、撮像素子１００は、電源線２３と、垂直信号線２４と、アドレス信号線２５と、リセット信号線２６とを含む。これらの線は、各画素２０に接続されている。電源線２３は、増幅トランジスタ４２のソースおよびドレインの一方に接続されており、各画素２０に所定の電源電圧を供給する。電源線２３は、ソースフォロア電源として機能する。垂直信号線２４は、アドレストランジスタ４４のソースおよびドレインのうち、増幅トランジスタ４２のソースまたはドレインと接続されていない方に接続されている。アドレス信号線２５は、アドレストランジスタ４４のゲートに接続されている。リセット信号線２６は、リセットトランジスタ４６のゲートに接続されている。
　撮像素子１００の周辺回路は、垂直走査回路５２と、水平信号読出し回路５４と、複数のカラム信号処理回路５６と、複数の負荷回路５８と、複数の反転増幅器５９とを含む。垂直走査回路５２は、「行走査回路」とも呼ばれ、水平信号読出し回路５４は、「列走査回路」とも呼ばれ、カラム信号処理回路５６は、「行信号蓄積回路」とも呼ばれる。カラム信号処理回路５６、負荷回路５８および反転増幅器５９は、行方向および列方向に配列された複数の画素２０の各列に対応して設けられている。カラム信号処理回路５６の各々は、複数の画素２０の各列に対応した垂直信号線２４を介して、各列に配置された画素２０に電気的に接続されている。複数のカラム信号処理回路５６は、水平信号読出し回路５４に電気的に接続されている。負荷回路５８の各々は、各垂直信号線２４に電気的に接続されており、負荷回路５８と増幅トランジスタ４２とによってソースフォロア回路が形成されている。
　垂直走査回路５２は、アドレス信号線２５およびリセット信号線２６に接続されている。垂直走査回路５２は、アドレス信号線２５を介して、アドレストランジスタ４４のオンおよびオフを制御するための行選択信号をアドレストランジスタ４４のゲートに印加する。アドレス信号線２５毎に行選択信号が送出されることにより、読出し対象の行が走査および選択される。選択された行の画素２０から垂直信号線２４に信号電圧が読み出される。また、垂直走査回路５２は、リセット信号線２６を介して、リセットトランジスタ４６のオンおよびオフを制御するためのリセット信号をリセットトランジスタ４６のゲートに印加する。リセット信号線２６毎に行選択信号が送出されることにより、リセット動作の対象となる画素２０の行が選択される。このように、垂直走査回路５２は、複数の画素２０を行単位で選択し、信号電圧の読出しおよび第２電極２の電位のリセットを行う。
　垂直走査回路５２によって選択された画素２０から読み出された信号電圧は、垂直信号線２４を介して、カラム信号処理回路５６へ送られる。カラム信号処理回路５６は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。水平信号読出し回路５４は、複数のカラム信号処理回路５６から不図示の水平共通信号線に信号を順次読み出す。
　なお、垂直走査回路５２は、上述の電圧供給回路３０を一部に含んでいてもよい。あるいは、電圧供給回路３０が垂直走査回路５２との電気的接続を有していてもよい。言い換えれば、垂直走査回路５２を介して、第３電極３にバイアス電圧が印加されてもよい。
　図１３に例示される構成では、複数の反転増幅器５９が、各列に対応して設けられている。反転増幅器５９の負側の入力端子は、対応する垂直信号線２４に接続されている。反転増幅器５９の出力端子は、各列に対応して設けられたフィードバック線２７を介して、対応する列の各画素２０に接続されている。
　図１３に示されるように、フィードバック線２７は、リセットトランジスタ４６のソースおよびドレインのうち、電荷蓄積ノード４１と接続されていない方（例えば、ドレイン）に接続されている。したがって、反転増幅器５９は、アドレストランジスタ４４とリセットトランジスタ４６とが導通状態にあるときに、アドレストランジスタ４４の出力を負端子に受ける。一方、反転増幅器５９の正側の入力端子には、不図示の電源からリセットにおける基準電圧が印加される。反転増幅器５９は、増幅トランジスタ４２のゲート電圧が所定のフィードバック電圧となるようにフィードバック動作を行う。フィードバック電圧とは、反転増幅器５９の出力電圧を意味する。反転増幅器５９の出力電圧は、例えば０Ｖまたは０Ｖ近傍の正電圧である。反転増幅器５９を「フィードバックアンプ」と呼んでもよい。
　図１４は、本実施の形態に係る撮像素子１００中の画素２０のデバイス構造を模式的に示す断面図である。撮像素子１００では、図１４で示される画素２０の構造が上面視で行列状に並んで配置される。図１４に例示される構成において、画素２０は、光電変換素子１０Ａにおける複数の第２電極２が形成された領域の構成を含む。画素２０は、例えば、光電変換部１０Ｃを支持する基板１１を含む。基板１１は、半導体層６２と層間絶縁層６３Ａ、６３Ｂ、６３Ｃとを含む。図１４に示されるように、光電変換部１０Ｃは、基板１１の上方に配置される。撮像素子１００では、光電変換部１０Ｃの上方から光電変換部１０Ｃに光が入射する。この例では、半導体層６２上に層間絶縁層６３Ａ、６３Ｂ、６３Ｃが積層されており、層間絶縁層６３Ｃ上に、第２電極２、電子ブロッキング層５、光電変換層４、正孔ブロッキング層６および第３電極３がこの順で配置されている。第２電極２は画素ごとに区画されている。隣接する２つの画素２０間において第２電極２が空間的に分離して形成されることにより、隣接する２つの第２電極２は、電気的に分離されている。また、隣接する２つの第２電極２の間には、パターン化膜８が配置される。また、機能層１０および第３電極３は、複数の画素２０に跨るように形成されていてもよい。
　半導体層６２には、増幅トランジスタ４２、アドレストランジスタ４４およびリセットトランジスタ４６が形成されている。
　増幅トランジスタ４２は、半導体層６２に形成された不純物領域６２ａ、６２ｂと、半導体層６２上に位置するゲート絶縁層４２ｇと、ゲート絶縁層４２ｇ上に位置するゲート電極４２ｅとを含む。不純物領域６２ａ、６２ｂは、増幅トランジスタ４２のドレインまたはソースとして機能する。不純物領域６２ａ、６２ｂ、ならびに、後述する不純物領域６２ｃ、６２ｄ、６２ｅは、例えば、ｎ型不純物領域である。
　アドレストランジスタ４４は、半導体層６２に形成された不純物領域６２ａ、６２ｃと、半導体層６２上に位置するゲート絶縁層４４ｇと、ゲート絶縁層４４ｇ上に位置するゲート電極４４ｅとを含む。不純物領域６２ａ、６２ｃは、アドレストランジスタ４４のドレインまたはソースとして機能する。この例では、増幅トランジスタ４２とアドレストランジスタ４４とが不純物領域６２ａを共有することにより、増幅トランジスタ４２のソース（またはドレイン）と、アドレストランジスタ４４のドレイン（またはソース）とが電気的に接続されている。
　リセットトランジスタ４６は、半導体層６２内に形成された不純物領域６２ｄ、６２ｅと、半導体層６２上に位置するゲート絶縁層４６ｇと、ゲート絶縁層４６ｇ上に位置するゲート電極４６ｅとを含む。不純物領域６２ｄ、６２ｅは、リセットトランジスタ４６のドレインまたはソースとして機能する。
　半導体層６２において、互いに隣接する画素２０間、および、増幅トランジスタ４２とリセットトランジスタ４６との間には、素子分離領域６２ｓが設けられている。素子分離領域６２ｓにより、互いに隣接する画素２０が電気的に分離されている。また、互いに隣接する画素２０間に素子分離領域６２ｓが設けられることにより、電荷蓄積ノード４１に蓄積される信号電荷のリークが抑制される。
　層間絶縁層６３Ａ内には、リセットトランジスタ４６の不純物領域６２ｄに接続されたコンタクトプラグ６５Ａ、増幅トランジスタ４２のゲート電極４２ｅに接続されたコンタクトプラグ６５Ｂ、および、コンタクトプラグ６５Ａとコンタクトプラグ６５Ｂとを接続する配線６６Ａが形成されている。これにより、リセットトランジスタ４６の不純物領域６２ｄ（例えばドレイン）が増幅トランジスタ４２のゲート電極４２ｅと電気的に接続されている。図１４に例示される構成では、層間絶縁層６３Ａ内に、プラグ６７Ａおよび配線６８Ａがさらに形成されている。また、層間絶縁層６３Ｂ内にプラグ６７Ｂおよび配線６８Ｂが形成され、層間絶縁層６３Ｃ内にプラグ６７Ｃが形成されることにより、配線６６Ａと第２電極２とが電気的に接続されている。コンタクトプラグ６５Ａ、コンタクトプラグ６５Ｂ、配線６６Ａ、プラグ６７Ａ、配線６８Ａ、プラグ６７Ｂ、配線６８Ｂ、および、プラグ６７Ｃは、例えば金属で構成される。
　図１４に例示される構成では、第３電極３上に保護層７２が配置されている。この保護層７２は、光電変換部１０Ｃを支持するために配置された基板ではない。保護層７２は、光電変換部１０Ｃを保護し、他から絶縁するための層である。保護層７２は、光電変換層４が吸収する波長において高透光性であってもよい。保護層７２の材料は、透光性を有する絶縁体であればよく、例えば、ＳｉＯＮまたはＡｌＯ等である。図１４に示されるように、保護層７２上にマイクロレンズ７４が配置されていてもよい。
　以上のような撮像素子１００は、上述の光電変換素子１０Ａの製造方法および一般的な半導体製造プロセスを用いて製造することができる。例えば、半導体層６２としてシリコン半導体を用いる場合には、種々のシリコン半導体プロセスを利用することによって基板１１および各回路を製造することができる。
　（その他の実施の形態）
　以上、本開示に係る光電変換素子および撮像素子について、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したもの、並びに実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
　例えば、本開示に係る光電変換素子は、光によって発生する電荷をエネルギーとして取り出すことにより、太陽電池に利用してもよい。また、本開示に係る光電変換素子は、光によって発生する電荷を信号として取り出すことにより、光センサに利用してもよい。また、光電変換層を、他の機能膜に置き換えることにより、光電変換素子以外の他の機能素子に利用してもよい。本開示に係る機能素子として、例えば、発光層を含む機能層を備えた発光素子が実現されてもよい。
　また、上記実施の形態では、第１電極および第２電極が設けられた基板には凹凸が形成されていたが、基板の上面と、第１電極の上面と、第２電極の上面とは実質的に面一であってもよい。
　また、上記実施の形態では、塗布法としてスピンコートを用いて機能層の各層が形成されたがこれに限らない。塗布法は、インクジェット法、スプレー法、スクリーン印刷法またはグラビア印刷法等の他の方法であってもよい。
　本開示に係る光電変換素子および撮像素子等の機能素子は、太陽電池、フォトダイオード、イメージセンサなどの様々な用途に適用可能である。
　１、１０１　第１電極
　１ａ、２ａ、３ａ、５ａ、８ａ、１１ａ、１０１ａ、１０８ａ　上面
　１ｓ、８ｂ２、８ｂ３　スリット
　１ｓａ　領域
　２　第２電極
　３　第３電極
　４　光電変換層
　５　電子ブロッキング層
　６　正孔ブロッキング層
　８、１０８　パターン化膜
　８ｂ、８ｃ、１０８ｂ　間隙
　８ｂ１　開口
　１０　機能層
　１０Ａ、１１０Ａ　光電変換素子
　１０Ｃ　光電変換部
　１１　基板
　１５　電気コンタクト
　２０　画素
　２２　蓄積制御線
　２３　電源線
　２４　垂直信号線
　２５　アドレス信号線
　２６　リセット信号線
　２７　フィードバック線
　３０　電圧供給回路
　４０　信号検出回路
　４１　電荷蓄積ノード
　４２　増幅トランジスタ
　４２ｅ、４４ｅ、４６ｅ　ゲート電極
　４２ｇ、４４ｇ、４６ｇ　ゲート絶縁層
　４４　アドレストランジスタ
　４６　リセットトランジスタ
　５２　垂直走査回路
　５４　水平信号読出し回路
　５６　カラム信号処理回路
　５８　負荷回路
　５９　反転増幅器
　６２　半導体層
　６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ　不純物領域
　６２ｓ　素子分離領域
　６３Ａ、６３Ｂ、６３Ｃ　層間絶縁層
　６５Ａ、６５Ｂ　コンタクトプラグ
　６６Ａ　配線
　６７Ａ、６７Ｂ、６７Ｃ　プラグ
　６８Ａ、６８Ｂ　配線
　７２　保護層
　７４　マイクロレンズ
　８８　絶縁膜
　８８Ａ、８９、９０　レジスト膜
　１００　撮像素子

Claims (15)

  1. 　第１電極および第２電極が上面で露出した基板を準備することと、
    　前記基板の上方に、前記第１電極の上面の少なくとも一部を露出させる間隙が設けられた第１膜を形成することと、
    　前記第１電極、前記第２電極および前記第１膜上に、塗布法を用いて第２膜を形成することと、
    　前記第２膜のうち前記第１電極上の部分を除去することにより、前記第１電極の前記上面の前記少なくとも一部を露出させることと、
    　前記第１電極上に電気コンタクトを形成することと、を含む、
    　機能素子の製造方法。
  2. 　前記塗布法はスピンコートである、
    　請求項１に記載の機能素子の製造方法。
  3. 　前記第１膜を形成することにおいて、前記第１電極の一部を覆うように前記第１膜を形成する、
    　請求項１または２に記載の機能素子の製造方法。
  4. 　前記間隙は少なくとも１つの開口である、
    　請求項１から３のいずれか１項に記載の機能素子の製造方法。
  5. 　前記少なくとも１つの開口は複数の開口を含む、
    　請求項４に記載の機能素子の製造方法。
  6. 　前記第２膜のうち前記第１電極上の前記部分を除去することは、前記第２膜の前記部分を、ハロゲン系ガスを用いたエッチングにより除去することを含む、
    　請求項１から５のいずれか１項に記載の機能素子の製造方法。
  7. 　前記第２膜のうち前記第１電極上の前記部分は、第１部と第２部とを含み、
    　前記第２膜のうち前記第１電極上の前記部分を除去することは、前記第１部を除去することと、前記第１部を除去することにおいて除去されていない前記第２部を除去することと、を含む、
    　請求項１から６のいずれか１項に記載の機能素子の製造方法。
  8. 　基板と、
    　前記基板の上面に設けられた第１電極と、
    　前記基板の前記上面に設けられた少なくとも１つの第２電極と、
    　前記基板の上方に位置し、上面視において前記第１電極の上面の少なくとも一部と重なる間隙が設けられている第１膜と、
    　前記少なくとも１つの第２電極上に位置する機能層と、
    　前記機能層上に位置する第３電極と、
    　前記第１膜の前記間隙を通って前記第１電極に接続されると共に、前記第１電極と前記第３電極とを電気的に接続する電気コンタクトと、を備え、
    　前記第１膜の表面の前記基板の前記上面からの高さは、前記機能膜の表面の前記基板の前記上面からの高さよりも低い、
    　機能素子。
  9. 　前記第１膜は、前記第１電極の一部を覆う、
    　請求項８に記載の機能素子。
  10. 　前記間隙は少なくとも１つの開口である、
    　請求項８または９に記載の機能素子。
  11. 　前記少なくとも１つの開口は複数の開口を含む、
    　請求項１０に記載の機能素子。
  12. 　前記機能素子は、光電変換素子であり、
    　前記機能層は、光電変換層を含む、
    　請求項８から１１のいずれか１項に記載の機能素子。
  13. 　前記機能素子は、撮像素子であり、
    　前記少なくとも１つの第２電極は、複数の第２電極を含み、
    　前記機能層は、光電変換層を含み、
    　前記複数の第２電極は、互いに離間している複数の画素電極である、
    　請求項８から１１のいずれか１項に記載の機能素子。
  14. 　前記第１膜は、前記基板の前記上面における、前記複数の画素電極のうち隣り合う２つの画素電極の間の領域を覆う、
    　請求項１３に記載の機能素子。
  15. 　前記光電変換層は、コロイド量子ドットを含む、
    　請求項１２から１４のいずれか１項に記載の機能素子。
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