WO2020217783A1 - 撮像装置 - Google Patents

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photoelectric conversion
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三四郎 宍戸
貴裕 小柳
優子 留河
町田　真一
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パナソニックＩｐマネジメント株式会社
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    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Definitions

  • the imaging device includes a first pixel and a second pixel adjacent to the first pixel.
  • Each of the first pixel and the second pixel has a first electrode, a second electrode located above the first electrode and facing the first electrode, and the first electrode and the second electrode.
  • the first charge blocking layer of the first pixel and the first charge blocking layer of the second pixel are separated.
  • the photoelectric conversion layer is arranged so as to straddle the first pixel and the second pixel.
  • the area of the first charge blocking layer in the first pixel is larger than the area of the first electrode in the first pixel.
  • the area of the first charge blocking layer in the second pixel is larger than the area of the first electrode in the second pixel.
  • FIG. 6 is a plan view showing a plan layout of the pixel electrodes and the electron blocking layer of the image pickup apparatus according to the first embodiment.
  • FIG. 7 is a schematic cross-sectional view showing a cross-sectional structure of a photoelectric conversion unit of the imaging apparatus according to another example of the first embodiment.
  • FIG. 8 is a schematic cross-sectional view showing a cross-sectional structure of a photoelectric conversion unit of the imaging device according to the second embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a cross-sectional structure of a photoelectric conversion unit of the imaging device according to the third embodiment.
  • FIG. 10 is a plan view showing a plan layout of the pixel electrodes and the electron blocking layer of the image pickup apparatus according to the third embodiment.
  • the first charge blocking layer that transports the signal charge to the first electrode and suppresses the movement of the charge opposite to the signal charge is separated between the two adjacent pixels. Therefore, the signal charge that has moved in the first charge blocking layer is less likely to move across the two adjacent pixels, and the intersection of the signal charges between the two adjacent pixels is suppressed. Therefore, since color mixing is suppressed, the image quality can be improved.
  • the first electrode in the first pixel is located inside the first charge blocking layer in the first pixel
  • the first electrode in the second pixel is located. , May be located inside the first charge blocking layer in the second pixel.
  • the area of the first charge blocking layer is smaller than the area of the first electrode in the corresponding pixel, the first charge of the two adjacent pixels is larger than the distance between the first electrodes of the two adjacent pixels.
  • the distance between the blocking layers increases. Therefore, with respect to the signal charge collected to the first electrode via the first charge blocking layer, the signal charge to be captured by the first electrode of one of the two adjacent pixels is set to the second of the other pixel. It becomes difficult to be collected by one electrode. Therefore, since color mixing can be suppressed, the image quality can be further improved.
  • the image pickup apparatus includes a first insulating layer located below the first charge blocking layer of the first pixel and the first charge blocking layer of the second pixel, and the first insulating layer of the first pixel.
  • a second insulating layer located between the one charge blocking layer and the first charge blocking layer of the second pixel may be further provided.
  • FIG. 1 is a schematic diagram showing an exemplary circuit configuration of the image pickup apparatus according to the present embodiment.
  • the image pickup apparatus 100 shown in FIG. 1 has a pixel array PA including a plurality of pixels 10 arranged in two dimensions.
  • FIG. 1 schematically shows an example in which pixels 10 are arranged in a matrix of 2 rows and 2 columns.
  • the number and arrangement of the pixels 10 in the image pickup apparatus 100 is not limited to the example shown in FIG.
  • the image pickup apparatus 100 may be a line sensor in which a plurality of pixels 10 are arranged in a row.
  • the reset voltage line 44 that supplies the reset voltage Vr to the reset transistor 28 is connected to the reset voltage source 34.
  • the reset voltage source is also called a "reset voltage supply circuit".
  • the reset voltage source 34 may have a configuration capable of supplying a predetermined reset voltage Vr to the reset voltage line 44 during the operation of the image pickup apparatus 100, and may be supplied to a specific power supply circuit as in the voltage supply circuit 32 described above. Not limited.
  • Each of the voltage supply circuit 32 and the reset voltage source 34 may be a part of a single voltage supply circuit or may be an independent and separate voltage supply circuit.
  • One or both of the voltage supply circuit 32 and the reset voltage source 34 may be a part of the vertical scanning circuit 36.
  • the counter electrode voltage from the voltage supply circuit 32 and / or the reset voltage Vr from the reset voltage source 34 may be supplied to each pixel 10 via the vertical scanning circuit 36.
  • FIG. 2 is a schematic cross-sectional view showing a cross-sectional structure of two adjacent pixels 10a and 10b among the plurality of pixels 10 shown in FIG.
  • the two adjacent pixels 10a and 10b are examples of the first pixel and the second pixel.
  • the two adjacent pixels 10a and 10b shown in FIG. 2 both have the same structure.
  • one pixel 10a of the two adjacent pixels 10a and 10b will be described.
  • the two adjacent pixels 10a and 10b may have a partially different structure.
  • the above-mentioned signal detection transistor 24, address transistor 26, and reset transistor 28 are formed on the semiconductor substrate 20.
  • the semiconductor substrate 20 is not limited to a substrate whose entire structure is a semiconductor.
  • the semiconductor substrate 20 may be an insulating substrate or the like in which a semiconductor layer is provided on the surface on the side where the photosensitive region is formed.
  • a P-type silicon (Si) substrate is used as the semiconductor substrate 20 will be described.
  • a plug 52, a wiring 53, a contact plug 54, and a contact plug 55 are provided in the interlayer insulating layer 50.
  • the wiring 53 may be a part of the wiring layer 56.
  • the plug 52, the wiring 53, the contact plug 54, and the contact plug 55 are each formed of a conductive material.
  • the plug 52 and the wiring 53 are made of a metal such as copper.
  • the contact plugs 54 and 55 are formed of, for example, polysilicon that has been imparted conductivity by doping with impurities.
  • the plug 52, the wiring 53, the contact plug 54, and the contact plug 55 may be formed of the same material, or may be formed of different materials.
  • the photoelectric conversion unit 13 is arranged between the pixel electrode 11, the counter electrode 12, the photoelectric conversion layer 15 arranged between the pixel electrode 11 and the counter electrode 12, and the pixel electrode 11 and the photoelectric conversion layer 15. Also includes an electron blocking layer 16.
  • the photoelectric conversion unit 13 includes a pixel electrode 11, an electron blocking layer 16 located on the pixel electrode 11, a counter electrode 12 of the electron blocking layer 16 facing the opposite side of the pixel electrode 11, and an electron blocking layer.
  • a photoelectric conversion layer 15 located between the 16 and the counter electrode 12 is included.
  • the electron blocking layer 16 is an example of a first charge blocking layer
  • the counter electrode 12 is an example of a second electrode.
  • the counter electrode 12 and the photoelectric conversion layer 15 are formed so as to straddle two adjacent pixels 10a and 10b.
  • the counter electrode 12 and the photoelectric conversion layer 15 may be formed over the other pixels 10.
  • the pixel electrodes 11 are provided on the two adjacent pixels 10a and 10b, respectively.
  • the pixel electrode 11 of the pixel 10a is electrically separated from the pixel electrode 11 of the pixel 10b by being spatially separated from the pixel electrode 11 of the adjacent pixel 10b.
  • the pixel electrodes 11 of the other pixels 10 not shown in FIG. 2 and the pixel electrodes 11 are provided for each pixel 10.
  • At least one of the counter electrode 12 and the photoelectric conversion layer 15 may be provided separately for each pixel 10.
  • the counter electrode 12 has a connection with the voltage supply circuit 32. Further, as shown in FIG. 2, the counter electrode 12 is formed so as to straddle two adjacent pixels 10a and 10b. Therefore, it is possible to collectively apply a counter electrode voltage of a desired magnitude from the voltage supply circuit 32 between the two adjacent pixels 10a and 10b via the counter electrode 12.
  • the counter electrode 12 may be further formed over a plurality of pixels 10 (not shown in FIG. 2). If a counter electrode voltage of a desired magnitude can be applied from the voltage supply circuit 32, the counter electrode 12 is provided separately for each of the two adjacent pixels 10a and 10b and a plurality of pixels 10 (not shown). It may have been.
  • the material of the photoelectric conversion layer 15 may be a quantum dot material or a quantum well material having a quantum confinement effect.
  • Quantum dot materials include, for example, PbS, InSb and Ge quantum dots.
  • the conductivity of the signal charge of the electron blocking layer 16 may be higher than the conductivity of the signal charge of the photoelectric conversion layer 15 from the viewpoint of improving the charge extraction speed and efficiency.
  • a method of separating the photoelectric conversion layer 15 for each pixel can be considered, but when the photoelectric conversion layer 15 is patterned, the dark current increases due to the damage to the photoelectric conversion layer 15, and the image quality is improved. Will deteriorate. This effect becomes more remarkable when a material such as carbon nanotubes or quantum dots having a nanostructure is used for the photoelectric conversion layer 15.
  • the flatness of the electron blocking layer 16 and the resistance layer 17 affects the flatness of the photoelectric conversion layer 15 formed thereafter. Further, since the flatness of the photoelectric conversion layer 15 has a problem of affecting the sensitivity variation due to the thickness change for each pixel, it is possible to reduce the sensitivity variation of the image pickup apparatus in this configuration.
  • the individual electron blocking layers 16 and the individual pixel electrodes 11 of the two adjacent pixels 10e and 10f are formed in the interlayer insulating layers 50 and 51, and the interlayers are formed.
  • the two electron blocking layers 16 are insulated by the insulating layer 51. Therefore, since the signal charge cannot move between the electron blocking layer 16 of the pixel 10e and the electron blocking layer 16 of the pixel 10f, the movement of the signal charge between the two adjacent pixels 10e and 10f is suppressed, and the colors are mixed. Can be reduced.
  • the electron blocking layer 16 is embedded in the interlayer insulating layers 50 and 51, and the step between the upper surface of the electron blocking layer 16 and the upper surface of the interlayer insulating layers 50 and 51 is reduced, so that the photoelectric conversion laminated on the electronic blocking layer 16 is reduced.
  • the layer 15 can be easily formed flat, and the occurrence of cracks in the photoelectric conversion layer 15 can be suppressed.
  • a polishing process such as CMP Is convenient to use.
  • a polishing process such as CMP can be easily used.
  • the area of the electron blocking layer 16 is smaller than the area of the pixel electrode 11 in the corresponding pixel in the plan view. Further, the signal charge generated in the photoelectric conversion layer 15 is more likely to move in the electron blocking layer 16 than in the interlayer insulating layer 51. That is, the signal charge collected by the pixel electrode 11 passes through the electron blocking layer 16 corresponding to each pixel and moves to the pixel electrode 11. Since the area of the electron blocking layer 16 is smaller than the area of the pixel electrode 11 in the corresponding pixel in the plan view, the electrons of the pixel 10h adjacent to the pixel 10g are derived from the charge to be collected by the pixel electrode 11 of the pixel 10g.
  • the distance to the blocking layer 16 is increased. Therefore, it becomes difficult for the electric charge to be captured by the pixel electrode 11 of the pixel 10g to be collected by the pixel electrode 11 of the pixel 10h, and the color mixing between the two adjacent pixels 10h and 10g can be suppressed.
  • the fourth embodiment is different from the first embodiment in that a shield electrode is provided between the two pixel electrodes and an electron blocking layer is arranged on the shield electrode.
  • a shield electrode is provided between the two pixel electrodes and an electron blocking layer is arranged on the shield electrode.
  • the shield electrode 11a is located between the pixel electrodes 11 of the two adjacent pixels 70e and 70f, and by supplying a fixed potential, the signal charge generated in the photoelectric conversion layer 15 is generated by the two adjacent pixels. Signal charges can be captured when moving across the 70e and 70f. Therefore, by providing the shield electrode 11a, color mixing is suppressed.
  • the shield electrode 11a can collect the signal charge that moves across the two adjacent pixels 10i and 10j, so that the color mixing is suppressed.
  • the electron blocking layer 16a on the shield electrode 11a is the electron blocking layer 16 of the pixel 10i.
  • the electron blocking layer 16 of the pixel 10j are separated. Therefore, the signal charge transferred from the photoelectric conversion layer 15 to the electron blocking layer 16 of the pixel 10i or the electron blocking layer 16 of the pixel 10j is unlikely to move to the electron blocking layer 16a on the shield electrode 11a. Therefore, even when the amount of signal charge to be photoelectrically converted increases, it is difficult for an excessive current to flow through the shield electrode 11a, and damage to the photoelectric conversion unit 13d is suppressed.
  • the shapes of the pixel electrode 11, the shield electrode 11a, the electron blocking layer 16 and the electron blocking layer 16a are not particularly limited.
  • the pixel electrode 11 and the electron blocking layer 16 may be circular, or may be a regular polygon such as a regular hexagon or a regular octagon.
  • the shield electrode 11a and the electron blocking layer 16a may have a plate shape having a plurality of circular or regular polygonal openings provided side by side in a matrix.
  • the fifth embodiment is different from the second embodiment in that a shield electrode is provided between the two pixel electrodes and an electron blocking layer is arranged on the shield electrode.
  • a shield electrode is provided between the two pixel electrodes and an electron blocking layer is arranged on the shield electrode.
  • two adjacent pixels 10k and 10l include a counter electrode 12 and a photoelectric conversion layer 15.
  • the counter electrode 12 and the photoelectric conversion layer 15 are formed so as to straddle two adjacent pixels 10k and 10l.
  • the two adjacent pixels 10k and 10l each include an individual electron blocking layer 16 and an individual pixel electrode 11.
  • the photoelectric conversion unit 13e includes a shield electrode 11a between the pixel electrode 11 of the pixel 10k and the pixel electrode 11 of the pixel 10l.
  • the shield electrode 11a is laminated on the interlayer insulating layer 50, and the electron blocking layer 16a is laminated on the shield electrode 11a.
  • the electron blocking layer 16a is located between the shield electrode 11a and the photoelectric conversion layer 15.
  • two adjacent pixels 10m and 10n include a counter electrode 12 and a photoelectric conversion layer 15.
  • the counter electrode 12 and the photoelectric conversion layer 15 are formed so as to straddle two adjacent pixels 10m and 10n.
  • the two adjacent pixels 10m and 10n each include an individual electron blocking layer 16 and an individual pixel electrode 11.
  • the photoelectric conversion unit 13f includes an interlayer insulating layer 51 that insulates the electron blocking layer 16 of the pixel 10m and the electron blocking layer 16 of the pixel 10n.
  • the electron blocking layer 16 having 10 m of pixels and the electron blocking layer 16 having 10 n pixels are separated from each other via an interlayer insulating layer 51.
  • the photoelectric conversion unit 13f includes a shield electrode 11a between the pixel electrode 11 of the pixel 10m and the pixel electrode 11 of the pixel 10n.
  • the shield electrode 11a is formed in the interlayer insulating layer 50, and the upper surface of the shield electrode 11a is in contact with the interlayer insulating layer 51. That is, the photoelectric conversion layer 15 and the shield electrode 11a are insulated by the interlayer insulating layer 51.
  • the upper surface of the interlayer insulating layer 51 and the upper surface of the electron blocking layer 16 form a flat surface. Further, in a plan view, the area of the electron blocking layer 16 is larger than that of the pixel electrode 11 in the corresponding pixel.
  • the shield electrode 11a is arranged between the pixel electrodes 11 of the two adjacent pixels 10m and 10n.
  • a voltage is applied to the shield electrode 11a, it moves across the interface between the photoelectric conversion layer 15 and the interlayer insulating layer 51 located on the shield electrode 11a, straddling the two adjacent pixels 10m and 10n.
  • the signal charge is attracted and the color mixing can be reduced.
  • the shield electrode 11a and the photoelectric conversion layer 15 are insulated by the interlayer insulating layer 51, the collection of signal charges of the shield electrode 11a is restricted. Therefore, even when the amount of signal charge to be photoelectrically converted increases, an excessive current does not flow to the shield electrode 11a, so that damage to the photoelectric conversion unit 13f is suppressed.
  • FIG. 16 is a schematic cross-sectional view showing a cross-sectional structure of a photoelectric conversion unit 13 g of an imaging device according to another example of the present embodiment.
  • FIG. 16 shows a photoelectric conversion unit 13g formed so as to straddle two adjacent pixels 10o and 10p. Note that FIG. 16 also shows a part of the interlayer insulating layer 50.
  • FIG. 17 is a plan view showing a plan layout of the pixel electrode 11, the shield electrode 11a, and the electron blocking layer 16 of the image pickup apparatus according to another example of the present embodiment. In FIG. 17, the configurations other than the pixel electrode 11, the shield electrode 11a, and the electron blocking layer 16 are not shown.
  • two adjacent pixels 10o and 10p include a counter electrode 12 and a photoelectric conversion layer 15.
  • the counter electrode 12 and the photoelectric conversion layer 15 are formed so as to straddle two adjacent pixels 10o and 10p.
  • the two adjacent pixels 10o and 10p each include an individual electron blocking layer 16 and an individual pixel electrode 11.
  • the photoelectric conversion unit 13g includes an interlayer insulating layer 51 that insulates the electron blocking layer 16 of the pixel 10o and the electron blocking layer 16 of the pixel 10p.
  • the electron blocking layer 16 of the pixel 10o and the electron blocking layer 16 of the pixel 10p are separated via an interlayer insulating layer 51.
  • the seventh embodiment is different from the first embodiment in that pixel electrodes of two sizes, large and small, are provided, and a color filter is provided above the photoelectric conversion unit.
  • the differences from the first to sixth embodiments will be mainly described, and the common points will be omitted or simplified.
  • FIG. 18 is a plan view showing a plan layout of pixel electrodes 11L and 11S, electron blocking layers 16R, 16G and 16B, and color filters 18RL, 18RS, 18GL, 18GS, 18BL and 18BS of the image pickup apparatus according to the present embodiment. ..
  • the configurations other than the pixel electrodes 11L and 11S, the electron blocking layers 16R, 16G and 16B, and the color filters 18RL, 18RS, 18GL, 18GS, 18BL and 18BS are not shown.
  • the electron blocking layer is patterned according to the pattern of the color filter, so that the effects such as improvement of area utilization efficiency and improvement of yield can be further obtained.
  • the system controller 603 controls the entire camera system 600.
  • the system controller 603 can be realized, for example, by a microcomputer.
  • a high-quality camera system can be provided by using the image pickup apparatus according to any one of the first to seventh embodiments.
  • the photoelectric conversion unit has a configuration including a counter electrode, a photoelectric conversion layer, an electron blocking layer, and a pixel electrode, but the present invention is not limited to this.
  • the photoelectric conversion unit may further include a charge blocking layer and the like other than the charge transport layer and the electron blocking layer.
  • the photoelectric conversion layer of the photoelectric conversion unit is not limited to one, and a plurality of photoelectric conversion layers may be laminated.

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Abstract

本開示の一態様に係る撮像装置は、第１画素と、第１画素に隣接する第２画素と、を備える。第１画素および第２画素のそれぞれは、第１電極と、第１電極の上方に位置し、第１電極に対向する第２電極と、第１電極と第２電極との間に位置する光電変換層と、第１電極と光電変換層との間に位置する第１電荷ブロッキング層と、を含む。第１画素の第１電荷ブロッキング層と、第２画素の第１電荷ブロッキング層とは分離されている。光電変換層は、第１画素と第２画素とにまたがって配置されている。平面視において、第１画素における第１電荷ブロッキング層の面積は、第１画素における第１電極の面積よりも大きく、第２画素における第１電荷ブロッキング層の面積は、第２画素における第１電極の面積よりも大きい。

Description

撮像装置
　本開示は、撮像装置に関する。
　近年、光電変換素子が半導体基板上に設けられた積層型撮像装置が実現されている。積層型撮像装置では、半導体基板と異なる材料によって光電変換素子の光電変換層を形成することができる。このため、例えば、特許文献１および２に開示されているように、シリコンなどの従来の半導体材料とは異なる無機材料または有機材料によって光電変換層を形成することが可能であり、従来とは異なる波長帯域に感度を有する等、従来の撮像装置とは異なる物性または機能を有する撮像装置が実現可能である。また、積層型撮像装置では、信号電荷を取り出すための電極から信号電荷とは異なる電荷が光電変換層へ流入することを抑制するために、電荷ブロッキング層が光電変換層と電極との間に積層される場合がある。
特開２０１８－１５２３９３号公報 特開２０１６－１２７２６４号公報
　積層型撮像装置において、電荷取出し速度および効率を上げるため電荷ブロッキング層および光電変換層の電気伝導度を上げると、隣接画素へ電荷が広がる確率も上がり、混色および解像度低下を招き、画質が低下する。また、混色を防止するために、光電変換層のパターニングを実施すると、光電変換層にダメージが入り光電変換層で発生する暗電流が多くなり、画質を低下させてしまう。
　そこで、本開示では、画質を向上させることができる撮像装置を提供する。
　本開示の一態様に係る撮像装置は、第１画素と、前記第１画素に隣接する第２画素と、を備える。前記第１画素および前記第２画素のそれぞれは、第１電極と、前記第１電極の上方に位置し、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置する光電変換層と、前記第１電極と前記光電変換層との間に位置する第１電荷ブロッキング層と、を含む。前記第１画素の前記第１電荷ブロッキング層と、前記第２画素の前記第１電荷ブロッキング層とは分離されている。前記光電変換層は、前記第１画素と前記第２画素とにまたがって配置されている。平面視において、前記第１画素における前記第１電荷ブロッキング層の面積は、前記第１画素における前記第１電極の面積よりも大きい。平面視において、前記第２画素における前記第１電荷ブロッキング層の面積は、前記第２画素における前記第１電極の面積よりも大きい。
　また、本開示の一態様に係る撮像装置は、第１画素と、前記第１画素に隣接する第２画素と、を備える。前記第１画素および前記第２画素のそれぞれは、第１電極と、前記第１電極の上方に位置し、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置する光電変換層と、前記第１電極と前記光電変換層との間に位置する第１電荷ブロッキング層と、を含む。前記第１画素の前記第１電荷ブロッキング層と、前記第２画素の前記第１電荷ブロッキング層とは分離されている。前記光電変換層は、前記第１画素と前記第２画素とにまたがって配置されている。平面視において、前記第１画素における前記第１電荷ブロッキング層の面積は、前記第１画素における前記第１電極の面積よりも小さい。平面視において、前記第２画素における前記第１電荷ブロッキング層の面積は、前記第２画素における前記第１電極の面積よりも小さい。
　本開示の一態様によれば、画質を向上させることができる撮像装置を提供できる。
図１は、実施の形態１に係る撮像装置の回路構成を示す回路図である。 図２は、実施の形態１に係る撮像装置の隣接する２つの画素の断面構造を示す概略断面図である。 図３は、比較例１に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図４は、比較例２に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図５は、実施の形態１に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図６は、実施の形態１に係る撮像装置の画素電極および電子ブロッキング層の平面レイアウトを示す平面図である。 図７は、実施の形態１の別の例に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図８は、実施の形態２に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図９は、実施の形態３に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図１０は、実施の形態３に係る撮像装置の画素電極および電子ブロッキング層の平面レイアウトを示す平面図である。 図１１は、比較例３に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図１２は、実施の形態４に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図１３は、実施の形態４に係る撮像装置の画素電極、シールド電極および電子ブロッキング層の平面レイアウトを示す平面図である。 図１４は、実施の形態５に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図１５は、実施の形態６に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図１６は、実施の形態６の別の例に係る撮像装置の光電変換部の断面構造を示す概略断面図である。 図１７は、実施の形態６の別の例に係る撮像装置の画素電極、シールド電極および電子ブロッキング層の平面レイアウトを示す平面図である。 図１８は、実施の形態７に係る撮像装置の画素電極、電子ブロッキング層およびカラーフィルタの平面レイアウトを示す平面図である。 図１９は、実施の形態８に係るカメラシステムの構造を示すブロック図である。
　（本開示の概要）
　本開示の一態様に係る撮像装置は、第１画素と、前記第１画素に隣接する第２画素と、を備える。前記第１画素および前記第２画素のそれぞれは、第１電極と、前記第１電極の上方に位置し、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置する光電変換層と、前記第１電極と前記光電変換層との間に位置する第１電荷ブロッキング層と、を含む。前記第１画素の前記第１電荷ブロッキング層と、前記第２画素の前記第１電荷ブロッキング層とは分離されている。前記光電変換層は、前記第１画素と前記第２画素とにまたがって配置されている。平面視において、前記第１画素における前記第１電荷ブロッキング層の面積は、前記第１画素における前記第１電極の面積よりも大きい。平面視において、前記第２画素における前記第１電荷ブロッキング層の面積は、前記第２画素における前記第１電極の面積よりも大きい。
　これにより、第１電極に信号電荷を輸送し、信号電荷とは逆の電荷の移動を抑制する第１電荷ブロッキング層が、隣接する２つの画素間で分離されている。そのため、第１電荷ブロッキング層内に移動した信号電荷が隣接する２つの画素にまたがって移動しにくくなり、隣接する２つの画素間での信号電荷の交差が抑制される。よって、混色が抑制されるため、画質を向上させることができる。
　また、第１電荷ブロッキング層の面積が、対応する画素における第１電極の面積より大きいため、第１電極と第１電荷ブロッキング層の上に位置する光電変換層とが接触しにくくなる。これにより、第１電極から光電変換層への信号電荷とは逆の電荷の移動を抑制する第１電荷ブロッキング層が機能しやすくなり、暗電流を抑制することができる。よって、暗電流が低減されるため、画質を向上させることができる。
　また、例えば、平面視において、前記第１画素における前記第１電極は、前記第１画素における前記第１電荷ブロッキング層の内側に位置し、平面視において、前記第２画素における前記第１電極は、前記第２画素における前記第１電荷ブロッキング層の内側に位置してもよい。
　これにより、第１電極が、対応する画素における第１電荷ブロッキング層の内側となるため、第１電極と光電変換層とが接触しなくなる。これにより、第１電荷ブロッキング層を介して第１電極と光電変換層とが分離されるため、光電変換層への信号電荷とは逆の電荷の移動が抑制され、暗電流を抑制することができる。
　また、例えば、前記第１画素および前記第２画素のそれぞれにおいて、前記第１電荷ブロッキング層の伝導率は、前記光電変換層の伝導率より大きくてもよい。
　また、例えば、上記撮像装置は、前記第１画素の前記第１電荷ブロッキング層および前記第２画素の前記第１電荷ブロッキング層の下方に位置する第１絶縁層と、前記第１画素の前記第１電荷ブロッキング層と前記第２画素の前記第１電荷ブロッキング層との間に位置する第２絶縁層と、をさらに備えてもよい。
　これにより、第２絶縁層によって、隣接する２つの画素のそれぞれの第１電荷ブロッキング層が絶縁され、２つの第１電荷ブロッキング層との間で信号電荷が移動できないことから、隣接する２つの画素間での信号電荷の移動がより抑制され、より混色が抑制される。
　また、例えば、前記第１絶縁層と前記第２絶縁層とは同一の材料を含んでもよい。
　これにより、第１電荷ブロッキング層の間を絶縁する第２絶縁層を、第１絶縁層と同一の材料で形成できるため、簡便に形成される。
　また、例えば、上記撮像装置は、前記第２絶縁層に接し、平面視において、前記第１画素の前記第１電極と前記第２画素の前記第１電極との間に位置する第３電極をさらに備えてもよい。
　これにより、第３電極が、隣接する２つの画素のそれぞれの第１画素の間に配置されるため、第３電極にも電圧を印加することで、光電変換層と第３電極上に位置する第２絶縁層との界面に、隣接する２つの画素間をまたがって移動する信号電荷が引き寄せられる。そのため、隣接する２つの画素間での信号電荷の交差が抑制され、より混色が抑制される。
　また、例えば、上記撮像装置は、平面視において、前記第１画素の前記第１電極と前記第２画素の前記第１電極との間に位置する第３電極と、前記第３電極と前記光電変換層との間に位置する第２電荷ブロッキング層と、をさらに備え、前記第１画素の前記第１電荷ブロッキング層および前記第２画素の前記第１電荷ブロッキング層からなる群から選択される少なくとも一方と、前記第２電荷ブロッキング層とは分離されてもよい。
　これにより、第３電極が、隣接する２つの画素のそれぞれの第１画素の間に配置される。また、第３電極は、第２電荷ブロッキング層を介して光電変換層の下側に配置される。そのため、第３電極にも電圧を印加することで、第３電極が、隣接する２つの画素間をまたがって移動する信号電荷を、第２電荷ブロッキング層を介して捕集する。そのため、隣接する２つの画素間での信号電荷の交差が抑制され、より混色が抑制される。
　また、例えば、平面視において、前記第２電荷ブロッキング層の面積は、前記第３電極の面積よりも大きくてもよい。
　これにより、第２電荷ブロッキング層の面積が、第２電荷ブロッキング層の下に位置する第３電極の面積より大きいため、第３電極と第２電荷ブロッキング層の上に位置する光電変換層との接触箇所が少なくなる。これにより、第３電極から光電変換層への信号電荷とは逆の電荷の移動を抑制する第２電荷ブロッキング層が機能しやすくなり、暗電流を抑制することができる。
　また、例えば、前記第２電荷ブロッキング層は電子ブロッキング層であってもよい。
　これにより、第１電荷ブロッキング層が電子の移動を抑制し、正孔を輸送する。そのため、信号電荷として正孔を用いる場合に、第３電極に信号電荷である正孔を輸送し、信号電荷とは逆の電荷である電子の移動を抑制することができる。
　また、例えば、前記光電変換層の一部は、前記第１画素の前記第１電荷ブロッキング層と、前記第２画素の前記第１電荷ブロッキング層との間に位置していてもよい。
　これにより、光電変換層が第１電荷ブロッキング層の間に位置するため、第１電極および第１絶縁層の上面を平坦にした後に第１電荷ブロッキング層を形成できる。そのため、第１電極および第１絶縁層の上面に分離されていない第１電荷ブロッキング層を形成し、ドライエッチングなどのパターニングをするのみで隣接する画素の間で分離された第１電荷ブロッキング層を形成できる。よって、第１電荷ブロッキング層の形成後に平坦化プロセスが不要となり、容易に隣接する画素の間で分離された第１電荷ブロッキング層を形成できる。
　また、本開示の一態様に係る撮像装置は、第１画素と、前記第１画素に隣接する第２画素と、を備える。前記第１画素および前記第２画素のそれぞれは、第１電極と、前記第１電極の上方に位置し、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置する光電変換層と、前記第１電極と前記光電変換層との間に位置する第１電荷ブロッキング層と、を含む。前記第１画素の前記第１電荷ブロッキング層と、前記第２画素の前記第１電荷ブロッキング層とは分離されている。前記光電変換層は、前記第１画素と前記第２画素とにまたがって配置されている。平面視において、前記第１画素における前記第１電荷ブロッキング層の面積は、前記第１画素における前記第１電極の面積よりも小さい。平面視において、前記第２画素における前記第１電荷ブロッキング層の面積は、前記第２画素における前記第１電極の面積よりも小さい。
　これにより、第１電極に信号電荷を輸送し、信号電荷とは逆の電荷の移動を抑制する第１電荷ブロッキング層が、隣接する２つの画素間で分離されている。そのため、第１電荷ブロッキング層内に移動した信号電荷が隣接する２つの画素にまたがって移動しにくくなり、隣接する２つの画素間での信号電荷の交差が抑制される。よって、混色が抑制されるため、画質を向上させることができる。
　また、第１電荷ブロッキング層の面積が、対応する画素における第１電極の面積よりも小さいため、隣接する２つの画素の第１電極の間の距離よりも、隣接する２つの画素の第１電荷ブロッキング層の距離が長くなる。そのため、第１電荷ブロッキング層を介して第１電極へ捕集される信号電荷について、隣接する２つの画素のうち一方の画素の第１電極に捕捉されるべき信号電荷を、他方の画素の第１電極に捕集され難くなる。よって、混色を抑制することができるため、より画質を向上させることができる。
　また、例えば、上記撮像装置は、前記第１画素の前記第１電荷ブロッキング層および前記第２画素の前記第１電荷ブロッキング層の下方に位置する第１絶縁層と、前記第１画素の前記第１電荷ブロッキング層と前記第２画素の前記第１電荷ブロッキング層との間に位置する第２絶縁層と、をさらに備えてもよい。
　これにより、第２絶縁層により隣接する２つの画素のそれぞれの第１電荷ブロッキング層が絶縁され、２つの第１電荷ブロッキング層との間で信号電荷が移動できないことから、隣接する２つの画素間での信号電荷の移動がより抑制され、より混色が抑制される。
　また、例えば、前記第１電荷ブロッキング層は電子ブロッキング層であってもよい。
　これにより、第１電荷ブロッキング層が電子の移動を抑制し、正孔を輸送する。そのため、信号電荷として正孔を用いる場合に、第１電極に信号電荷である正孔を輸送し、信号電荷とは逆の電荷である電子の移動を抑制することができる。
　以下、図面を参照しながら、本開示に係る撮像装置の実施の形態について説明する。なお、本開示は、以下の実施の形態に限定されない。また、本開示の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施の形態と他の実施の形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については、同一の参照符号を付している。また、重複する説明は省略する場合がある。
　また、本明細書において、等しいなどの要素間の関係性を示す用語、および、正方形または円形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　（実施の形態１）
　［撮像装置の回路構成］
　まず本実施の形態に係る撮像装置の回路構成について、図１を用いて説明する。
　図１は、本実施の形態に係る撮像装置の例示的な回路構成を示す模式的な図である。図１に示される撮像装置１００は、２次元に配列された複数の画素１０を含む画素アレイＰＡを有する。図１は、画素１０が２行２列のマトリクス状に配置された例を模式的に示している。撮像装置１００における画素１０の数および配置は、図１に示す例に限定されない。例えば、撮像装置１００は、複数の画素１０が１列に並んだラインセンサであってもよい。
　各画素１０は、光電変換部１３および信号検出回路１４を有する。後に図面を参照して説明するように、光電変換部１３は、互いに対向する２つの電極の間に挟まれた光電変換層を有し、入射した光を受けて信号を生成する。光電変換部１３は、その全体が、画素１０ごとに独立した素子である必要はなく、光電変換部１３の例えば一部分が複数の画素１０にまたがっていてもよい。信号検出回路１４は、光電変換部１３によって生成された信号を検出する回路である。この例では、信号検出回路１４は、信号検出トランジスタ２４およびアドレストランジスタ２６を含んでいる。信号検出トランジスタ２４およびアドレストランジスタ２６は、典型的には、電界効果トランジスタ（ＦＥＴ）であり、ここでは、信号検出トランジスタ２４およびアドレストランジスタ２６としてＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を例示する。信号検出トランジスタ２４およびアドレストランジスタ２６、ならびに、後述するリセットトランジスタ２８などの各トランジスタは、制御端子、入力端子および出力端子を有する。制御端子は、例えばゲートである。入力端子は、ドレインおよびソースの一方であり、例えばドレインである。出力端子は、ドレインおよびソースの他方であり、例えばソースである。
　図１において模式的に示されるように、信号検出トランジスタ２４の制御端子は、光電変換部１３との電気的な接続を有する。光電変換部１３によって生成される信号電荷は、信号検出トランジスタ２４のゲートと光電変換部１３との間の電荷蓄積ノード４１に蓄積される。ここで、信号電荷は、正孔または電子である。電荷蓄積ノード４１は、電荷蓄積部の一例であり、「フローティングディフュージョンノード」とも呼ばれる。本明細書では、電荷蓄積ノードを電荷蓄積領域と呼ぶ。光電変換部１３の構造の詳細は、後述する。
　各画素１０の光電変換部１３は、さらに、対向電極１２との接続を有している。対向電極１２は、電圧供給回路３２に接続されている。電圧供給回路は、対向電極供給回路とも呼ばれる。電圧供給回路３２は、任意の可変電圧を供給可能に構成された回路である。電圧供給回路３２は、撮像装置１００の動作時、対向電極１２を介して光電変換部１３に所定の電圧を供給する。電圧供給回路３２は、特定の電源回路に限定されず、所定の電圧を生成する回路であってもよく、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。
　電圧供給回路３２から光電変換部１３に供給される電圧が、互いに異なる複数の電圧の間で切り替えられることにより、光電変換部１３からの電荷蓄積ノード４１への信号電荷の蓄積の開始および終了が制御される。また、上記の制御は、電荷蓄積ノード４１側の電圧もしくは後述する画素電極の電圧を制御することでも同等の機能が実現可能である。換言すれば、本実施の形態では、電圧供給回路３２から光電変換部１３に供給される電圧、または、電荷蓄積ノード４１もしくは画素電極の初期電圧を切り替えることによって、電子シャッタ動作が実行される。撮像装置１００の動作の例は、後述する。図１に示される構成においては、電荷蓄積ノード４１と画素電極とは接続されており、同一の電位となる。
　各画素１０は、電源電圧ＶＤＤを供給する電源線４０との接続を有する。図示するように、電源線４０には、信号検出トランジスタ２４の入力端子が接続されている。電源線４０がソースフォロア電源として機能することにより、信号検出トランジスタ２４は、光電変換部１３によって生成された信号を増幅して出力する。
　信号検出トランジスタ２４の出力端子には、アドレストランジスタ２６の入力端子が接続されている。アドレストランジスタ２６の出力端子は、画素アレイＰＡの列ごとに配置された複数の垂直信号線４７のうちの１つに接続されている。アドレストランジスタ２６の制御端子は、アドレス制御線４６に接続されており、アドレス制御線４６の電位を制御することにより、信号検出トランジスタ２４の出力を、対応する垂直信号線４７に選択的に読み出すことができる。
　図示する例では、アドレス制御線４６は、垂直走査回路３６に接続されている。垂直走査回路は、「行走査回路」とも呼ばれる。垂直走査回路３６は、アドレス制御線４６に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位で選択する。これにより、選択された画素１０の信号の読み出しと、電荷蓄積ノード４１のリセットとが実行される。
　垂直信号線４７は、画素アレイＰＡからの画素信号を周辺回路へ伝達する主信号線である。垂直信号線４７には、カラム信号処理回路３７が接続される。カラム信号処理回路は、「行信号蓄積回路」とも呼ばれる。カラム信号処理回路３７は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。図示するように、カラム信号処理回路３７は、画素アレイＰＡにおける画素１０の各列に対応して設けられる。これらのカラム信号処理回路３７には、水平信号読み出し回路３８が接続される。水平信号読み出し回路は、「列走査回路」とも呼ばれる。水平信号読み出し回路３８は、複数のカラム信号処理回路３７から水平共通信号線４９に信号を順次読み出す。
　画素１０は、リセットトランジスタ２８を有する。リセットトランジスタ２８は、例えば、信号検出トランジスタ２４およびアドレストランジスタ２６と同様に、電界効果トランジスタである。以下では、特に断りの無い限り、リセットトランジスタ２８としてＮチャネルＭＯＳＦＥＴを適用した例を説明する。図示するように、リセットトランジスタ２８は、リセット電圧Ｖｒを供給するリセット電圧線４４と、電荷蓄積ノード４１との間に接続される。リセットトランジスタ２８の制御端子は、リセット制御線４８に接続されており、リセット制御線４８の電位を制御することによって、電荷蓄積ノード４１の電位をリセット電圧Ｖｒにリセットすることができる。この例では、リセット制御線４８が、垂直走査回路３６に接続されている。したがって、垂直走査回路３６がリセット制御線４８に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位でリセットすることが可能である。
　この例では、リセットトランジスタ２８にリセット電圧Ｖｒを供給するリセット電圧線４４が、リセット電圧源３４に接続されている。リセット電圧源は、「リセット電圧供給回路」とも呼ばれる。リセット電圧源３４は、撮像装置１００の動作時にリセット電圧線４４に所定のリセット電圧Ｖｒを供給可能な構成を有していればよく、上述の電圧供給回路３２と同様に、特定の電源回路に限定されない。電圧供給回路３２およびリセット電圧源３４の各々は、単一の電圧供給回路の一部分であってもよいし、独立した別個の電圧供給回路であってもよい。なお、電圧供給回路３２およびリセット電圧源３４の一方または両方が、垂直走査回路３６の一部分であってもよい。あるいは、電圧供給回路３２からの対向電極電圧および／またはリセット電圧源３４からのリセット電圧Ｖｒが、垂直走査回路３６を介して各画素１０に供給されてもよい。
　リセット電圧Ｖｒとして、信号検出回路１４の電源電圧ＶＤＤを用いることも可能である。この場合、各画素１０に電源電圧を供給する電圧供給回路（図１において不図示）と、リセット電圧源３４とを共通化し得る。また、電源線４０と、リセット電圧線４４を共通化できるので、画素アレイＰＡにおける配線を単純化し得る。ただし、リセット電圧Ｖｒと、信号検出回路１４の電源電圧ＶＤＤとに互いに異なる電圧を用いることは、撮像装置１００のより柔軟な制御を可能にする。
　［画素の断面構造］
　次に、本実施の形態に係る撮像装置１００の画素の断面構造について、図２を用いて説明する。
　図２は、図１に示される複数の画素１０のうち、隣接する２つの画素１０ａおよび１０ｂの断面構造を示す概略断面図である。隣接する２つの画素１０ａおよび１０ｂは、第１画素および第２画素の一例である。図２に示される隣接する２つの画素１０ａおよび１０ｂは、いずれも同じ構造である。以下では隣接する２つの画素１０ａおよび１０ｂのうちの１つの画素１０ａについて説明する。隣接する２つの画素１０ａおよび１０ｂは、一部が異なる構造を有していてもよい。図２に例示する構成では、上述の信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８が、半導体基板２０に形成されている。半導体基板２０は、その全体が半導体である基板に限定されない。半導体基板２０は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。ここでは、半導体基板２０としてＰ型シリコン（Ｓｉ）基板を用いる例を説明する。
　半導体基板２０は、不純物領域２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓと、画素１０間の電気的な分離のための素子分離領域２０ｔとを有する。ここでは、不純物領域２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓはＮ型領域である。また、素子分離領域２０ｔは、不純物領域２４ｄと不純物領域２８ｄとの間にも設けられている。素子分離領域２０ｔは、例えば所定の注入条件のもとでアクセプタのイオン注入を行うことによって形成される。
　不純物領域２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓは、例えば、半導体基板２０内に形成された、不純物の拡散層である。図２に模式的に示すように、信号検出トランジスタ２４は、不純物領域２４ｓおよび２４ｄと、ゲート電極２４ｇとを含む。ゲート電極２４ｇは、導電性材料を用いて形成される。導電性材料は、例えば、不純物がドープされることにより導電性が付与されたポリシリコンであるが、金属材料でもよい。不純物領域２４ｓおよび２４ｄは、それぞれ、信号検出トランジスタ２４の例えばソース領域およびドレイン領域として機能する。不純物領域２４ｓと２４ｄとの間に、信号検出トランジスタ２４のチャネル領域が形成される。
　同様に、アドレストランジスタ２６は、不純物領域２６ｓおよび２４ｓと、アドレス制御線４６に接続されたゲート電極２６ｇとを含む。ゲート電極２６ｇは、導電性材料を用いて形成される。導電性材料は、例えば、不純物がドープされることにより導電性が付与されたポリシリコンであるが、金属材料でもよい。この例では、信号検出トランジスタ２４およびアドレストランジスタ２６は、不純物領域２４ｓを共有することによって互いに電気的に接続されている。不純物領域２４ｓは、アドレストランジスタ２６の例えばドレイン領域として機能する。不純物領域２６ｓは、アドレストランジスタ２６の例えばソース領域として機能する。不純物領域２６ｓは、図２には図示されていない垂直信号線４７との接続を有する。なお、不純物領域２４ｓは、信号検出トランジスタ２４およびアドレストランジスタ２６によって共有されていなくてもよい。具体的には、信号検出トランジスタ２４のソース領域とアドレストランジスタ２６のドレイン領域とは、半導体基板２０内では分離しており、層間絶縁層５０内に設けられた配線層を介して電気的に接続されていてもよい。
　リセットトランジスタ２８は、不純物領域２８ｄおよび２８ｓと、リセット制御線４８に接続されたゲート電極２８ｇとを含む。ゲート電極２８ｇは、例えば、導電性材料を用いて形成される。導電性材料は、例えば、不純物がドープされることにより導電性が付与されたポリシリコンであるが、金属材料でもよい。不純物領域２８ｓは、リセットトランジスタ２８の例えばソース領域として機能する。不純物領域２８ｓは、図２には図示されていないリセット電圧線４４との接続を有する。不純物領域２８ｄは、リセットトランジスタ２８の例えばドレイン領域として機能する。
　半導体基板２０上には、信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８を覆うように層間絶縁層５０が配置されている。層間絶縁層５０は、第１絶縁層の一例である。層間絶縁層５０は、例えば、二酸化シリコンなどの絶縁性材料から形成される。図示するように、層間絶縁層５０中には、配線層５６が配置されている。配線層５６は、典型的には、銅などの金属から形成され、例えば、上述の垂直信号線４７などの信号線または電源線をその一部に含み得る。層間絶縁層５０中の絶縁層の層数、および、層間絶縁層５０中に配置される配線層５６に含まれる層数は、任意に設定可能であり、図２に示す例に限定されない。
　また、層間絶縁層５０中には、図２に示されるように、プラグ５２、配線５３、コンタクトプラグ５４、および、コンタクトプラグ５５が設けられている。配線５３は、配線層５６の一部であってもよい。プラグ５２、配線５３、コンタクトプラグ５４、および、コンタクトプラグ５５はそれぞれ、導電性材料を用いて形成されている。例えば、プラグ５２および配線５３は、銅などの金属から形成されている。コンタクトプラグ５４および５５は、例えば、不純物がドープされることにより導電性が付与されたポリシリコンから形成されている。なお、プラグ５２、配線５３、コンタクトプラグ５４、および、コンタクトプラグ５５は、互いに同じ材料を用いて形成されていてもよく、互いに異なる材料を用いて形成されていてもよい。
　プラグ５２、配線５３およびコンタクトプラグ５４は、信号検出トランジスタ２４と光電変換部１３との間の電荷蓄積ノード４１の少なくとも一部を構成する。図２に例示する構成において、信号検出トランジスタ２４のゲート電極２４ｇ、プラグ５２、配線５３、コンタクトプラグ５４および５５、ならびに、リセットトランジスタ２８のソース領域およびドレイン領域の一方である不純物領域２８ｄは、層間絶縁層５０上に位置する光電変換部１３の画素電極１１によって収集された信号電荷を蓄積する電荷蓄積領域として機能する。画素電極１１は、第１電極の一例である。
　具体的には、光電変換部１３の画素電極１１は、プラグ５２、配線５３およびコンタクトプラグ５４を介して、信号検出トランジスタ２４のゲート電極２４ｇに接続されている。言い換えれば、信号検出トランジスタ２４のゲートは、画素電極１１と電気的に接続されている。また、画素電極１１は、プラグ５２、配線５３およびコンタクトプラグ５５を介して、不純物領域２８ｄにも接続されている。
　画素電極１１によって信号電荷が捕集されることにより、電荷蓄積領域に蓄積された信号電荷の量に応じた電圧が、信号検出トランジスタ２４のゲートに印加される。信号検出トランジスタ２４は、この電圧を増幅する。信号検出トランジスタ２４によって増幅された電圧が、信号電圧としてアドレストランジスタ２６を介して選択的に読み出される。
　層間絶縁層５０上には、上述の光電変換部１３が配置される。別の言い方をすれば、本実施の形態では、図１に示される画素アレイＰＡを構成する複数の画素１０が、半導体基板２０中および半導体基板２０上に形成されている。半導体基板２０を平面視した場合に２次元に配列された複数の画素１０は、感光領域を形成する。感光領域は、画素領域とも呼ばれる。図２に示される、隣接する２つの画素１０ａおよび１０ｂ間の距離すなわち、画素ピッチは、例えば２μｍ程度であってもよい。
　光電変換部１３は、画素電極１１と、対向電極１２と、光電変換層１５と、電子ブロッキング層１６とを含む。つまり、複数の画素１０のそれぞれは、画素電極１１と、画素電極１１の上方に位置し、画素電極１１に対向する対向電極１２と、画素電極１１と対向電極１２との間に位置する光電変換層１５と、画素電極１１と光電変換層１５との間に位置する電子ブロッキング層１６と、を備える。層間絶縁層５０は、電子ブロッキング層１６の下方に位置する。
　また、図２に示されるように、光電変換部１３上には、カラーフィルタ１８が配置されていてもよい。カラーフィルタ１８は、例えば、赤色光、緑色光または青色光の波長範囲の光を透過させるバンドパスフィルタである。カラーフィルタ１８は、ロングパスフィルタまたはノッチフィルタであってもよい。また、カラーフィルタ１８は、紫外線または赤外線を透過させるフィルタであってもよい。また、カラーフィルタ１８は、透過させる光の透過率を調整できるフィルタであってもよい。
　［光電変換部の構成］
　以下では、層間絶縁層５０上に位置する光電変換部１３の具体的な構成について説明する。
　光電変換部１３は、画素電極１１と、対向電極１２と、画素電極１１と対向電極１２との間に配置された光電変換層１５と、画素電極１１と光電変換層１５との間に配置された電子ブロッキング層１６とを含む。言い換えると、光電変換部１３は、画素電極１１と、画素電極１１上に位置する電子ブロッキング層１６と、電子ブロッキング層１６の画素電極１１とは反対側に対向する対向電極１２と、電子ブロッキング層１６と対向電極１２との間に位置する光電変換層１５とを含む。電子ブロッキング層１６は、第１電荷ブロッキング層の一例であり、対向電極１２は第２電極の一例である。この例では、対向電極１２および光電変換層１５は、隣接する２つの画素１０ａおよび１０ｂにまたがって形成されている。対向電極１２および光電変換層１５は、さらに他の画素１０にもまたがって形成されていてもよい。画素電極１１は、隣接する２つの画素１０ａおよび１０ｂそれぞれに設けられている。画素１０ａの画素電極１１は、隣接する画素１０ｂの画素電極１１と空間的に分離されることによって、画素１０ｂの画素電極１１から電気的に分離されている。図２に示されていない他の画素１０の画素電極１１についても、同様であり、画素電極１１は、画素１０ごとに設けられている。なお、対向電極１２および光電変換層１５の少なくとも１つは、画素１０ごとに分離して設けられていてもよい。
　画素電極１１は、光電変換部１３で生成された信号電荷を読み出すための電極である。画素電極１１は、画素１０ごとに少なくとも１つ存在する。画素電極１１は、信号検出トランジスタ２４のゲート電極２４ｇおよび不純物領域２８ｄに電気的に接続されている。
　画素電極１１は、導電性材料を用いて形成されている。導電性材料は、例えば、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンである。
　対向電極１２は、例えば、透明な導電性材料から形成される透明電極である。対向電極１２は、光電変換層１５において光が入射される側に配置される。したがって、光電変換層１５には、対向電極１２を透過した光が入射する。なお、撮像装置１００によって検出される光は、可視光の波長範囲内の光に限定されない。例えば、撮像装置１００は、赤外線または紫外線を検出してもよい。ここで、可視光の波長範囲とは、例えば、３８０ｎｍ以上７８０ｎｍ以下である。
　なお、本明細書における「透明」は、検出しようとする波長範囲の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。本明細書では、赤外線および紫外線を含めた電磁波全般を、便宜上「光」と表現する。
　対向電極１２は、例えば、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＦＴＯ、ＳｎＯ２、ＴｉＯ２、ＺｎＯ２などの透明導電性酸化物（ＴＣＯ：Ｔｒａｎｓｐａｒｅｎｔ　Ｃｏｎｄｕｃｔｉｎｇ　Ｏｘｉｄｅ）を用いて形成される。
　図１を参照して説明したように、対向電極１２は、電圧供給回路３２との接続を有する。また、図２に示されるように、対向電極１２は、隣接する２つの画素１０ａおよび１０ｂにまたがって形成されている。したがって、対向電極１２を介して、電圧供給回路３２から所望の大きさの対向電極電圧を隣接する２つの画素１０ａおよび１０ｂの間に一括して印加することが可能である。対向電極１２は、さらに図２に示されていない複数の画素１０にもまたがって形成されていてもよい。なお、電圧供給回路３２から所望の大きさの対向電極電圧を印加することができれば、対向電極１２は、隣接する２つの画素１０ａおよび１０ｂならびに図示されていない複数の画素１０ごとに分離して設けられていてもよい。
　電圧供給回路３２が画素電極１１の電位に対する対向電極１２の電位を制御することにより、光電変換によって光電変換層１５内に生じた正孔－電子対のうち正孔および電子のいずれか一方を、信号電荷として画素電極１１によって捕集することができる。例えば信号電荷として正孔を利用する場合、画素電極１１よりも対向電極１２の電位を高くすることにより、画素電極１１によって正孔を選択的に捕集することが可能である。以下では、信号電荷として正孔を利用する場合を例示する。なお、信号電荷として電子を利用することも可能であり、この場合、画素電極１１よりも対向電極１２の電位を低くすればよい。対向電極１２に対向する画素電極１１は、対向電極１２と画素電極１１との間に適切なバイアス電圧が与えられることにより、光電変換層１５において光電変換によって発生した正および負の電荷のうちの一方を捕集する。
　光電変換層１５は、入射する光を受けて正孔－電子対を発生させる。光電変換層の材料としては、例えば、半導体性の無機材料、または、半導体性の有機材料などが用いられる。
　光電変換層１５の材料は、量子閉じ込め効果を持つ量子ドット材料または量子井戸材料であってもよい。量子ドット材料としては、例えば、ＰｂＳ、ＩｎＳｂおよびＧｅの量子ドットが挙げられる。
　また、光電変換層１５の材料は、カイラリティ選定による波長選択性を持たせたカーボンナノチューブであってもよい。カイラリティ選定による波長選択性を持たせたカーボンナノチューブは、結晶性材料等によるブロードな吸光ピークではなく、シャープかつナローな吸光ピークによる吸収感度特性を持つため、狭帯域波長撮像の実現が可能である。
　量子ドット材料またはカーボンナノチューブを光電変換層の材料として用いた場合、光電変換層のパターニングを光電変換層の成膜後に行うと、用いられた量子ドット材料またはカーボンナノチューブが明確に欠損ダメージを受ける。その結果、撮像装置の暗電流の増加を招くため、本実施の形態に係る撮像装置の構成とすることで、光電変換層のパターニングを行う場合の光電変換層への欠損ダメージがなく、解像度低下および混色を低減することが可能となる。
　本実施の形態に係る撮像装置１００のように、光電変換層１５を回路基板に積層する構成では、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサと異なり、回路基板を構成するＳｉ等とは異なる材料を選択し、光電変換部１３を構成できるため、回路基板の持つ波長特性に依らない撮像が実現できる効果が得られる。
　電子ブロッキング層１６は、隣接する画素電極１１から光電変換層１５への信号電荷とは逆の電荷である電子の移動を抑制するとともに、光電変換層１５で発生した信号電荷である正孔を電極へ輸送する機能を有する。これにより、撮像装置の暗電流が抑制される。電子ブロッキング層１６の材料は、例えば、ｐ型半導体であり、具体的には、ニッケル酸化物、酸化銅、酸化クロム、酸化コバルト、酸化チタン、酸化亜鉛などの無機材料からなる半導体が挙げられるが、これに限定されない。ｐ型半導体は、金属酸化物または金属窒化物に不純物をドーピングした無機材料からなるｐ型半導体であってもよく、具体的には、例えば、シリコン酸化物にリン、ヒ素またはアンチモンなどをドーピングした膜などであってもよい。電子ブロッキング層１６の材料には、正孔輸送性有機化合物などの有機材料からなる半導体が用いられてもよい。
　電子ブロッキング層１６の材料は、上記のように無機材料であってもよい。電子ブロッキング層１６の材料として無機材料を用いることにより、フォトリソグラフィーによる電子ブロッキング層１６のパターニングが精度良く容易に実現される。また、電子ブロッキング層１６の材料として無機材料を用いた場合には、無機材料は、ＣＭＯＳプロセスとの親和性も高く、ダスト導入の汚染リスクが低いこと、および、成膜後のＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）研磨により平坦性が確保できることにより、光電変換効率バラつきを低減できる。よって、より高画質な撮像装置が実現される。
　また、電子ブロッキング層１６の信号電荷の伝導率は、電荷取出し速度および効率を向上する観点から、光電変換層１５の信号電荷の伝導率よりも高くてもよい。
　光電変換部１３における電子ブロッキング層１６の構造の詳細は後述する。
　本実施の形態においては、光電変換層１５から信号電荷として正孔を蓄積し、読み出しを行う場合に、暗電流を低減するための電子ブロッキング層１６を設ける構造について述べた。逆に信号電荷として電子を蓄積し、読み出しを行う場合には、第１電荷ブロッキング層として正孔ブロッキング層を、電子ブロッキング層１６の代わりに用いればよい。正孔ブロッキング層は、隣接する画素電極１１から光電変換層１５への正孔の移動を抑制するとともに、光電変換層１５で発生した電子を電極へ輸送する機能を有する。正孔ブロッキング層の材料は、例えば、ｎ型半導体である。
　次に、本実施の形態に係る撮像装置１００の電子ブロッキング層１６の積層構造の詳細について説明する。
　まず、実施の形態１を説明するための比較例１に係る撮像装置について説明する。図３は、比較例１に係る撮像装置の光電変換部６０の断面構造を示す概略断面図である。図３には、隣接する２つの画素７０ａおよび７０ｂにまたがって形成されている光電変換部６０が示されている。なお、図３には層間絶縁層５０の一部も示されている。以下の光電変換部の断面構造を示す各概略断面図では、光電変換部および層間絶縁層の一部以外の構成については図示されていないが、光電変換部以外の構成については、図２に示される画素１０ａおよび１０ｂの構成と同じである。
　図３に示されるように、隣接する２つの画素７０ａおよび７０ｂは、対向電極１２、光電変換層１５および電子ブロッキング層１６を備える。対向電極１２、光電変換層１５および電子ブロッキング層１６は、隣接する２つの画素７０ａおよび７０ｂにまたがって形成されている。また、隣接する２つの画素７０ａおよび７０ｂは、それぞれ、個別の画素電極１１を備える。そのため、光電変換層１５に入射した光Ａが光電変換されることにより発生した信号電荷は、矢印Ｂで示されるように光電変換層１５内で画素７０ａから画素７０ｂへ移動したり、矢印Ｃで示されるように電子ブロッキング層１６内で画素７０ａおよび７０ｂ間を移動したりしやすい。そのため、本来、画素７０ａの画素電極１１に捕捉されるべき電荷が、画素７０ｂの画素電極１１に捕集された場合には、隣接する２つの画素７０ａおよび７０ｂ間での混色が発生する。また、同様のメカニズムにより、画素電極１１のピッチよりも電荷捕集範囲が拡大することによる解像度低下、および、許容される撮像装置１００への光線入射角度が、混色を避けるために制限されることで、入射角度が狭くなってしまうこと等の課題も起こり得る。
　光電変換した信号電荷を高速で画素電極１１に捕集するために、光電変換層１５および電子ブロッキング層１６の電気伝導度を向上させようとした場合、この混色に関する課題はより顕著になる。
　この混色課題を解決する為に、光電変換層１５を画素毎に分離する手法も考えられるが、光電変換層１５にパターニングを行うと、光電変換層１５へのダメージにより暗電流が増加し、画質を劣化させてしまう。この影響は、光電変換層１５にナノ構造を持つカーボンナノチューブまたは量子ドット等の材料を用いた場合に、より顕著になる。
　次に、比較例２に係る撮像装置について説明する。図４は、比較例２に係る撮像装置の光電変換部６０ａの断面構造を示す概略断面図である。図４には、隣接する２つの画素７０ｃおよび７０ｄにまたがって形成されている光電変換部６０ａが示されている。なお、図４には層間絶縁層５０の一部も示されている。
　図４に示されるように、隣接する２つの画素７０ｃおよび７０ｄは、対向電極１２および光電変換層１５を備える。対向電極１２および光電変換層１５は、隣接する２つの画素７０ｃおよび７０ｄにまたがって形成されている。また、隣接する２つの画素７０ｃおよび７０ｄは、それぞれ、個別の電子ブロッキング層１６、および、個別の画素電極１１を備える。層間絶縁層５０の一部は、２つの個別の画素電極１１の間に埋め込まれており、２つの個別の画素電極１１の間には、絶縁性材料が存在している。光電変換層１５の一部は、２つの個別の電子ブロッキング層１６の間に位置しており、２つの個別の電子ブロッキング層１６の間には光電変換材料が存在している。
　これにより、信号電荷を輸送する機能を有する電子ブロッキング層１６が、隣接する２つの画素７０ｃおよび７０ｄとで分離されているため、光電変換層１５から電子ブロッキング層１６に移動した信号電荷が、隣接する２つの画素７０ｃおよび７０ｄにまたがって移動しにくくなる。よって、隣接する２つの画素７０ｃおよび７０ｄ間での混色が抑制される。
　しかしながら、比較例２の係る撮像装置は、以下の課題が生じる。図４に示されるように、電子ブロッキング層１６は、対応する画素における画素電極１１と、平面視において、側面の位置が同じである。また、図示していないが、電子ブロッキング層１６は、対応する画素における画素電極１１と、平面視において、面積が同じであり、かつ、外周が同じ位置となるように配置されている。そのため、画素電極１１と光電変換層１５が接触する箇所Ｄでは、画素電極１１から光電変換層１５への電子の移動を抑制していた電子ブロッキング層１６が機能せず、暗電流が発生する。そのため、撮像装置の画質の劣化が生じる。
　次に、本実施の形態に係る撮像装置について、図５および図６を用いて説明する。図５は、本実施の形態に係る撮像装置１００の光電変換部１３の断面構造を示す概略断面図である。図５には、隣接する２つの画素１０ａおよび１０ｂにまたがって形成されている光電変換部１３が示されている。なお、光電変換部１３は、図示されていない他の画素にもまたがって形成されていてもよい。また、図５には層間絶縁層５０の一部も示されている。図５に示される本実施の形態に係る光電変換部１３は、図４に示される比較例２に係る光電変換部６０ａと比べて、電子ブロッキング層１６の面積が異なる。また、図６は、本実施の形態に係る撮像装置１００の画素電極１１および電子ブロッキング層１６の平面レイアウトを示す平面図である。図６では、画素電極１１および電子ブロッキング層１６以外の構成については、図示を省略している。
　図５に示されるように、隣接する２つの画素１０ａおよび１０ｂは、対向電極１２および光電変換層１５を備える。対向電極１２および光電変換層１５は、隣接する２つの画素１０ａおよび１０ｂにまたがって形成されている。なお、対向電極１２および光電変換層１５は、図示されていない他の画素にもまたがって形成されていてもよい。
　また、隣接する２つの画素１０ａおよび１０ｂは、それぞれ、個別の電子ブロッキング層１６、および、個別の画素電極１１を備える。層間絶縁層５０の一部は、２つの個別の画素電極１１の間に埋め込まれており、２つの個別の画素電極１１の間には、絶縁性材料が存在している。光電変換層１５の一部は、画素１０ａの電子ブロッキング層１６と画素１０ｂの電子ブロッキング層との間に位置しており、２つの個別の電子ブロッキング層１６の間には光電変換材料が存在している。つまり、画素１０ａの電子ブロッキング層１６と画素１０ｂの電子ブロッキング層１６とは、光電変換層１５の一部を介して分離されている。
　これにより、電荷を輸送する機能を有する電子ブロッキング層１６が、隣接する２つの画素１０ａおよび１０ｂとで分離されているため、図３の矢印Ｃで示されるような、光電変換層１５から電子ブロッキング層１６に移動した信号電荷が、隣接する２つの画素１０ａおよび１０ｂにまたがって移動しにくくなる。よって、隣接する２つの画素１０ａおよび１０ｂ間での混色が抑制される。
　また、図６に示されるように、画素電極１１の平面視形状が正方形であり、複数の画素電極１１は、行列状に並んで配置されている。また、電子ブロッキング層１６の平面視形状も正方形である。平面視において、電子ブロッキング層１６の面積は、対応する画素における画素電極１１よりも大きい。平面視において、画素電極１１の外周は、対応する画素における電子ブロッキング層１６の外周の内側に位置し、画素電極１１の上方を電子ブロッキング層１６が完全に覆っている。言い換えると、平面視において、画素電極１１の全体が、電子ブロッキング層１６の外縁の内側の領域に位置している。画素電極１１を電子ブロッキング層１６の内側に位置させる際には、画素電極１１が電子ブロッキング層１６に対して等方的に小さくなるように配置されるとよい。なお、画素電極１１および電子ブロッキング層１６の平面視形状は、特に限定されない。例えば、画素電極１１および電子ブロッキング層１６は、円形であってもよく、正六角形もしくは正八角形などの正多角形であってもよい。
　このように、図４に示される比較例２に係る光電変換部６０ａとは異なり、本実施の形態に係る光電変換部１３は、電子ブロッキング層１６の面積が、対応する画素における画素電極１１の面積より大きく、画素電極１１の上面が電子ブロッキング層１６で完全に覆われている。そのため、光電変換部１３は、図４の箇所Ｄに示されるような、画素電極１１と光電変換層１５との接触箇所が存在しないため、画素電極１１から光電変換層１５への電子の移動を抑制する電子ブロッキング層１６が機能し、暗電流が抑制される。また、上述のように２つの電子ブロッキング層１６が分離された構成であるため、混色を低減することができる。よって、本実施の形態に係る撮像装置１００は画質を向上させることができる。
　また、光電変換層１５の一部が電子ブロッキング層１６の間に位置している構造であるため、層間絶縁層５０および画素電極１１の上面を平坦にした後に電子ブロッキング層１６を形成できる。そのため、層間絶縁層５０および画素電極１１の上面に分離されていない電子ブロッキング層を形成し、ドライエッチングなどのパターニングをするのみで分離された電子ブロッキング層１６を形成できる。よって、電子ブロッキング層１６の形成後にＣＭＰなどの平坦化プロセスが不要となり、容易に分離された電子ブロッキング層１６を形成できる。また、ＣＭＰにより劣化しやすい有機材料を電子ブロッキング層１６の材料に用いることもできる。
　また、画素電極１１に接続するプラグ５２に銅（Ｃｕ）などの異常酸化および異常成長しやすい材料を用いた場合、画素電極１１の側面から、異常成長したプラグ５２の材料の一部が露出し、工程汚染を発生させる課題がある。電子ブロッキング層１６の面積が対応する画素における画素電極１１の面積より大きいことにより、電子ブロッキング層１６によって、プラグ５２の材料の異常酸化の抑制および異常成長したプラグ５２の材料の一部の露出を抑制することができる。
　次に、本実施の形態の別の例に係る撮像装置について説明する。図７は、本実施の形態の別の例に係る撮像装置の光電変換部１３ａの断面構造を示す概略断面図である。図７には、隣接する２つの画素１０ｃおよび１０ｄにまたがって形成されている光電変換部１３ａが示されている。なお、図７には層間絶縁層５０の一部も示されている。
　図７に示されるように、隣接する２つの画素１０ｃおよび１０ｄは、対向電極１２および光電変換層１５を備える。対向電極１２および光電変換層１５は、隣接する２つの画素１０ｃおよび１０ｄにまたがって形成されている。また、隣接する２つの画素１０ｃおよび１０ｄは、それぞれ、個別の電子ブロッキング層１６、および、個別の画素電極１１を備える。また、光電変換部１３ａは、画素１０ｃの電子ブロッキング層１６と画素１０ｄの電子ブロッキング層１６との間に抵抗層１７を備える。つまり、画素１０ｃの電子ブロッキング層１６と画素１０ｄの電子ブロッキング層１６とは、抵抗層１７を介して分離されている。また、抵抗層１７は、層間絶縁層５０と光電変換層１５との間に位置する。抵抗層１７の厚みは、電子ブロッキング層１６の厚みと同じである。また、平面視において、電子ブロッキング層１６の面積は、対応する画素における画素電極１１よりも大きい。
　抵抗層１７は、光電変換層１５および電子ブロッキング層１６よりも、信号電荷の伝導率が低く、電気抵抗が大きい層である。これにより、画素１０ｃの電子ブロッキング層１６と画素１０ｄの電子ブロッキング層１６との間で、信号電荷の移動が抑制される。よって、隣接する２つの画素１０ｃおよび１０ｄ間での混色が抑制される。また、２つの電子ブロッキング層１６の間に埋め込まれるように、電子ブロッキング層１６と厚みが同じの抵抗層１７が存在するため、電子ブロッキング層１６および抵抗層１７が形成する上面に、段差がほとんどない。よって、その上に積層される光電変換層１５を平坦に形成しやすく、光電変換層１５のクラック発生を抑制できる。
　抵抗層１７を用いることにより、電子ブロッキング層１６を先に作製しておき、後から電子ブロッキング層１６よりも電気抵抗の大きい抵抗層１７を電子ブロッキング層１６の間に埋める、もしくは、抵抗層１７を先にパターニングしておき、後から抵抗層１７の間に電子ブロッキング層１６を埋めるような製造方法を取ることができるため、その後の膜の平坦化がより容易になる。例えば、電子ブロッキング層１６の材料を変更する場合、平坦性を出すためのＣＭＰ等の工程では、電子ブロッキング層１６と抵抗層１７との硬さ等の物性が大きく影響するが、光電変換部１３ａを備える撮像装置では、電気抵抗が電子ブロッキング層１６と比較して高い抵抗層１７の挿入により、電子ブロッキング層１６の材料選択性の幅が広がる。電子ブロッキング層１６と抵抗層１７との平坦性は、その後に形成される光電変換層１５の平坦性に影響する。さらに、光電変換層１５の平坦性は、画素毎の厚み変化に起因する感度バラつきに影響するという課題が生じるため、本構成では撮像装置の感度バラつきを低減することが可能である。
　（実施の形態２）
　続いて、実施の形態２について説明する。実施の形態２では、２つの電子ブロッキング層の間に、層間絶縁層が存在する点が、実施の形態１と相違する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図８は、本実施の形態に係る撮像装置の光電変換部１３ｂの断面構造を示す概略断面図である。図８には、隣接する２つの画素１０ｅおよび１０ｆにまたがって形成されている光電変換部１３ｂが示されている。なお、図８には層間絶縁層５０の一部も示されている。
　図８に示されるように、隣接する２つの画素１０ｅおよび１０ｆは、対向電極１２および光電変換層１５を備える。対向電極１２および光電変換層１５は、隣接する２つの画素１０ｅおよび１０ｆにまたがって形成されている。また、隣接する２つの画素１０ｅおよび１０ｆは、それぞれ、個別の電子ブロッキング層１６、および、個別の画素電極１１を備える。光電変換部１３ｂは、画素１０ｅの電子ブロッキング層１６と画素１０ｆの電子ブロッキング層１６とを絶縁する層間絶縁層５１を備える。層間絶縁層５１は、第２絶縁層の一例である。層間絶縁層５１は、画素１０ｅの電子ブロッキング層１６と画素１０ｆの電子ブロッキング層１６との間に位置する。つまり、画素１０ｅの電子ブロッキング層１６と画素１０ｆの電子ブロッキング層１６とは、層間絶縁層５１を介して分離されている。層間絶縁層５１の上面と、電子ブロッキング層１６の上面とは、平坦な面を形成している。また、平面視において、電子ブロッキング層１６の面積は、対応する画素における画素電極１１よりも大きい。
　このように、本実施の形態に係る光電変換部１３ｂは、隣接する２つの画素１０ｅおよび１０ｆの個別の電子ブロッキング層１６および個別の画素電極１１は層間絶縁層５０および５１中に形成され、層間絶縁層５１により２つの電子ブロッキング層１６が絶縁されている。よって、画素１０ｅの電子ブロッキング層１６と画素１０ｆの電子ブロッキング層１６との間で信号電荷が移動できないことから、隣接する２つの画素１０ｅおよび１０ｆの間での信号電荷の移動が抑制され、混色を低減することができる。
　隣接する２つの画素１０ｅおよび１０ｆに、それぞれ個別に設けられた電子ブロッキング層１６の間に配置される層間絶縁層５１には、電子ブロッキング層１６の形成前に形成されるＣＭＯＳプロセスでの電気伝導性の低い層間絶縁層５０の一部を用いることにより、より簡便かつ安価に本実施の形態にかかる光電変換部１３を形成することができる。２つの電子ブロッキング層１６の間に形成される層間絶縁層５１の材料は、画素電極１１に接続されるプラグ５２が埋め込まれた層間絶縁層５０と同じ材料であってもよく、異なる材料であってもよい。層間絶縁層５１の材料としては、例えば、ＳｉＯ２が用いられ、電気伝導性が低いＡｌＯまたはＳｉＮなどが用いられてもよい。
　また、電子ブロッキング層１６が層間絶縁層５０および５１に埋め込まれ、電子ブロッキング層１６の上面と層間絶縁層５０および５１の上面との段差が低減されることで、その上に積層される光電変換層１５を平坦に形成しやすく、光電変換層１５のクラック発生を抑制できる。電子ブロッキング層１６が層間絶縁層５０および５１に埋め込まれた後の、電子ブロッキング層１６の上面と層間絶縁層５０および５１の上面との段差を低減するプロセスとしては、例えば、ＣＭＰなどの研磨プロセスを用いることが簡便である。電子ブロッキング層１６の材料に無機材料を用いることで、容易にＣＭＰなどの研磨プロセスを用いることができる。
　（実施の形態３）
　続いて、実施の形態３について説明する。実施の形態３では、平面視における電子ブロッキング層の面積が画素電極の面積よりも小さい点が、実施の形態２と相違する。以下では、実施の形態１および２との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図９は、本実施の形態に係る撮像装置の光電変換部１３ｃの断面構造を示す概略断面図である。図９には、隣接する２つの画素１０ｇおよび１０ｈにまたがって形成されている光電変換部１３ｃが示されている。なお、図９には層間絶縁層５０の一部も示されている。また、図１０は、本実施の形態に係る撮像装置の画素電極１１および電子ブロッキング層１６の平面レイアウトを示す平面図である。図１０では、画素電極１１および電子ブロッキング層１６以外の構成については、図示を省略している。
　図９に示されるように、隣接する２つの画素１０ｇおよび１０ｈは、対向電極１２および光電変換層１５を備える。対向電極１２および光電変換層１５は、隣接する２つの画素１０ｇおよび１０ｈにまたがって形成されている。また、隣接する２つの画素１０ｇおよび１０ｈは、それぞれ、個別の電子ブロッキング層１６、および、個別の画素電極１１を備える。光電変換部１３ｃは、画素１０ｇの電子ブロッキング層１６と画素１０ｈの電子ブロッキング層１６とを絶縁する層間絶縁層５１を備える。層間絶縁層５１は、画素１０ｇの電子ブロッキング層１６と画素１０ｈの電子ブロッキング層１６との間に位置する。つまり、画素１０ｇの電子ブロッキング層１６と画素１０ｈの電子ブロッキング層１６とは、層間絶縁層５１を介して分離されている。層間絶縁層５１の上面と、電子ブロッキング層１６の上面とは、平坦な面を形成している。また、層間絶縁層５１は、画素電極１１上の電子ブロッキング層１６が形成されていない面と光電変換層１５との間にも配置されている。
　また、図１０に示されるように、平面視において、電子ブロッキング層１６の面積は、対応する画素における画素電極１１の面積よりも小さい。平面視において、画素電極１１の外周は、対応する画素における電子ブロッキング層１６の外周の外側に位置し、電子ブロッキング層１６の全ての辺の外側に画素電極１１が存在する。
　このように、本実施の形態に係る光電変換部１３ｃは、平面視において、電子ブロッキング層１６の面積が、対応する画素における画素電極１１の面積よりも小さい。また、光電変換層１５で発生した信号電荷は、層間絶縁層５１中よりも電子ブロッキング層１６中で移動しやすい。つまり、画素電極１１に捕集される信号電荷は、各画素に対応する電子ブロッキング層１６を通り、画素電極１１へ移動する。平面視において、電子ブロッキング層１６の面積が、対応する画素における画素電極１１の面積よりも小さいため、画素１０ｇの画素電極１１に捕集されるべき電荷から、画素１０ｇと隣接する画素１０ｈの電子ブロッキング層１６までの距離が離される。よって、画素１０ｇの画素電極１１に捕捉されるべき電荷を、画素１０ｈの画素電極１１に捕集され難くなり、隣接する２つの画素１０ｈおよび１０ｇ間の混色を抑制できる。
　（実施の形態４）
　続いて、実施の形態４について説明する。実施の形態４では、２つの画素電極の間にシールド電極が備えられ、シールド電極上に電子ブロッキング層が配置されている点が、実施の形態１と相違する。以下では、実施の形態１から３との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　まず、実施の形態４を説明するための比較例３に係る撮像装置について説明する。図１１は、本実施の形態に係る撮像装置の光電変換部６０ｂの断面構造を示す概略断面図である。図１１には、隣接する２つの画素７０ｅおよび７０ｆにまたがって形成されている光電変換部６０ｂが示されている。なお、図１１には層間絶縁層５０の一部も示されている。
　図１１に示されるように、隣接する２つの画素７０ｅおよび７０ｆは、対向電極１２、光電変換層１５および電子ブロッキング層１６を備える。対向電極１２、光電変換層１５および電子ブロッキング層１６は、隣接する２つの画素７０ｅおよび７０ｆにまたがって形成されている。また、隣接する２つの画素７０ｅおよび７０ｆは、それぞれ、個別の画素電極１１を備える。また、光電変換部６０ｂは、画素７０ｅの画素電極１１と画素７０ｆの画素電極１１との間にシールド電極１１ａを備える。シールド電極１１ａは、層間絶縁層５０と電子ブロッキング層１６との間に積層されている。シールド電極１１ａは、第３電極の一例である。
　シールド電極１１ａは、プラグ５２ａを介して半導体基板２０に電気的に接続され、固定電位を供給する。シールド電極１１ａは、画素電極１１と印加される電位、面積および接続される回路が異なる。シールド電極１１ａは、導電性材料を用いて形成されている。導電性材料は、例えば、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンである。
　シールド電極１１ａは、隣接する２つの画素７０ｅおよび７０ｆのそれぞれの画素電極１１の間に位置し、固定電位を供給することで、光電変換層１５中で発生した信号電荷が、隣接する２つの画素７０ｅおよび７０ｆ間にまたがって移動する場合に、信号電荷を捕集することができる。そのため、シールド電極１１ａが備えられることで、混色が抑制される。
　しかしながら、光電変換部６０ｂにおいては、隣接する２つの画素７０ｅおよび７０ｆが、画素７０ｅおよび７０ｆにまたがって形成される電子ブロッキング層１６を備え、２つの画素電極１１およびシールド電極１１ａが、同じ電子ブロッキング層１６と接している。そのため、シールド電極１１ａには、光電変換層１５から、シールド電極１１ａ上の電子ブロッキング層１６を介して、信号電荷が捕集されるだけでなく、シールド電極１１ａ上以外の電子ブロッキング層１６に移動した信号電荷が、電子ブロッキング層１６中を移動して、シールド電極１１ａに捕集されうる。そのため、光電変換される信号電荷量が増えると、シールド電極１１ａに過剰な電流が流れ、光電変換部６０ｂが破損する可能性がある。
　次に、本実施の形態に係る撮像装置について、図１２および図１３を用いて説明する。図１２は、本実施の形態に係る撮像装置の光電変換部１３ｄの断面構造を示す概略断面図である。図１２には、隣接する２つの画素１０ｉおよび１０ｊにまたがって形成されている光電変換部１３ｄが示されている。また、図１２には層間絶縁層５０の一部も示されている。また、図１３は、本実施の形態に係る撮像装置の画素電極１１、シールド電極１１ａ、電子ブロッキング層１６および電子ブロッキング層１６ａの平面レイアウトを示す平面図である。図１３では、画素電極１１、シールド電極１１ａ、電子ブロッキング層１６および電子ブロッキング層１６ａ以外の構成については、図示を省略している。
　図１２に示されるように、隣接する２つの画素１０ｉおよび１０ｊは、対向電極１２および光電変換層１５を備える。対向電極１２および光電変換層１５は、隣接する２つの画素１０ｉおよび１０ｊにまたがって形成されている。また、隣接する２つの画素１０ｉおよび１０ｊは、それぞれ、個別の電子ブロッキング層１６、および、個別の画素電極１１を備える。また、光電変換部１３ｄは、画素１０ｉの画素電極１１と画素１０ｊの画素電極１１との間にシールド電極１１ａを備える。シールド電極１１ａは、層間絶縁層５０上に積層されており、シールド電極１１ａ上には電子ブロッキング層１６ａが積層されている。つまり、電子ブロッキング層１６ａは、シールド電極１１ａと光電変換層１５との間に位置する。光電変換層１５の一部は、画素１０ｉの電子ブロッキング層１６、画素１０ｊの電子ブロッキング層１６およびシールド電極１１ａ上の電子ブロッキング層１６ａの、それぞれの間に位置している。つまり、画素１０ｉの電子ブロッキング層１６とシールド電極１１ａ上の電子ブロッキング層１６ａ、および、画素１０ｊの電子ブロッキング層１６とシールド電極１１ａ上の電子ブロッキング層１６ａとは、光電変換層１５の一部を介して分離されている。電子ブロッキング層１６ａは、第２電荷ブロッキング層の一例である。
　これにより、シールド電極１１ａが、隣接する２つの画素１０ｉおよび１０ｊ間にまたがって移動する信号電荷を捕集することができるため、混色が抑制される。また、図１１に示される比較例３に係る光電変換部６０ｂとは異なり、本実施の形態に係る光電変換部１３ｄは、シールド電極１１ａ上の電子ブロッキング層１６ａが、画素１０ｉの電子ブロッキング層１６および画素１０ｊの電子ブロッキング層１６とは、分離されている。そのため、光電変換層１５から画素１０ｉの電子ブロッキング層１６または画素１０ｊの電子ブロッキング層１６に移動した信号電荷が、シールド電極１１ａ上の電子ブロッキング層１６ａに移動しにくい。よって、光電変換される信号電荷量が増えた場合でも、シールド電極１１ａに過剰な電流が流れにくく、光電変換部１３ｄの破損が抑制される。
　また、光電変換部１３ｄは、電子ブロッキング層１６および１６ａが光電変換層１５中に埋め込まれている構造を有する。これにより、ＣＭＯＳ半導体プロセスにより画素電極１１およびシールド電極１１ａまで形成された後に、画素電極１１よりも上側の層が形成される方法が適している。例えば、電子ブロッキング層を、平坦化された画素電極１１、シールド電極１１ａおよび層間絶縁層５０が形成する上面に成膜し、パターニングした後に、光電変換層１５が形成される。電子ブロッキング層１６より上側の層は、画素電極１１、シールド電極１１ａおよび層間絶縁層５０が形成する上面が平坦化されたのちに成膜することが可能であるため、光電変換特性の面内均一性を高めることが可能である。また、電子ブロッキング層１６および１６ａの材料として無機材料を用いる場合には、パターニングを実施する際に使用するフォトレジストと溶解性が異なることから、より容易にパターニングを実施することが可能である。
　また、図１３に示されるように、画素電極１１の平面視形状が正方形であり、複数の画素電極１１は、行列状に並んで配置されている。また、電子ブロッキング層１６の平面視形状も正方形である。この場合、シールド電極１１ａは、隣り合う画素電極１１間に、画素電極１１および電子ブロッキング層１６に接触しないように格子状に設けられている。また、シールド電極１１ａ上の電子ブロッキング層１６ａも、隣り合う画素電極１１間に、画素電極１１および電子ブロッキング層１６に接触しないように格子状に設けられている。
　平面視において、電子ブロッキング層１６の面積は、対応する画素における画素電極１１よりも大きい。平面視において、画素電極１１の外周は、対応する画素における電子ブロッキング層１６の外周の内側に位置し、画素電極１１の上方を電子ブロッキング層１６が完全に覆っている。また、平面視において、電子ブロッキング層１６ａの面積は、当該電子ブロッキング層１６ａの下側に設けられるシールド電極１１ａの面積よりも大きい。平面視において、シールド電極１１ａの外周は、当該シールド電極１１ａの上側に設けられている電子ブロッキング層１６ａの外周の内側に位置し、シールド電極１１ａの上方を電子ブロッキング層１６ａが完全に覆っている。このように、シールド電極１１ａが、隣り合う画素電極１１間に、格子状に設けられることで、シールド電極１１ａが画素電極１１間に隙間なく配列され、かつ、シールド電極１１ａへの電位供給が容易になる。
　なお、画素電極１１、シールド電極１１ａ、電子ブロッキング層１６および電子ブロッキング層１６ａの形状は、特に限定されない。例えば、画素電極１１および電子ブロッキング層１６は、円形であってもよく、正六角形もしくは正八角形などの正多角形であってもよい。この場合、シールド電極１１ａおよび電子ブロッキング層１６ａは、行列状に並んで設けられた円形または正多角形の複数の開口を有する板状であってもよい。
　このように、電子ブロッキング層１６の面積は、対応する画素における画素電極１１の面積より大きく、電子ブロッキング層１６が画素電極１１の上方を完全に覆っている。電子ブロッキング層１６ａの面積は、当該電子ブロッキング層１６ａの下側に位置するシールド電極１１ａの面積より大きく、電子ブロッキング層１６ａがシールド電極１１ａの上方を完全に覆っている。これにより、画素電極１１およびシールド電極１１ａが、光電変換層１５と接触しない。よって、画素電極１１およびシールド電極１１ａから光電変換層１５への電子の移動を抑制する電子ブロッキング層１６および１６ａが機能し、暗電流が抑制される。
　（実施の形態５）
　続いて、実施の形態５について説明する。実施の形態５では、２つの画素電極の間にシールド電極が備えられ、シールド電極上に電子ブロッキング層が配置されている点が、実施の形態２と相違する。以下では、実施の形態１から４との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１４は、本実施の形態に係る撮像装置の光電変換部１３ｅの断面構造を示す概略断面図である。図１４には、隣接する２つの画素１０ｋおよび１０ｌにまたがって形成されている光電変換部１３ｅが示されている。なお、図１４には層間絶縁層５０の一部も示されている。
　図１４に示されるように、隣接する２つの画素１０ｋおよび１０ｌは、対向電極１２および光電変換層１５を備える。対向電極１２および光電変換層１５は、隣接する２つの画素１０ｋおよび１０ｌにまたがって形成されている。また、隣接する２つの画素１０ｋおよび１０ｌは、それぞれ、個別の電子ブロッキング層１６、および、個別の画素電極１１を備える。また、光電変換部１３ｅは、画素１０ｋの画素電極１１と画素１０ｌの画素電極１１との間にシールド電極１１ａを備える。シールド電極１１ａは、層間絶縁層５０上に積層されており、シールド電極１１ａ上には電子ブロッキング層１６ａが積層されている。電子ブロッキング層１６ａは、シールド電極１１ａと光電変換層１５との間に位置する。また、光電変換部１３ｅは、電子ブロッキング層１６と電子ブロッキング層１６ａとを絶縁する層間絶縁層５１を備える。層間絶縁層５１は、画素１０ｋの電子ブロッキング層１６と電子ブロッキング層１６ａの間、および、画素１０ｌの電子ブロッキング層１６と電子ブロッキング層１６ａの間、に位置する。つまりそれぞれの電子ブロッキング層１６と電子ブロッキング層１６ａとは、層間絶縁層５１を介して分離されている。層間絶縁層５１の上面と、電子ブロッキング層１６の上面と、電子ブロッキング層１６ａの上面とは、平坦な面を形成している。また、平面視において、電子ブロッキング層１６の面積は、対応する画素における画素電極１１よりも大きく、電子ブロッキング層１６ａの面積は、シールド電極１１ａの面積と同じである。
　このように、光電変換部１３ｅはシールド電極１１ａを備えるため、シールド電極１１ａが、隣接する２つの画素１０ｋおよび１０ｌ間をまたがって移動する信号電荷を捕集することができるため、混色が抑制される。また、層間絶縁層５１により電子ブロッキング層１６と電子ブロッキング層１６ａとが絶縁されているため、電子ブロッキング層１６と電子ブロッキング層１６ａとの間で信号電荷が移動できない。よって、光電変換される信号電荷量が増えた場合でも、シールド電極１１ａに過剰な電流が流れにくく、光電変換部１３ｅの破損が抑制される。
　（実施の形態６）
　続いて、実施の形態６について説明する。実施の形態６では、２つの画素電極の間にシールド電極が備えられている点が、実施の形態２と相違する。以下では、実施の形態１から５との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１５は、本実施の形態に係る撮像装置の光電変換部１３ｆの断面構造を示す概略断面図である。図１５には、隣接する２つの画素１０ｍおよび１０ｎにまたがって形成されている光電変換部１３ｆが示されている。なお、図１５には層間絶縁層５０の一部も示されている。
　図１５に示されるように、隣接する２つの画素１０ｍおよび１０ｎは、対向電極１２および光電変換層１５を備える。対向電極１２および光電変換層１５は、隣接する２つの画素１０ｍおよび１０ｎにまたがって形成されている。また、隣接する２つの画素１０ｍおよび１０ｎは、それぞれ、個別の電子ブロッキング層１６、および、個別の画素電極１１を備える。光電変換部１３ｆは、画素１０ｍの電子ブロッキング層１６と画素１０ｎの電子ブロッキング層１６とを絶縁する層間絶縁層５１を備える。画素１０ｍの電子ブロッキング層１６と画素１０ｎの電子ブロッキング層１６とは、層間絶縁層５１を介して分離されている。また、光電変換部１３ｆは、画素１０ｍの画素電極１１と画素１０ｎの画素電極１１との間にシールド電極１１ａを備える。シールド電極１１ａは、層間絶縁層５０中に形成されており、シールド電極１１ａの上面は、層間絶縁層５１に接している。つまり、光電変換層１５とシールド電極１１ａとは、層間絶縁層５１により絶縁されている。層間絶縁層５１の上面と、電子ブロッキング層１６の上面とは、平坦な面を形成している。また、平面視において、電子ブロッキング層１６の面積は、対応する画素における画素電極１１よりも大きい。
　このように、隣接する２つの画素１０ｍおよび１０ｎのそれぞれの画素電極１１の間に、シールド電極１１ａが配置される。これにより、シールド電極１１ａに電圧が印加されることで、光電変換層１５とシールド電極１１ａ上に位置する層間絶縁層５１との界面に、隣接する２つの画素１０ｍおよび１０ｎ間をまたがって移動する信号電荷が引き寄せられ、混色が低減できる。また、シールド電極１１ａと光電変換層１５とが、層間絶縁層５１により絶縁されることで、シールド電極１１ａの信号電荷の捕集が制限される。よって、光電変換される信号電荷量が増えた場合でも、シールド電極１１ａへの過剰な電流が流れないため、光電変換部１３ｆの破損が抑制される。
　次に、本実施の形態の別の例に係る撮像装置について説明する。図１６は、本実施の形態の別の例に係る撮像装置の光電変換部１３ｇの断面構造を示す概略断面図である。図１６には、隣接する２つの画素１０ｏおよび１０ｐにまたがって形成されている光電変換部１３ｇが示されている。なお、図１６には層間絶縁層５０の一部も示されている。また、図１７は、本実施の形態の別の例に係る撮像装置の画素電極１１、シールド電極１１ａおよび電子ブロッキング層１６の平面レイアウトを示す平面図である。図１７では、画素電極１１、シールド電極１１ａおよび電子ブロッキング層１６以外の構成については、図示を省略している。
　図１６に示されるように、隣接する２つの画素１０ｏおよび１０ｐは、対向電極１２および光電変換層１５を備える。対向電極１２および光電変換層１５は、隣接する２つの画素１０ｏおよび１０ｐにまたがって形成されている。また、隣接する２つの画素１０ｏおよび１０ｐは、それぞれ、個別の電子ブロッキング層１６、および、個別の画素電極１１を備える。光電変換部１３ｇは、画素１０ｏの電子ブロッキング層１６と画素１０ｐの電子ブロッキング層１６とを絶縁する層間絶縁層５１を備える。画素１０ｏの電子ブロッキング層１６と画素１０ｐの電子ブロッキング層１６とは、層間絶縁層５１を介して分離されている。また、光電変換部１３ｇは、画素１０ｏの画素電極１１と画素１０ｐの画素電極１１との間にシールド電極１１ａを備える。シールド電極１１ａは、層間絶縁層５０中に形成されており、シールド電極１１ａの上面は、層間絶縁層５１に接している。つまり、光電変換層１５とシールド電極１１ａとは、層間絶縁層５１により絶縁されている。層間絶縁層５１の上面と、電子ブロッキング層１６の上面とは、平坦な面を形成している。
　また、図１７に示されるように、画素電極１１の平面視形状が正方形であり、複数の画素電極１１は、行列状に並んで配置されている。また、電子ブロッキング層１６の平面視形状も正方形である。この場合、シールド電極１１ａは、隣り合う画素電極１１間に、画素電極１１および電子ブロッキング層１６に接触しないように格子状に設けられている。
　平面視において、電子ブロッキング層１６の面積は、対応する画素における画素電極１１と同じであり、電子ブロッキング層１６の外周と対応する画素における画素電極１１の外周とが同じ位置に配置されている。このように、電子ブロッキング層１６の外周と対応する画素における画素電極１１の外周とが同じ位置に配置される場合、層間絶縁層５０上に画素電極１１と電子ブロッキング層１６とを簡便に形成できる。
　（実施の形態７）
　続いて、実施の形態７について説明する。実施の形態７では、大小２つのサイズの画素電極を備え、光電変換部の上方にカラーフィルタを備える点が、実施の形態１と相違する。以下では、実施の形態１から６との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図１８は、本実施の形態に係る撮像装置の画素電極１１Ｌおよび１１Ｓ、電子ブロッキング層１６Ｒ、１６Ｇおよび１６Ｂならびにカラーフィルタ１８ＲＬ、１８ＲＳ、１８ＧＬ、１８ＧＳ、１８ＢＬおよび１８ＢＳの平面レイアウトを示す平面図である。図１８では、画素電極１１Ｌおよび１１Ｓ、電子ブロッキング層１６Ｒ、１６Ｇおよび１６Ｂならびにカラーフィルタ１８ＲＬ、１８ＲＳ、１８ＧＬ、１８ＧＳ、１８ＢＬおよび１８ＢＳ以外の構成については、図示を省略している。後述するように、本実施の形態に係る撮像装置では、電子ブロッキング層がカラーフィルタのパターンに合わせてパターニングされることにより、面積利用効率の向上、および、歩留まり向上などの効果がさらに得られる。
　図１８に示されるように、複数の大小２つのサイズの画素電極１１Ｌおよび１１Ｓが、斜め４５度方向に交互に配置されている。平面視において、画素電極１１Ｌの面積は、画素電極１１Ｓの面積よりも大きい。画素電極１１Ｌおよび１１Ｓの平面視形状は、いずれも、正八角形である。
　これにより、大きい面積の画素電極１１Ｌは、面積が大きいためより多くの信号電荷を捕集することで、信号電荷の発生が少ない低照度状態でもより高感度に画像取得する。また、小さい面積の画素電極１１Ｓは、非常に明るい光により多量の信号電荷が発生する場合であっても、面積が小さいため、画素電極１１Ｓに捕集される信号電荷量を少なくすることができるため、高照度状態の画像を取得することができる。そのため、ダイナミックレンジが拡大された撮像装置が実現される。また、画素電極の面積とは反対に、ノイズを低減する観点から、画素電極１１Ｌが捕集した信号電荷の蓄積容量が小さく、画素電極１１Ｓが捕集した信号電荷の蓄積容量が大きいとよい。
　また、大小２つのサイズの画素電極１１Ｌおよび１１Ｓを斜め方向に交互に配置することで、大きい面積の画素電極１１Ｌの間に効率よく小さい面積の画素電極１１Ｓが配置されるため、面積利用効率が向上する。
　斜め４５度方向に隣接する２つの画素電極１１Ｌおよび１１Ｓの上方には、大小２つのサイズの同色のカラーフィルタ１８ＲＬおよび１８ＲＳ、１８ＧＬおよび１８ＧＳ、または、１８ＢＬおよび１８ＧＳが、画素電極１１Ｌおよび１１Ｓを完全に覆うように配置されている。
　カラーフィルタ１８ＲＬおよび１８ＲＳは、赤色光に対して透明であり、赤色光以外の可視光帯域の光を遮断する赤色透過フィルタである。カラーフィルタ１８ＧＬおよび１８ＧＳは、緑色光に対して透明であり、緑色光以外の波長帯域の光を遮断する緑色透過フィルタである。カラーフィルタ１８ＢＬおよび１８ＧＳは、青色光に対して透明であり、青色光以外の波長帯域の光を遮断する青色透過フィルタである。カラーフィルタ１８ＲＬ、１８ＧＬおよび１８ＢＬの面積は、それぞれ、カラーフィルタ１８ＲＳ、１８ＧＳおよび１８ＢＳの面積より大きい。
　また、斜め４５度方向に隣接する２つの画素電極１１Ｌおよび１１Ｓ上には、電子ブロッキング層１６Ｒ、１６Ｇまたは１６Ｂが配置される。電子ブロッキング層１６Ｒ、１６Ｇおよび１６Ｂの上方には、それぞれ、大小２つのサイズの同色のカラーフィルタ１８ＲＬおよび１８ＲＳ、１８ＧＬおよび１８ＧＳ、ならびに、１８ＢＬおよび１８ＧＳが配置される。
　このように、同色の大小２つのサイズのカラーフィルタ１８ＲＬおよび１８ＲＳ、１８ＧＬおよび１８ＧＳ、または、１８ＢＬおよび１８ＧＳが、斜め４５度方向に隣接する２つの画素電極１１Ｌおよび１１Ｓ上に配置されることで、１色あたりのカラーフィルタの配置面積をより大きくとることができ、画素電極ごとの細かいカラーフィルタのパターニングが必要なくなる。同色のカラーフィルタ下方に配置されているため、電子ブロッキング層１６Ｒ、１６Ｇおよび１６Ｂに関しても、図１８に示されるように、斜め４５度方向に隣接する２つの画素電極１１Ｌおよび１１Ｓで分けずにパターニングすればよい。結果として、電子ブロッキング層１６Ｒ、１６Ｇおよび１６Ｂの配置面積をより大きくとることができ、画素電極１１Ｌおよび１１Ｓごとの細かいカラーフィルタのパターニングが必要なくなり、加工精度緩和による歩留まり向上が期待できる。
　さらに、本実施の形態に係る撮像装置のカラーフィルタの配列は、一般的なカラーフィルタのベイヤ配列であり、図１８に示されるように、斜め方向に緑色透過フィルタであるカラーフィルタ１８ＧＬおよび１８ＧＳが隣接する。このような場合には、電子ブロッキング層１６Ｇのうち、隣接する２つの電子ブロッキング層１６Ｇは、パターニングにより分けず、つなげた電子ブロッキング層としてもよい。同色カラーフィルタ下領域の間の信号電荷の移動であれば、異なる色のカラーフィルタ下領域の間での信号電荷の移動にくらべて、混色の影響を緩和できるため、上述のように電子ブロッキング層を複数の画素電極上にまたがって形成することができる。また、隣接する２つの電子ブロッキング層１６Ｇは、図１８に示されるによう、分割することで、電子ブロッキング層１６Ｒおよび１６Ｂとの画素アレイ上の規則性をそろえ、歩留まり向上を図ってもよい。
　なお、本実施の形態に係る撮像装置に、さらにシールド電極を配置する場合には、それぞれの画素電極１１Ｌおよび１１Ｓの間にシールド電極を配置してもよいが、同色のカラーフィルタ下方に位置する画素電極１１Ｌと画素電極１１Ｓとの間には、シールド電極が配置されなくてもよい。
　（実施の形態８）
　続いて、実施の形態８について説明する。
　図１９は、本実施の形態に係るカメラシステム６００の構造を示すブロック図である。
　図１９に示されるように、カメラシステム６００は、レンズ光学系６０１と、撮像装置６０２と、システムコントローラ６０３と、カメラ信号処理部６０４とを備えている。
　レンズ光学系６０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系６０１は、撮像装置６０２の撮像面に光を集光する。レンズ光学系６０１を通過した光が対向電極１２側から入射し、光電変換層１５によって光電変換される。撮像装置６０２としては、上述した実施の形態１から７のいずれかに係る撮像装置が用いられる。
　システムコントローラ６０３は、カメラシステム６００全体を制御する。システムコントローラ６０３は、例えばマイクロコンピュータによって実現され得る。
　カメラ信号処理部６０４は、撮像装置６０２からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部６０４は、例えばガンマ補正、色補間処理、空間補間処理、オートホワイトバランス、距離計測演算および波長情報分離などの処理を行う。カメラ信号処理部６０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。
　本実施の形態に係るカメラシステム６００によれば、実施の形態１から７のいずれかに係る撮像装置を利用することによって、高画質なカメラシステムを提供できる。
　（他の実施の形態）
　以上、１つまたは複数の態様に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、上記実施の形態４および５において、シールド電極上の電子ブロッキング層が、２つの画素電極上の電子ブロッキング層のどちらとも分離されていたが、これに限らない。２つの画素電極上の電子ブロッキング層のうちの一方と、シールド電極上の電子ブロッキング層とは分離されていなくてもよい。
　また、例えば、上記実施の形態において、光電変換部は、対向電極と、光電変換層と、電子ブロッキング層と、画素電極とを含む構成であったが、これに限らない。光電変換部は、さらに、電荷輸送層および電子ブロッキング層とは別の電荷ブロッキング層などを含んでいてもよい。また、光電変換部の光電変換層は、１つとは限らず、複数の光電変換層が積層されていてもよい。
　本開示に係る撮像装置は、医療用カメラ、監視用カメラ、車載用カメラ、測距カメラ、顕微鏡カメラ、ドローン用カメラ、ロボット用カメラなど、様々なカメラシステムおよびセンサシステムに適用できる。
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ、１０ｇ、１０ｈ、１０ｉ、１０ｊ、１０ｋ、１０ｌ、１０ｍ、１０ｎ、１０ｏ、１０ｐ　画素
１１、１１Ｌ、１１Ｓ　画素電極
１１ａ　シールド電極
１２　対向電極
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ　光電変換部
１４　信号検出回路
１５　光電変換層
１６、１６ａ、１６Ｂ、１６Ｇ、１６Ｒ　電子ブロッキング層
１７　抵抗層
１８、１８ＢＬ、１８ＢＳ、１８ＧＬ、１８ＧＳ、１８ＲＬ、１８ＲＳ　カラーフィルタ
２０　半導体基板
２０ｔ　素子分離領域
２４　信号検出トランジスタ
２４ｄ、２４ｓ、２６ｓ、２８ｄ、２８ｓ　不純物領域
２４ｇ、２６ｇ、２８ｇ　ゲート電極
２６　アドレストランジスタ
２８　リセットトランジスタ
３２　電圧供給回路
３４　リセット電圧源
３６　垂直走査回路
３７　カラム信号処理回路
３８　水平信号読み出し回路
４０　電源線
４１　電荷蓄積ノード
４４　リセット電圧線
４６　アドレス制御線
４７　垂直信号線
４８　リセット制御線
４９　水平共通信号線
５０、５１　層間絶縁層
５２、５２ａ　プラグ
５３　配線
５４、５５　コンタクトプラグ
５６　配線層
１００、６０２　撮像装置
６００　カメラシステム
６０１　レンズ光学系
６０３　システムコントローラ
６０４　カメラ信号処理部

Claims (13)

  1. 　第１画素と、
    　前記第１画素に隣接する第２画素と、を備え、
    　前記第１画素および前記第２画素のそれぞれは、
    　　第１電極と、
    　　前記第１電極の上方に位置し、前記第１電極に対向する第２電極と、
    　　前記第１電極と前記第２電極との間に位置する光電変換層と、
    　　前記第１電極と前記光電変換層との間に位置する第１電荷ブロッキング層と、を含み、
    　前記第１画素の前記第１電荷ブロッキング層と、前記第２画素の前記第１電荷ブロッキング層とは分離され、
    　前記光電変換層は、前記第１画素と前記第２画素とにまたがって配置され、
    　平面視において、前記第１画素における前記第１電荷ブロッキング層の面積は、前記第１画素における前記第１電極の面積よりも大きく、
    　平面視において、前記第２画素における前記第１電荷ブロッキング層の面積は、前記第２画素における前記第１電極の面積よりも大きい、
    　撮像装置。
  2. 　平面視において、前記第１画素における前記第１電極は、前記第１画素における前記第１電荷ブロッキング層の内側に位置し、
    　平面視において、前記第２画素における前記第１電極は、前記第２画素における前記第１電荷ブロッキング層の内側に位置する、
    　請求項１に記載の撮像装置。
  3. 　前記第１画素および前記第２画素のそれぞれにおいて、前記第１電荷ブロッキング層の伝導率は、前記光電変換層の伝導率より大きい、
    　請求項１または２に記載の撮像装置。
  4. 　前記第１画素の前記第１電荷ブロッキング層および前記第２画素の前記第１電荷ブロッキング層の下方に位置する第１絶縁層と、
    　前記第１画素の前記第１電荷ブロッキング層と前記第２画素の前記第１電荷ブロッキング層との間に位置する第２絶縁層と、をさらに備える、
    　請求項１から３のいずれか一項に記載の撮像装置。
  5. 　前記第１絶縁層と前記第２絶縁層とは同一の材料を含む、
    　請求項４に記載の撮像装置。
  6. 　前記第２絶縁層に接し、平面視において、前記第１画素の前記第１電極と前記第２画素の前記第１電極との間に位置する第３電極をさらに備える、
    　請求項４または５に記載の撮像装置。
  7. 　平面視において、前記第１画素の前記第１電極と前記第２画素の前記第１電極との間に位置する第３電極と、
    　前記第３電極と前記光電変換層との間に位置する第２電荷ブロッキング層と、をさらに備え、
    　前記第１画素の前記第１電荷ブロッキング層および前記第２画素の前記第１電荷ブロッキング層からなる群から選択される少なくとも一方と、前記第２電荷ブロッキング層とは分離される、
    　請求項１から３のいずれか一項に記載の撮像装置。
  8. 　平面視において、前記第２電荷ブロッキング層の面積は、前記第３電極の面積よりも大きい、
    　請求項７に記載の撮像装置。
  9. 　前記第２電荷ブロッキング層は電子ブロッキング層である、
    　請求項７または８に記載の撮像装置。
  10. 　前記光電変換層の一部は、前記第１画素の前記第１電荷ブロッキング層と、前記第２画素の前記第１電荷ブロッキング層との間に位置している、
    　請求項１から３のいずれか一項に記載の撮像装置。
  11. 　第１画素と、
    　前記第１画素に隣接する第２画素と、を備え、
    　前記第１画素および前記第２画素のそれぞれは、
    　　第１電極と、
    　　前記第１電極の上方に位置し、前記第１電極に対向する第２電極と、
    　　前記第１電極と前記第２電極との間に位置する光電変換層と、
    　　前記第１電極と前記光電変換層との間に位置する第１電荷ブロッキング層と、を含み、
    　前記第１画素の前記第１電荷ブロッキング層と、前記第２画素の前記第１電荷ブロッキング層とは分離され、
    　前記光電変換層は、前記第１画素と前記第２画素とにまたがって配置され、
    　平面視において、前記第１画素における前記第１電荷ブロッキング層の面積は、前記第１画素における前記第１電極の面積よりも小さく、
    　平面視において、前記第２画素における前記第１電荷ブロッキング層の面積は、前記第２画素における前記第１電極の面積よりも小さい、
    　撮像装置。
  12. 　前記第１画素の前記第１電荷ブロッキング層および前記第２画素の前記第１電荷ブロッキング層の下方に位置する第１絶縁層と、
    　前記第１画素の前記第１電荷ブロッキング層と前記第２画素の前記第１電荷ブロッキング層との間に位置する第２絶縁層と、をさらに備える、
    　請求項１１に記載の撮像装置。
  13. 　前記第１電荷ブロッキング層は電子ブロッキング層である、
    　請求項１から１２のいずれか一項に記載の撮像装置。
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