JPS61251131A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は半導体装置の製造方法に関する。

（発明の技術的背景とその問題点〕 一般にイオン注入法によって半導体基板表面にＰ−Ｎ接
合を形成する場合を第７図に示す。半導体基板１表面に
、半導体基板１とは反対の導電型を生じさせる不純物イ
オン２を注入し、接合の深さＸＪＩを有する不純物領域
３１を形成する（第７図（ａ））。続いてアニールを行
ない、注入し不純物を活性化して接合の深さＸ　Ｊ２を
有する不純物領域３２を形成する（第７図（ｂ））。

上記方法を適用するＭＯＳ　　ＦＥＴの従来の製造方法
を第８図に示す。半導体基板１上にフィールド酸化膜４
を形成して素子領域を分離する。この素子領域の半導体
基板１上にゲート酸化膜７を形成した後、ＭＯＳ　　Ｆ
ＥＴを所定の閾電圧に制御するためのチャンネル・イオ
ン６を注入する（第８図（ａ））。続いて多結晶シリコ
ンより成るゲート電極８を形成した後、このゲート電極
８をマスクとして不純物イオン２を注入する。次いでア
ニールによってこの注入された不純物イオン２を活性化
し、接合の深さＸ　ｊ２を有するソース・ドレイン領域
３２を形成する（第８図（ｂ））。

近年半導体装置の高集積化および高速化を図るため、半
導体装置の微細化が進められている。この半導体装置の
微細化のためにＭＯＳ　　ＦＥＴにおいてはゲート長の
縮小と共にソース・ドレイン領域の接合の深さを浅くす
ることが求められている。例えばゲート長が１μｍ以下
の場合、ソース・ドレイン領域の接合の深さとして０．
２μｍ程度が望まれる。この接合の深さは、一般にイオ
ン注入の条件とイオン注入後の熱処理の条件とによって
決まる。

例えばＰチャンネルＭＯ８ＦＥＴの場合、ソース・ドレ
イン領域を形成するための不純物イオンとしては通常ボ
ロン・イオン（Ｂ　　）が用いられるが、このボロン・
イオンを加速電圧４０ｋｅＶ、ドーズＩ１５×１０１５
ａ１−２の条件で注入し、この注入したボロン・イオン
を１０００℃、４０分間の７ニールで活性化した場合、
形成されるソース・ドレイン領域の接合の深さは約０．
７μ扉となる。このように接合の深さが大きくなるのは
、ボロン・イオンの半導体基板に対する飛程が他の砒素
イオン（Ａｓ　　）やリン・イオン（Ｐ　　）等の不純
物イオンに比べて大きく、また拡散係数も大きいことに
よる。

上記問題を解決するため、ボロン・イオンの低加速イオ
ン注入法および低温アニール法が提案−されている。し
かし、例えばボロン・イオンを加速電圧１０ｋｅＶ、ド
ーズ１５Ｘ　１０１５ｃｍ−２の条件で注入した後、９
００℃、２０分間のアニールを行なっても接合の深さは
約０．３μｍとなり、所望の接合の深さとはならない。

しかも低温アニール法によれば、活性化される不純物イ
オンの量が少ないためにソース・ドレイン領域の抵抗が
大きくなり、良好なコンタクトが得られないという問題
がある。

また注入イオンの半導体基板に対する飛程を小さくする
ためにイオン源として８Ｆ２＋を用い、ボロン・イオン
の拡散長を短く抑えるためにランプ・アニール法を用い
ることも提案されている。

このランプ・アニール法の場合と従来の１０００−℃の
高温アニール法の場合との比較を第９図に示す。この第
９図に示されるようにランプ・アニールにより半導体基
板１表面に形成されるソース・ドレイン領域３３の接合
の深さＸ　ｊ４は、従来の高温アニールにより形成され
るソース会ドレイン領域３２の接合の深さＸ　ｊ２より
はるかに浅く、所望の約０．２μｍが達成可能である。

しかし、ボロンの横方向への拡散が小さいために実効チ
ャンネル長り。ｒｔは従来の高温アニールの場合よりも
長くなる。従ってランプ・アニールによってソース・ド
レイン領域の接合の深さを浅く抑えても、実効チャンネ
ル長り。ｎの縮小が充分に図れないという問題がある。

（発明の目的） 本発明は上記事情を考慮してなされたもので、半導体基
板表面に厚さの薄く不純物領域を形成するのが容易で高
集積化および高速化を実現することができる半導体装置
の製造方法を提供することを目的とする。

（発明の概要） 上記目的を達成するため本発明による半導体装置の製造
方法は、半導体基板表面に不純物をイオン注入するイオ
ン注入工程と、イオン注入された前記不純物を活性化し
、前記半導体基板表面に不純物領域を形成する熱処理工
程と、前記半導体基板表面に形成された前記不純物領域
をエツチングするエツチング工程とを有することを特徴
とする。

これにより半導体基板表面に厚さの非常に薄い不純物領
域を形成することができる。

（発明の実施例） 本発明の第１の実施例による半導体装置の製造方法を第
１図を用いて説明する。半導体基板１表面に、半導体基
板１とは反対の導電型を生じさせる不純物イオン２を注
入し、接合の深さｘｊｌを有する不純物領域３１を形成
する（第１図（ａ））。

続いてアニールを行ない、注入した不純物を活性化して
接合の深さＸ　、１２を有する不純物領域３２を形成す
る（第１図（ｂ））。次に反応性イオン・エツチングに
より半導体基板１表面を所望の厚さたけエツチング除去
し、不純物領域３２の接合の深さをｘｊ３に制御する（
第１図（Ｃ））。

本実施例を適用した半導体装置における不純物濃度分布
を第６図に示す。半導体基板としてシリ＋ コン基板を用い、不純物イオン源としてＢＦ２を用いて
ボロン・イオン（Ｂ＋）を注入し、９００℃、９０分間
のアニールを行なった後、シリコン基板を厚さ０．３μ
ｍだけエツチング除去する。このシリコンのエツチング
より後の必要な熱処理、例えばゲート酸化などは８００
℃の低温で行なう。この第６図に示すシリコン基板表面
のボロン濃度は二次イオン質量分析により求めたもので
あり、不純物領域の深さを表わす横軸の負方向に破線で
示したボロン濃度はエツチング除去される前のシリコン
基板表面におけるボロン濃度分布を示している。シリコ
ン濃度のエツチングより後の熱処理によるボロンの再拡
散はほとんど生じていない。

このように本実施例によれば、半導体基板表面に約０．
１μｍという非常に接合の浅いＰ−Ｎ接合を実現すると
共に、半導体基板表面の不純物濃度が良好なコンタクト
を得るに必要な水準に保つことができる。このような非
常に浅い接合の深さを有する不純物領域を形成すること
は、従来の方法において特に不純物としてボロンを用い
ては達成不可能であった。

また本発明の第２の実施例による半導体装置の製造方法
を第２図を用いて説明する。これは本発明による方法を
ＭＯＳ　　ＦＥＴの製造に適用したものである。半導体
基板１上にフィールド酸化膜４を形成して、素子領域を
分離する。次に全面にレジストを塗布した後、ＰＥＰ　
（フォトエツチングプロセス）によりチャンネル領域に
レジストから成るマスク材５を形成する。このマスク材
５をマスクとして半導体基板１表面に不純物イオン２を
注入し、接合の深さＸ　Ｊ　１を有する不純物領域３１
を形成する（第２図（ａ））。

次いでマスク材５を例えば硫酸−過酸化水素混合液によ
って剥離した後、ＭＯＳ　　ＦＥＴを所定の閾電圧に制
御するために不純物イオン６をチャンネル領域の半導体
基板１表面に注入する。このときチャンネル領域に注入
された不純物イオン６の濃度は半導体基板１表面からｘ
ｐｌの深さでピークになるとする。そして半導体基板１
表面に注入した不純物イオン２．６の活性化および拡散
のためにアニールを行なうと、接合の深さＸ　Ｊ　１を
有する不純物領域３１が接合の深さＸ　Ｊ２を有するソ
ース・ドレイン領域として不純物領域３２となり、また
チャンネル領域における不純物濃度のピーク位置が深さ
Ｘ　Ｄ２になる（第２図（ｂ））。

次いで例えば反応性イオン・エツチングにより素子領域
の半導体基板１表面を所望の厚さだけエツチング除去す
ると、ソース・ドレイン領域としての不純物領域３２の
接合の深さＸ　Ｊ２は接合の深さｘｊ３と浅（なり、ま
たチャンネル領域における不純物濃度のピーク位置も深
さＸ　Ｄ２から深さＸ　ｐ３と浅くなる（第２図（Ｃ）
）。

そして素子領域の半導体基板１上にゲート酸化ｌＩ！Ｉ
７を形成し、さらに全面に多結晶シリコンを堆積した後
、ＰＥＰおよび反応性イオン・エツチングによりチャン
ネル領域に対応させてゲート電極８を形成する。現在の
写真露光技術によれば０．１μｍ以下の合わせ精度でゲ
ート電極８が形成されるため、チャンネル領域上部に再
現性よくゲート電極８が形成される（第２図（ｄ））。

このように本実施例によれば、従来の方法において特に
不純物としてボロンを用いては達成不可能であった０、
１μｍ程度の非常に浅い接合の深さのソース・ドレイン
領域を有するＭＯＳＦＥＴを形成することができる。

また本実施例において、チャンネル領域にマスク材５を
形成する際、実現可能な最小のゲート長で形成すれば、
その後のアニールによってソース・ドレイン領域の不純
物は活性化され、拡散されるために、形成されたゲート
電極８のゲート幅より短い実効チャンネル長を実現する
ことができる。

このことは写真蝕刻によっては形成できないチャンネル
長の短いＭＯＳ　　ＦＥＴを製造することが可能である
ことを意味している。

そしてまた本実施例によれば、半導体基板１表面に注入
した不純物を充分に活性化することができるため、ソー
ス・ドレイン領域の抵抗が小さくなり、良好なコンタク
トを得ることができる。

ざらに本実施例によれば、チャンネル領域における不純
物濃度のピーク位置が浅くなるため、製造されたＭＯＳ
　　ＦＥＴの電流駆動能力が向上する。

次に本発明の第３の実施例による半導体装置の製造方法
を第３図を用いて説明する。これは上記第２の実施例に
おけるソース・ドレイン領域としての不純物領域３１を
形成するための不純物イオン注入の工程と閾電圧制御の
ためのチャンネル領域の不純物イオン注入の工程の順序
を逆にしたことを特徴する。すなわち、半導体基板１上
にフィールド酸化１１４を形成して素子領域を分離した
後、ＭＯＳ　　ＦＥＴの１ａｌｆｆｉ圧ｌｌｌ１ｍのた
めにチャンネル領域に不純物イオンを注入し、半導体基
板１表面から深さｘｐｌの位置において不純物イオン濃
度がピークになるようにする−次いでチャンネル領域に
レジストから成るマスク材５を形成する（第３図（ａ）
）。このマスク材５をマスクとして半導体基板１表面に
不純物イオンを注入し、接合の深さＸ　Ｊ　１を有する
不純物領域３１を形成する（第３図（ｂ））。次いで、
マスク材５を剥離した後、アニールを行なうが、このア
ニール以降の製造工程は、上記第２図（ｂ）〜（ｄ）に
示され−３上記第２の実施例と全く同一のものである。

次に本発明の第４の実施例による半導体装置の製造方法
を第４図を用いて説明する。これは上記第２および第３
の実施例におけるマスク材５として、レジストの代わり
に５ｉＮ（窒化シリコン）を用いることを特徴とする。

すなわち上記第２および第３の実施例におけるマスク材
５を形成する工程において、全面にＳｉＮを堆積した後
、ＰＥＰによりチャンネル領域にＳｉＮから成るマスク
材５を形成する。このマスク材５をマスクと−してソー
ス・ドレイン領域を形成するための不純物イオン注入等
を行なった後、上記第２および第３の実施例と異なり、
マスク材５を剥離しないままでアニールを行ない、接合
の深さｘｊｌを有するソース・ドレイン領域としての不
純物領域３２を形成すると共にチャンネル領域における
不純物濃度が半導体基板１表面から深さＸ　Ｄ２の位置
においてピークになるようにする（第４図）。

次いでＳｉＮから成るマスク材５を反応性イオン・エツ
チングにより剥離した後、素子領域の半導体基板１表面
のエツチング除去を行なうが、この半導体基板１表面の
エツチング除去以降の製造工程は上記第２図（Ｃ）〜（
ｄ）に示される上記第２および第３の実施例と全く同一
のものである。

なお、本実施例においてはマスク材５の剥離はアニール
の後に行なったが、上記第２および第３の実施例と同様
に、マスク材５をマスクとして不純物イオンの注入を行
ない接合の深さｘｊｌを有する不純物領域３１を形成し
た後にマスク材５の剥離を行なってもよい。

次に本発明の第５の実施例による半導体基板の製造方法
を第５図を用いて説明する。これは上記第２ないし第４
の実施におけるアニールの代わりに熱酸化を行なうこと
を特徴とする。但し、上記第４の実施例においてＳｉＮ
から成るマスク材５を剥離しないままアニールを行なう
場合には本実施例は適用されない。すなわち、半導体基
板１上にフィールド酸化膜４を形成する製造工程から、
アニールを行なう製造工程の前までは、それぞれ上記第
２ないし第４の実施例と全く同一のものである。そして
上記第２ないし第４の実施例におけるアニールの代わり
に熱酸化を行なう。この熱酸化により半導体基板１表面
に注入された不純物イオンは活性化および拡散され、ソ
ース・ドレイン領域としての不純物領域３２が形成され
ると共に、半導体基板１上に酸化膜９が形成される。こ
のとき半導体基板１表面が酸化されて酸化１４９となる
ため、熱酸化により形成されたソース・ドレイン領域と
しての不純物領域３２の接合の深さはアニールにより形
成された接合の深さｘｊ２よりも浅くなり、さらに熱酸
化の条件を制御することによって、上記第２ないし第４
の実施例における半導体基板１表面のエツチング除去に
よって形成した接合の深さｘｊ３と等しくすることがで
きる。同様にして、チャンネル領域における不純物濃度
が半導体基板１表面から深さ×０３の位置においてピー
クとなる（第５図（ａ））。

この熱酸化により形成された酸化膜９を除去した後、素
子領域の半導体基板１上にゲート酸化膜７を形成するが
、このゲート酸化膜７の形成以降の製造工程は上記第２
ないし第４の実施例と全く同一のものである（第５図（
ｂ））。

なお本実施例におけるゲート酸化ｌＩ７の形成は、熱、
Ｒ化による酸化膜９を完全に除去した後、改めて行なわ
れたが、置所の膜厚を残して酸化膜９のエツチング除去
を行ない、この残留した酸化膜をゲート酸化膜７として
用いてもよい。

最後に本発明の第６の実施例による半導体装置の製造方
法について述べる。これは上記第２ないし第５の実施例
のそれぞれにおけるｖＡ電圧制御のためのチャンネル領
域への不純物イオン注入工程をゲート酸化膜形成後に行
なうことを特徴とする。

すなわち、半導体基板１上にフィールド酸化膜４を形成
する製造工程からゲート酸化膜７を形成する製造工程ま
ではチャンネル領域への不純物イオン注入工程を除いて
それぞれ上記第２ないし第５の実施例と全く同一のもの
である。そしてゲート酸化膜７の形成後、チャンネル領
域への不純物イオンの注入を行なう。次いでチャンネル
領域に対応させてゲート電極８をゲート酸化膜７上に形
成する。

本実施例においてチャンネル領域に注入した不純物の活
性化は、ＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によるパッシベーション層の
堆積後の平坦化のための溶融によって行なわれる。

〔発明の効果〕

以上の通り本発明によれば半導体基板表面に厚さの薄い
不純物領域を容易に形成し、半導体装置の高集積化およ
び高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体装置の製造
方法を示す工程図、第２図は本発明の第２の実施例によ
る半導体装置の製造方法を示す°工程図、第３図は本発
明の第３の実施例による半導体装置の製造方法を示す工
程図、第４図は本発明の第４の実施例による半導体装置
の製造方法を示す断面図、第５図は本発明の第５の実施
例による半導体装置の製造方法を示す工程図、第６１図
は本発明に係る半導体装置における不純物濃度分布を示
すグラフ、第７図および第８図は従来の半導体装置の製
造方法を示す工程図、第９図は従来の半導体装置の製造
方法を説明するための図である。 １・・・半導体基板、２．６・・・不純物イオン、３１
．３２．３３・・・不純物領域、４・・・フィールド酸
化膜、５・・・マスク材、７・・・ゲート酸化膜、８・
・・ゲート電極、９・・・−化膜、Ｘ　Ｊｌ　、Ｘ　ｊ
２．Ｘ　ｊ３．Ｘ　Ｊ４”’不純物領域の接合の深さ、
Ｘｐｌ、　　ｐ２．ｘｐ３・・・不純物濃度のピーク位
置の深さ。 出願人代理人　　猪　　股　　　　清 ｖ！３２図 第４図 第５図 第６図 深さＣμｍ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板表面に不純物をイオン注入するイオン注
   入工程と、 イオン注入された前記不純物を活性化し、前記半導体基
   板表面に不純物領域を形成する熱処理工程と、 前記半導体基板表面に形成された前記不純物領域をエッ
   チングするエッチング工程と を有することを特徴とする半導体装置の製造方法。 ２、特許請求の範囲第１項記載の方法において、前記イ
   オン注入工程において注入される前記不純物は、前記半
   導体基板と反対の導電型を生じさせる不純物であること
   を特徴とする半導体装置の製造方法。 ３、特許請求の範囲第１項又は第２項記載の方法におい
   て、前記熱処理工程は、非酸素雰囲気中で熱処理する工
   程であり、前記エッチング工程は、反応性イオンエッチ
   ングにより前記半導体基板表面をエッチングする工程で
   あることを特徴とする半導体装置の製造方法。 ４、特許請求の範囲第１項又は第２項記載の方法におい
   て、前記熱処理工程は、酸素雰囲気中で熱処理する工程
   であり、前記エッチング工程は、前記半導体基板上に形
   成された酸素層をエッチングする工程であることを特徴
   とする半導体装置の製造方法。