KR0131178B1 - 반도체 메모리 장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 전하저장전극용 폴리실리콘막(210)상에 감광막(211)을 도포하고, 전하저장전극마스크(212)를 이용해 감광막(211)의 소정부위(211a)를 노광시키고, 상기 노광 부위의 감광막(211a)에 실리콘 원자를 주입하고, 상기 실리콘 원자가 주입된 감광막(211b)의 소정부위 실리콘 원자를 감광막(211b)밖으로 빼내고, 실리콘 원자가 남아 있는 지역의 감광막을 산화막(213)으로 치환하고, 상기 산화막(213)을 장애물로 이용해 감광막(211)을 건식식각하고, 상기 산화막(213)과 그 밑에 남아있는 감광막(211)을 장애물로 이용해서 전하저장전극용 폴리실리콘막(210)을 식각하여 전하저장전극은 내부에 여러개의 구멍이 형성되게 함으로써, 그 구멍의 면적만큼 전하저장전극의 유효면적을 증가시키는 효과를 얻을수 있고, 이로인한 전하저장 용량의 증가로, 소자의 신뢰성을 향상 시킬수 있어 고가의 제품생산이 용이하게 된다.

Description

반도체 메모리 장치의 캐패시터 제조방법

제1도는 종래기술에 따른 적층 캐패시터 구조의 DRAM의 부분 단면도.

제2a도 내지 제2e도는 본 발명의 일실시예에 따른 캐패시터 제조 공정도.

제2f도는 제2e도의 전하저장전극을 위에서 본 평면도.

* 도면의 주요부분에 대한 부호의 설명

101,201 : 반도체 기판 102,202 : 필드 산화막

103,203 : 게이트 산화막 104,204 : 게이트 전극(워드라인)

105,205 : 스페이서 산화막 106,206,206' : 소오스/드레인 영역

107,207 : 층간 산화막

108,210,210' : 전하저장 전극용 폴리실리콘막

109,215 : 유전막 110,216 : 플레이트 전극용 폴리실리콘막

208,208' : 마스크 폴리실리콘막 209 : 스페이서 폴리실리콘막

211 : 감광막 212 : 전하저장전극 마스크

211a : 노광 부위의 감광막 211b : 실리콘 원자가 주입된 감광막

213 : 산화막 214 : 공동영역

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 메모리 장치의 캐패시터 제조방법에 관한 것이다.

일반적인 반도체 메모리 장치인 DRAM의 고집적화에 중요한 요인으로는 셀(Cell)의 면적 감소와 이에 따른 캐패시터 용량 확보의 한계를 들수 있다. 그러나, 반도체 집적회로의 고집적화를 달성하게 위해서 칩(Chip)과 셀이 단위 면적의 감소는 필연적이고, 이에 따른 고도의 공정기술의 개발과 함께 반도체 장치의 신뢰성 확보와 셀의 정전용량 확보는 절실한 해결 과제가 되고 있다.

본 발명은 새로운 공정방법을 이용하여 더욱 큰 정전용량을 확보 할수 있는 반도체 메모리 장치의 캐패시터 제조 공정에 관한 것으로, 본 발명을 설명하기에 앞서 첨부된 도면 제1도를 예로들어 종래의 캐패시터 제조 방법을 간략하게 설명한다.

제1도는 일반적인 적층 캐패시터 구조를 갖는 DRAM의 부분 단면도로서, 반도체 기판(101)에 필드 산화막(102)을 형성하고, 게이트 신화막(103)을 성장시킨 다음, 바로 폴리실리콘막을 증착해 불순물을 주입 공정을 행하고, 게이트 전극(워드라인,104)을 패터닝한 다음, 고집적화에 따른 트랜지스터의 전기적 특성을 개선하기 위해 스페이서 산화막(105)을 이용한 LDD(lightly doped drain)구조의 소오스/드레인 영역(106)을 갖는 트랜지스터 형성공정을 실시하고, 이어서 일정두께의 절연 산화막(107)을 형성하고, 이를 선택 식각하여 소오스 영역(106)을 노출시키는 콘택홀을 형성하고, 전체구조 상부에 불순물이 도핑된 전하저장 전극용 폴리실리콘막(108)을 증착하여 소오스 영역(106)과 접속시키고, 전하저장 마스크를 사용하여 전하저장 전극을 디파인한다.

이어서, NO(nitride-oxide) 또는 ONO(oxide-nitride-oxide) 복합구조의 유전막(109)을 형성하고, 그 위에 불순물이 주입된 플레이트 전극용 폴리실리콘막(110)을 증착하고 소정의 크기로 패턴닝하여 플레이트 전극을 형성한 상태를 나타낸 것이다.

이와같은 구조로 제조되는 반도체 집적회로는 기존의 공정능력을 감안할때, 고집적으로 갈수록 위에서 언급한 캐패시터 용량 확보와 같은 문제점을 해결하기 어렵고, 제품이 생산되더라도 저품질의 제품을 생산하게 되어 가격경쟁에서 뒤지게 된다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 전하저장 전극의 내부에 여러개의 구멍을 형성하여 그 구멍의 내벽 만큼 전하저장 전극의 유효면적을 증가시키는 반도체 메모리 장치의 캐패시터 제조방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명의 캐패시터 제조방법은 반도체 기판 상에 소정의 하부층 및 층간 절연막을 형성하고 상기 층간 절연막을 선택적 식각하여 전하저장 전극 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장 전극용 제1폴리 실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상부에 감광막을 도포하고, 전하저장 전극용 마스크를 사용하여 감광막위 소정부위를 노광시키는 단계; 상기 감광막에 소정 깊이로 실리콘 원자를 주입하는 단계; 물에 딥하여 상기 감광막의 노광 부분의 실리콘 원자의 일부와 상기 감광막의 비노광 부분의 실리콘 원자를 물에 용해시키는 단계; 0₂플라즈마 처리를 실시하여 상기 실리콘 원자가 남아 있는 부분의 상기 감광막을 산화시키고, 상기 실리콘 원자가 남아 있지 않는 부분의 상기 감광막을 선택적으로 식각하는 단계; 상기 감광막의 산화 부분을 식각 장벽으로하여 전하저장 전극용 폴리실리콘막을 식각하는 단계; 잔류하는 상기 감광막을 제거하는 단계; 및 전하저장 전극용 폴리실리콘막 표면을 따라 유전막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진다. 이하, 첨부된 제2a도 내지 제2f도를 참조하여 본 발명의 일실시예를 상세히 설명한다.

먼저, 제2a도는 P-Well(또는 N-Well) 이 형성된 반도체 기판(201)위에 LOCOS 방식으로 필드 산화막(202)을 성장하고, 이어서 게이트 산화막(203)과 게이트 전극(위드라인)용 폴리실리콘막을 형성한 다음, 폴리실리콘막에 불순물을 도핑 시키고 게이트 전극용 마스크를 사용하여 폴리실리콘막을 소정의 크기로 식각함으로써 게이트 전극(204)을 형성하고, 상대적으로 저농도인 N형(또는 P형)불순물 이온주입을 행하고, 스페이서 산화막(205)을 형성한 다음, 상대적으로 고농도인 N형(또는 P형)불순물 이온주입을 행하여 LDD 구조의 활성영역(206,206')을 갖는 MOS 트랜지스터를 형성한 상태에서 일정 두께의 층간 산화막(207)을 증착하고, 평탄화 공정을 행한 다음, 일정 두께의 마스크 폴리실리콘막(208)을 증착하고, 실직적인 전하저장 전극 콘택홀 보다 콘택부위의 폭이 큰 마스크를 이용해 마스크 폴리실리콘막(208)과 층간 산화막(207)의 일부분을 선택 식각하고, 이어서 일정 두께의 폴리실리콘막을 증착해 비등방성 식각함으로써 스페이서 폴리실리콘막(209)을 형성하고, 이들 마스크 폴리실리콘막(208)과 스페이서 폴리실리콘막(209)을 식각장벽으로하여 노출된 층간 산화막(207)을 선택 식각하여 MOS 트랜지스터의 소오스(Source) 영역(206)을 노출시키는 콘택홀을 형성한 다음, 불순물이 도핑된 전하저장 전극용 폴리실리콘막(210)을 증착해 소오스 영역(206)과 접속시킨 상태의 단면도이다. 여기서, 스페이서 폴리실리콘막(209)은 고집적화에 따른 콘택홀 형성 공정 마진을 확보하기 위한 것이다.

다음으로, 제2b도는 광흡수도가 높은 감광막(211)을 일정두께로 도포하고, 전하저장 전극용 마스크(212)를 사용하여 감광막(211)의 일정 부분만 노광된(211a) 상태의 단면도이다.

여기서 노광된 부분의 감광막(211a)에서는 감광막을 구성하는 물질 중 감광작용을 하는 PAC(Photo Active Compound)가 염기성 용액에 녹는 물질로 변화하게 된다.

이어서, 제2c도는 감광막(211) 내의 솔벤트의 일부를 제거하기 위하여 베이크(bake)공정을 실시하고, 실리래이션 챔버(sililation chamber) 내에서TMDS(Trimethydisilazane)를 플로우시켜 노광된 부분의 감광막(211a)에 집중적으로 실리콘 원자(Si)을 소정 깊이로 주입한 상태(211b)의 단면도이다. 이때, 상기한 베이크 공정에 의하여 노광되지 않은 부분의 감광막(211)은 경화되어, 이 부분에서는 실리콘 원자가 상대적으로 적게 주입된다. 또한, 실리콘 원자는 감광막 내의 -OH기의 O와 결합하여 Si-O 결합형태로 존재하게 된다.

다음으로, 제2d도에 도시된 바와 같이 물(H2O)에 딥(dip)하는 공정을 수행하여 감광막(211,211a)내에 존재하는 실리콘 원자의 일부분이 빠져나가도록 한다.

이때, 물에 딥하는 공정을 수행하면 상대적으로 적은 실리콘을 포함하고 있는 비노광 부위의 감광막(211)에서는 대부분의 실리콘이, 상대적으로 많은 실리콘을 포함하고 있는 노광 부위의 감광막(211a)으로부터 실리콘의 일부가 물에 의해 용해되어 빠져 나오게 된다. 이는 감광막 내의 Si-O결합에서 O가 물(H₂O)의 O로 치환되어 새로운 Si-O결합으로서 물에 용해됨을 의미한다. 계속하여, O₂플라즈마 처리를 실시하여 실리콘 원자가 남아 있는 노광 부분의 감광막의 일부를 산화막(SiO₂,213)으로 만드는 동시에, 실리콘 원자가 존재하지 않는 부분은 O₂플라즈마에 의해 식각되어 공동영역(214)이 형성된다. 이때, 노광되지 않은 부분의 감광막(211)은 모두 제거되며, 노광부분의 감광막(211a)은 상기한 바와 같이 부분적으로 공동영역(214)이 형성된다.

끝으로, 제2e도는 산화막(213)과 그 하부에 남아있는 감광막(211)을 식각 장벽으로 하여 전하저장 전극용 폴리실리콘막(210)과 마스크 폴리실리콘막(208)을 차례로 선택 식각하고, 산화막(213)과 감광막(211)을 제거한 다음, 원하는 패턴이 형성된 전하저장 전극용 폴리실리콘막(210')과 마스크 폴리실리콘막(208')표면을 따라 NO또는 ONO 복합구조의 유전막(215)을 형성한 다음, 불순물이 주입된 폴리실리콘막(216)을 증착하고, 이를 소정의 크기로 패턴닝하여 플레이트 전극을 형성함으로써 본 발명의 일실시예에 따른 캐패시터 제조공정이 완성된 상태의 단면도이다. 여기서, 유전막(215)을 성장시키는 등의 후속 열공정을 통해 마스크 폴리실리콘막(208')과 스페이서 폴리실리콘막(209)내로 불순물이 확산되어 전하저장 전극용 폴리실리콘막(210')과 함께 전하저장 전극 역할을 하게 된다.

첨부된 도면 제2f도는 본 발명에 따라 형성된 전하저장 전극(210')을 위에서 본 평면도로 공동영역(214)을 제외한 부분은 모두 연결되어 있음을 알 수 있다.

이상, 상기 설명과 같은 본 발명으로 DRAM 셀 등의 반도체 메모리 장치를 제작할 경우 MOS 트랜지스터의 소오스 영역과 콘택홀을 통해 접속되는 전하저장 전극은 내부에 여러개의 구멍이 형성되고, 그 구멍의 면적만큼 전하저장 전극의 유효면적을 증가시키는 효과를 얻을수 있고, 이로인한 전하저장 용량의 증가로, 반도체 장치의 신뢰성을 향상시킬 수 있어 고가의 제품생산이 용이하게 된다.

Claims (2)

1. 반도체 기판 상에 소정의 하부층 및 층간 절연막을 형성하고 상기 층간 절연막을 선택적 식각하여 전하저장 전극 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장 전극용 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상부에 감광막을 도포하고, 전하저장 전극용 마스크를 사용하여 감광막의 소정부위를 노광시키는 단계; 상기 감광막에 소정 깊이로 실리콘 원자를 주입하는 단계; 물에 딥하여 상기 감광막의 노광 부분의 실리콘 원자의 일부와 상기 감광막의 비노광 부분의 실리콘 원자를 물에 용해시키는 단계; O₂플라즈마 처리를 실시하여 상기 실리콘 원자가 남아 있는 부분의 상기 감광막을 산화시키고, 상기 실리콘 원자가 남아 있지 않는 부분의 상기 감광막을 선택적으로 식각하는 단계; 상기 감광막의 산화 부분을 식각 장벽으로하여 전하저장 전극용 폴리실리콘막을 식각하는 단계; 잔류하는 상기 감광막을 제거하는 단계; 및 전하저장 전극용 폴리실리콘막 표면을 따라 유전막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 반도체 메모리 장치의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 실리콘 원자를 주입하는 단계가 실리래리션 챔버 내에서 TMDS를 사용하여 수행되는 반도체 메모리 장치의 캐패시터 제조방법.