KR100392210B1 - 메모리 어레이 및 지원 트랜지스터 형성 방법 - Google Patents
메모리 어레이 및 지원 트랜지스터 형성 방법 Download PDFInfo
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Abstract
본 발명은 지원 영역 내에 살리사이드화된 소스/드레인 및 게이트 도전체 이중 일함수 MOSFET을 갖는 종형(vertical) MOSFET DRAM 셀 제조를 포함하는 초고밀도 매립형 DRAM/고성능 로직 구조 생산 공정에 관한 것이다.
Description
본 발명은 매립형 종형의 DRAM 셀(embedded vertical dram CELLS) 및 이중 일함수 로직 게이트(dual workfunction logic gates)의 제조 공정에 관한 것이다. 특히, 고밀도 매립형 DRAM 및 고성능 지원 MOSFET의 새로운 제조 공정에 관한 것이다.
MOSFET은 동적 랜덤 액세스 메모리(dynamic random access memory : DRAM)를 형성하는 데 사용된다. 보통, DRAM 회로는 각각 워드라인 및 비트라인으로 알려져 있는 행 및 열이 상호교차하는 메모리 셀의 어레이를 포함한다. 선택된 워드라인과 비트라인을 활성화시킴으로써 데이터를 메모리 셀로부터 판독하고 메모리 셀에 기록할 수 있다. 전형적으로, DRAM 메모리 셀은 캐패시터에 접속되는 MOSFET를 포함한다. 캐패시터는 게이트와 트랜지스터의 동작에 따라 드레인 또는 소스 영역 중 하나로 지칭되는 확산 영역을 포함한다.
상이한 MOSFET 유형들이 있다. 플레이너 MOSFET(a planar MOSFET)는 일반적으로 트랜지스터의 채널 영역의 표면이 기판의 주 표면에 대해 평탄한 트랜지스터이다. 종형 MOSFET는 일반적으로 트랜지스터의 채널 영역의 표면이 기판의 주 표면과 종형인 트랜지스터이다. 트렌치 MOSFET는 트랜지스터의 채널 영역의 표면이 기판의 주 표면에 대해 평탄하지 않고 채널 영역이 기판 내에 위치하는 트랜지스터이다. 반드시 그러한 것은 아니지만 대개 트렌치 MOSFET에서의 채널 영역의 표면은 주 표면과 수직이다.
특히, 트렌치 캐패시터를 종종 DRAM 셀과 함께 사용한다. 트렌치 캐패시터는 실리콘 기판 내에 형성되는 3차원 구조체이다. 일반적으로는 다양한 크기의 트렌치를 실리콘 기판 내의 에칭함으로써 이를 형성한다. 통상적으로, 트렌치는 N+ 도핑 폴리실리콘을 캐패시터의 하나의 플레이트(저장 노드)로 갖는다. 통상적으로, 캐패시터의 다른 하나의 플레이트는 N+ 도펀트를 도펀트 소스로부터 트렌치의 하부를 둘러싸는 기판 부분 내로 확산시킴으로써 형성된다. 이들 두 플레이트 사이에 유전성 층을 위치시켜 캐패시터를 형성한다.
기판을 통해 캐리어가 예를 들어, 캐패시터와 같은 인접한 디바이스들 사이를 이동하는 것을 막기 위해 인접한 반도체 디바이스 사이에 디바이스 격리 영역을 형성한다. 일반적으로, 디바이스 격리 영역은 반도체 기판의 표면 아래에서 확장하는 두꺼운 전계 산화물 영역의 형태를 취한다. 전계 산화물 영역을 형성하는 가장 일반적인 초기 기술은 국부적 실리콘 산화 기술(local oxidation of silicon : "LOCOS")이다. 먼저 실리콘 질화물 층("nitride")을 기판 표면 상에 증착한 다음 실리콘 질화물 층의 일부를 선택적 에칭하여 전계 산화물이 형성될 기판을 노출시키는 마스크를 형성함으로써 LOCOS 전계 산화물 영역을 형성한다. 마스킹된 기판을 산화 환경 내에 위치시키고 두꺼운 실리콘 산화물 층을 마스크에 의해 노출된 영역에 성장시켜 기판 표면의 위와 아래에서 확장하는 산화물 층을 형성한다. LOCOS 전계 산화물 대신 얕은 트렌치 격리부("STI")를 사용할 수도 있다. STI에서는 예를 들어, 이방성 에칭을 이용하여 가파르게 규정되는 트렌치를 반도체 기판 내에 형성한다. 산화물로 트렌치를 기판의 표면까지 다시 충진하여 디바이스 격리 영역을 제공한다. STI에 의해 형성된 트렌치 격리 영역은 전체의 횡방향 범위에서 디바이스 격리를 제공하고 더 평탄한 구조를 제공하는 이점을 갖는다. 개선된 격리를 사용하여 지속적인 크기 감소가 가능하게 된다.
DRAM 기술의 현재 동향은 DRAM 어레이에서의 최소 피쳐 크기(F)를 지속적으로 축소하는 것, 즉 소형의 셀 레이아웃(가령, 7F2, 6F2)으로 나아가고 있다. 어레이 밀도를 지속적으로 증가시킬 필요가 있는 결과, F = 150 nm 이상인 경우 트렌치 저장 캐패시터를 사용한 현재 플레이너 MOSFET 셀의 축소가능성이 당면 과제이다. 오프 전류 목표(off-current objective)를 충족시기 위해 필요한 증가된 P 웰 도핑 농도는 보유 시간(retention time)을 열화시키는 어레이 접합 누설(array junction leakage)의 현저한 증가를 초래한다. MOSFET의 축소가능성 자체가 패러다임을 어레이 내의 종형 MOSFET 액세스 트랜지스터 쪽으로 이동시키고 있다.
반도체 칩 소비자들은 하나의 실리콘 칩 상에 더욱 더 많은 기능을 갖는 제품에 대해 최소 피처 크기의 감소와 집적도의 증가를 부가적으로 요구하고 있다. 예를 들면, 매립형 DRAM/Logic(EDRAM) 제품이 급속하게 인기를 얻고 있다.
시장에서 경쟁관계에 있는 메모리 제품 생산자들은 칩의 DRAM 부분이 초고성능과 동시에 (메모리 생산성에 대한) 초고밀도 지원 MOSFET일 것을 요구하고 있다. 이러한 목적의 조합을 달성하는 것이 이 분야에서는 주된 과제가 된다.
지금까지, 본 발명에 따라 초고밀도 매립형 DRAM/초고성능 로직 구조를 생산하기 위한 새로운 공정을 설명하였다. 이 공정은 지원 영역 내에 살리사이드화된 소스/드레인 및 게이트 도전체 이중 일함수 MOSFET을 갖는 종형 MOSFET DRAM 셀을 만드는 단계를 포함한다. 이 공정은 지원 영역의 게이트 도전체를 형성하는 동일한 단계에서 경계 없는 비트라인 컨택트를 어레이 내에 규정하기 위해 하나의 차단 마스크 및 에칭 레벨을 이용하는 특징을 갖는다. 또한, 이 공정은 액티브 영역(인접한 상승된 얕은 트렌치 격리부(RSTI)에 대해 경계 없는)에 대해 자기 정렬되는 비트라인 컨택트를 제공하고, 보론 포스포 실리케이트 유리(Boron-Phospho-Silicate Glass : BPSG) 리플로우 단계를 제거하여 열적 용량을 줄이며, 더 얕은 소스/드레인을 허용한다.
도 1 내지 도 18은 각 생산 진행 단계에서의 DRAM 어레이 및 지원 MOSFET의 평면도 및 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 질화물 패드 영역 11 : 실리콘 기판
12 : 깊은 트렌치(DT) 영역 14 : 얕은 트렌치 격리부(STI)
16 : 트렌치 상부 산화물(trench top oxide : TTO)
17 : 웰 주입부 18 : 게이트 산화물
19 : 비트라인 확산부 20 : 게이트 폴리실리콘
21 : WSiX층 22 : 두꺼운 산화물 층
23 : 포토레지스트 차단 마스크 24, 25 : 스페이서
26,27 : 지원 소스/드레인 영역
28 : 이중 일함수 폴리실리콘 게이트 도전체
29 : 확산 스터드 CB 폴리실리콘
34 : 얇은 질화물 장벽 에칭 정지 층
36 : 레벨간 산화물 층
이제부터 도면을 참조하면, 도 1은 액티브 영역(AA) 질화물 패드 영역(10) 및 깊은 트렌치(DT) 영역(12)을 포함하는 DRAM 어레이의 평면도를 나타낸다. 저장 캐패시터를 DT(12)의 하부 내에 형성하고, 게이트 도전체(20)는 상부에 형성한다.어레이의 단면도는 도 2에, 지원 MOSFET의 단면도는 도 3에 도시하였다. 어레이에 대해 지원 영역 내에 도시된 구조체는 STI 평탄화에 후속하는 구조를 나타낸다. 실리콘 기판(11) 내에 종형 MOSFET DRAM을 제조하는 기술 분야에서 알려진 표준 공정이 액티브 영역 질화물 패드(10) 및 얕은 트렌치 격리부(STI)(14) 평탄화를 규정하는 단계를 통해 적용된다. 이들 표준 공정 기술은 저장 캐패시터를 깊은 트렌치 내에 형성하는 것과, 트렌치 상부 산화물(trench top oxide : TTO)(16)을 증착하는 것과, 웰 주입(17), 비트라인 확산부(19)를 위한 주입, 최초 패드 구조의 제거, 게이트 산화물(18)의 성장, 게이트 폴리실리콘(20) 증착과 평탄화 및 새로운 패드 질화물 층(10)의 증착을 포함한다. 활성 영역을 새로운 패드 질화물 층(10) 내에 패터닝 한다.
STI를 패터닝하는 데 사용되는 질화물 패드(10)를 충분히 두껍게 하여 후속하여 형성될 워드라인 스택의 높이를 규정한다. 워드라인 스택 높이는 실리콘 층(예를 들어, 텅스텐 실리사이드(WSX) 층) 및 산화물 캡을 포함하도록 잡아두어야 한다. 도 4 및 도 5에 도시된 바와 같이, 어레이 게이트 도전체(gate conductor : GC) 마스크를 이용하여 포토레지스트 층(도시하지 않음)을 패터닝한다. 그런 다음, 질화물 층(10) 및 STI(14)를 반응성 이온 에칭(RIE)하여 대머신형 워드라인 도전체를 위한 채널(13)을 형성한다. 이어서, 노출된 어레이 GC 폴리실리콘(20)을 리세스하여 WSiX및 캡 산화물 층을 포함하도록 원하는 높이를 제공한다. 도 5에 도시된 바와 같이 이 단계 동안에는 지원 MOSFET 영역을 에칭하지 않는다.
도 6 내지 도 8에서는 WSiX층(21)을 노출된 GC 폴리실리콘(20) 및 STI(14) 내의 채널(13) 내에 증착한 다음, 질화물 층(10)의 상부 표면에 대해 평탄화 한다. 그런 다음, WSiX층을 리세스하고 테트라에틸 오소실리케이트(tetraethyl othosilicate : TEOS) 층(22)을 리세스 내에 증착한 후 질화물(10)의 상부 표면에 대해 평탄화하여 워드라인 도전체 위에 절연 캡을 형성한다.
이어서, 노출된 폴리실리콘(20)의 후속 에칭을 위해 어레이 질화물을 제거하는 동안 중앙 자외선(MUV) 포토레지스트 차단 마스크(23)를 사용하여 포토레지스트가 지원 영역을 보호하도록 한다(도 10). 어레이 내에서 질화물 층(10)을 제거한 후에는 노출된 폴리실리콘을 하부 게이트 산화물(18)의 표면까지 반응성 이온 에칭하여 도 9에 도시된 구조를 형성한다. 이러한 기술은 확산 스터드 CB 폴리실리콘이 형성될 리세스(25)를 제외하고는 어레이 내의 어디나 두꺼운 산화물 층(22)을 남긴다. 그런 다음에는 포토레지스트 마스크(23)를 제거한다.
도 11 내지 도 12에서는 게이트(워드라인) 측벽 산화물을 리세스(25)의 측벽 상에 성장시키고, 후속하여 반응성 이온 에칭되어 워드라인의 측벽 상에 산화물 스페이서(26)를 형성하는 TEOS 산화물 층을 증착한다.
도 13 및 도 14에 도시되는 이 시점에서 지원 영역 내의 나머지 질화물(10)을 제거하고, 도핑되지 않은 폴리실리콘(27)의 제 2 층을 증착한다. 게이트 산화물(18)을 형성하기에 앞서 N+ 비트라인 주입부(19)를 공정 초기에 만든다. 폴리실리콘(27)을 증착하기에 앞서 워드라인 도전체 사이의 노출된 실리콘 표면 내에부가적 N+ 비트라인 컨택트 주입부를 만든다.
도 15 및 도 16에서는 깊은 자외선 DUV 포토레지스트 층 마스크를 사용하여 확산 스터드 랜딩 패드와 지원 MOSFET의 게이트의 경계를 규정한 후, 반응성 이온 에칭한다. 이어서, 표준 기술을 사용하여 측벽 스페이서(24)를 지원 영역 내에 형성한다. 지원 소스/드레인 영역(26, 27), 이중 일함수 폴리실리콘 게이트 도전체(28) 및 확산 스터드 CB 폴리실리콘(29)을 별개의 단계에서 주입한다. 스페이서(24, 25)를 비트라인 폴리실리콘(CB 폴리)(29) 및 지원 게이트 도전체(28)의 측벽 상에 동시에 형성한다. 절연 재료(가령, SiO2,SiN) 층을 부합적으로 증착한 후, 이방적으로 에칭(예를 들어, 반응성 이온 에칭)하여 스페이서(24, 25)를 형성한다. 그런 다음, 게이트 도전체(28)의 상부, 확산 스터드(29) 랜딩 패드 및 소스/드레인 확산부(26/27)를 층(32)으로 살리사이드화한다.
마지막으로, 도 17 및 도 18을 참조하면, 얇은 질화물 장벽 에칭 정지 층(34)과 후속하여 BPSG(boron phosphorous silicate glass)와 같은 레벨간 산화물 층(36)의 증착 공정을 계속한다. 그런 다음, 먼저 레벨간 산화물 층을 RIE 반응성 이온 에칭한 후 이중 대머신 공정을 이용하여 비아를 개방한다. 또한, 이중 대머신 공정은 비트라인을 위한 금속 배선 채널의 제 1 레벨을 형성한다. 그런 다음, 질화물 장벽을 개방하고 텅스텐(40)을 증착 및 연마하여 사전에 형성된 배선 채널 내에 도전체를 대머신 형성한다. 이어서, 표준 공정을 계속하여 다수의 배선 레벨, 비아 및 레벨간 유전성 층을 형성한다. 비트라인을 위한 텅스텐(W)을 잘 알려진 CVD 공정에 의해 배선 채널 내에 증착한다.
바람직한 실시예를 도시하고 기술하였지만 당업자는 본 발명의 사상 및 범주내에서 다양한 변형 및 대체를 할 수도 있다. 따라서, 본 발명은 단지 설명을 위해 기술하였고 상세한 설명에서 개시된 그러한 설명 및 실시예는 청구항의 범주를 한정하는 것으로 해석되어서는 안될 것이라는 것을 이해해야 한다.
본 발명을 이용하면 지원 영역 내에 살리사이드화된 소스/그레인 및 게이트 도전체 이중 일함수 MOSFET을 갖는 초고밀도 매립형 DRAM 및 초고성능의 지원 MOSFET을 제조할 수 있다.
Claims (6)
- 메모리 어레이와 지원 트랜지스터(support transistor)를 형성하는 방법에 있어서,자체 상에 증착된 게이트 산화물 층, 폴리실리콘 층 및 상부 유전성 질화물 층을 갖는 실리콘 기판 내에 트렌치 캐패시터를 형성하는 단계와,패터닝된 마스크를 상기 어레이 및 지원 영역 위에 도포하고 상기 질화물 층, 상기 폴리실리콘 층 및 얕은 트렌치 격리 영역 내에 리세스를 형성하는 단계와,실리사이드 및 산화물 캡을 상기 질화물 층, 상기 폴리실리콘 층 및 상기 얕은 트렌치 영역 내의 상기 리세스 내에 형성하는 단계와,상기 어레이로부터 상기 질화물 층을 제거하는 동안 차단 마스크를 도포하여 상기 지원 영역을 보호하고, 상기 게이트 산화물 층 상부까지 노출된 상기 폴리실리콘 층을 에칭하는 단계와,상기 지원 영역으로부터 상기 질화물 층을 제거하고 상기 어레이 및 지원 영역 위에 폴리실리콘 층을 증착하는 단계와,마스크를 도포하여 상기 어레이 내의 비트라인 확산 스터드 랜딩 패드(a bitline diffusion stud landing pad) 및 상기 지원 트랜지스터를 위한 게이트 도전체를 패터닝하고 형성하는 단계와,상기 랜딩 패드 및 상기 게이트 도전체의 상부를 살리사이드화하는 단계와,레벨간 산화물 층을 도포하고, 도전성 배선 채널을 형성하기 위해 상기 레벨간 산화물 층 내에 비아를 개방하는 단계를 포함하는 메모리 어레이 및 지원 트랜지스터 형성 방법.
- 제 1 항에 있어서,하나의 포토레지스트 마스크를 도포하여 상기 어레이의 비트라인 확산 스터드 랜딩 패드와 상기 지원 MOSFET의 게이트 도전체 모두를 패터닝하는메모리 어레이 및 지원 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘층을 부분적으로 에칭하는 동안 중앙 자외선 마스크를 도포하여 상기 지원 영역을 보호함으로써 워드라인 도전체를 형성하는메모리 어레이 및 지원 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 랜딩 패드 및 상기 게이트 도전체의 상기 상부는 동시에 살리사이드화되는메모리 어레이 및 지원 트랜지스터 형성 방법.
- 제 1 항에 있어서,차단 마스크를 도포하고 상기 노출된 폴리실리콘 층을 에칭함으로써 상기 게이트 산화물 층에 자기 정렬되는 비트라인 컨택트를 형성하는메모리 어레이 및 지원 트랜지스터 형성 방법.
- 매립형 DRAM 어레이와 지원 MOSFET을 형성하는 방법에 있어서,자체 상에 증착된 게이트 산화물 층, 폴리실리콘 층 및 상부 유전성 질화물 층을 갖는 실리콘 기판 내에 트렌치 캐패시터를 형성하는 단계와,패터닝된 마스크를 상기 어레이 및 지원 영역 위에 도포하고 상기 질화물 층, 상기 폴리실리콘 층 및 얕은 트렌치 격리 영역 내에 리세스를 형성하는 단계와,텅스텐 실리사이드 및 산화물 캡을 상기 질화물 층, 상기 폴리실리콘 층 및 상기 얕은 트렌치 격리 영역 내의 상기 리세스 내에 형성하는 단계와,상기 어레이 층으로부터 상기 질화물 층을 제거하는 동안 상기 차단 마스크를 도포하여 상기 지원 영역을 보호하고, 노출된 폴리실리콘 층을 상기 산화물 게이트 층의 상기 상부까지 부분적으로 에칭함으로써 워드라인 도전체를 형성하는 단계와,상기 지원 영역으로부터 상기 질화물 층을 제거하고 상기 어레이 및 지원 영역 위에 폴리실리콘 층을 증착하는 단계와,하나의 마스크를 도포하여 상기 어레이 내의 비트라인 확산 스터드 랜딩 패드 및 상기 지원 MOSFET을 위한 게이트 도전체를 패터닝하고 형성하는 단계와,상기 랜딩 패드 및 상기 게이트 도전체의 상부를 동시에 살리사이드화하는 단계와,레벨간 산화물 층을 도포하고, 도전성 배선 채널을 만들기 위해 상기 레벨간 산화물 층 내에 비아를 개방하는 단계를 포함하는 매립형 DRAM 어레이 및 지원 MOSFET 형성 방법.
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| US8866254B2 (en) * | 2008-02-19 | 2014-10-21 | Micron Technology, Inc. | Devices including fin transistors robust to gate shorts and methods of making the same |
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| US7808042B2 (en) * | 2008-03-20 | 2010-10-05 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
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