KR20030027099A - 선택 트랜지스터 및 메모리 트랜지스터를 포함하는 메모리셀을 가지는 비휘발성 메모리를 포함하는 반도체 장치제조 방법 - Google Patents
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Abstract
본 발명은 선택 게이트(1)을 가진 선택 트랜지스터(T1)와, 부도 게이트(2) 및 제어 게이트(3)을 가진 메모리 트랜지스터(T2)를 포함하는 메모리 셀(Mij)을 가진 비 휘발성 메모리를 구비하는 반도체 장치 제조 방법에 관한 것이다. 반도체 몸체(10)에 있어서, 활성 영역은 필드 산화 영역(2)에 의해 서로 절연되게 형성된다. 다음, 표면(11)에는 게이트 산화층(14)과 제 1 도전 물질층이 마련되고, 선택 게이트(1)가 에칭된다. 그 다음, 표면에 대해 수직하게 연장되는 선택 게이트의 벽에는 절연 물질(17)이 마련된다. 선택 게이트 옆의 게이트 산화층은 터널 산화층(18)에 의해 대치된다. 다음, 제 2 도전 물질층(21) 및 층간 유전체층(25) 및 제 3 도전 물질층(26)이 침착된다. 선택 게이트의 위 및 옆으로 연장되는 제어 게이트(3)는 제 3 층에 형성된다. 그 다음, 제어 게이트를 마스크로 이용하여, 제 2 도전 물질층에서 부동 게이트(20)가 에칭된다. 본 발명의 방법에 있어서, 제 2 층은 선택 게이트보다 두껍게 에칭되며, 이후, 이 층은 층간 유전체층 및 제 3 도전 물질층의 침착전에 평탄화된다. 이러한 방식에 있어서, 소형 메모리 셀이 제조될 수 있다.
Description
그러한 방법은 미국특허번호 제5,550,073호에 개시되어 있으며, 이 미국특허에서는 선택 게이트를 형성하고 그의 측벽에 절연체를 형성하고 난 후에, 제 2 도전 물질 층과, 중간 유전층 및 제 3 전도 물질층을 구비한 층들의 패킷을 연속적으로 침착한다. 제 3 층에서 제어 게이트를 에칭하고, 제어 게이트를 마스크로 이용하여 중간 유전체 층과 제 2 도전 물질층을 패턴에 따라 에칭함으로서 선택 게이트의 오른쪽 옆에 자리한 부동 게이트를 형성한다.
제 2 도전 물질층과 중간 유전체층 및 제 3 도전 물질층을 포함하는 층 패킷을 침착하는 경우, 상술한 각 층들은 형성된 선택 게이트의 윤곽선을 따른다. 선택 게이트 위에, 선택 게이트로부터 비교적 먼 거리로, 그리고 반도체 몸체의 표면과 평행하게 그 층들을 연장하되, 선택 게이트 옆에서는 반도체 몸체의 표면에 실질적으로 수직하게 그 층들을 연장한다. 층 패킷을 침착하고 나면, 그 표면은 높이에 있어서 상대적으로 큰 차이를 보이게 된다. 즉, 그 표면은 상대적으로 현저한 토포그래피(topography)를 나타낸다. 또한, 층 패킷의 층들이 반도체 몸체의 표면에 대해 횡방향으로 연장되는 위치에서, 표면에 대해 횡방향으로 보았을 때 상술한 층들은 두껍게 보인다. 상술한 현저한 토포그래피 및 상이한 두께 때문에, 층 패킷내에 작은 치수의 제어 게이트 및 부동 게이트를 형성하기가 어렵다. 이러한 게이트들은, 반도체 몸체의 표면에 대해 횡방향으로 연장되고 층 패킷내의 층들이 상대적으로 두꺼운 영역에 이웃하게 배치되는 측벽을 갖도록 형성됨이 바람직하다. 결과적으로, 이러한 측벽은 선택 게이트로부터 상대적으로 먼 거리에 배치된다.
발명의 개요
본 발명의 목적은 상술한 문제점을 해결하는데 있다. 이 목적을 달성하기 위해, 본 발명의 방법은, 제 2 도전 물질층을 선택 게이트의 두께보다 두껍게 침착하고, 그 다음 중간 유전체층과 제 3 도전 물질층을 침착하기 전에 제 2 도전 물질층을 평탄화하는 것을 특징으로 한다. 그 다음, 중간 유전체층 및 제 3 도전 물질층을 평탄 표면상에 침착하면, 균일 두께의 평탄 표면이 나타나게 된다. 그 때문에, 제어 게이트 및 부동 게이트를 보다 쉽게 형성할 수 있게 된다. 또한, 이러한 게이트들의 벽이 반도체 몸체의 표면에 대해 횡방향으로 연장되고 선택 게이트로부터 거리가 상대적으로 가깝도록 그 게이트들을 형성할 수 있게 된다.
DE 196 43 185 C2에는, 선택 게이트를 가진 선택 트랜지스터와, 부동 게이트 및 제어 게이트를 가진 메모리 트랜지스터를 구비한 메모리 셀의 제조 방법이 개시되어 있는데, 그 방법에서는 선택 게이트 및 부동 게이트가 제 1 도전 물질층에서 평행하게 배치되도록 형성된다. 이 방법에 있어서, 선택 게이트 및 부동 게이트는 제 1 도전 물질층에서 에칭되는 그루브에 의해 상호 절연된다. 이러한 평탄 구조는 그루브에 충진되는 중간 유전체층과 제 2 도전 물질층을 구비한다. 제 2 도전 물질층에 있어서 그루브와 중첩되는 제어 게이트가 에칭된다. 그 다음, 제 1 도전 물질층에 있어서 제어 게이트를 마스크로 이용하여 선택 게이트 및 부동 게이트가 에칭된다.
이 방법에서는, 제 1 도전 물질층을 침착하기 전에, 게이트 산화층 및 터널 산화층을 평행하게 표면상에 침착하고, 제 1 도전 물질층의 그루브를 터널 산화층및 게이트 산화층 사이의 트랜지션(transition) 근처에 형성한다. 실제적으로는, 터널 산화층에서 게이트 산화층으로의 트랜지션에 이러한 그루브를 정확히 형성하기가 불가능하다. 따라서, 그루브의 너비는, 마스크 형성중에 정렬 공차를 처리할 수 있을 정도이어야 한다. 본 발명에 따른 방법에 있어서, 터널 산화층은, 선택 게이트를 형성하기 전에는 형성되지 않으며 선택 게이트의 측벽상에 형성된 절연 물질층에 바로 인접한다. 이 경우에, 터널 산화/게이트 산화 트랜지션은 선택 게이트의 측벽상의 절연 물질층에 정확히 배치된다.
실제적으로, 메모리의 메모리 셀은 가로 열 및 세로 행으로 구성된다. 이 경우에, 예를들어, 메모리셀의 세로 행의 선택 트랜지스터의 선택 게이트들은 상호 접속된다. 이 접속은 절연 물질층과, 절연 물질층 위에 마련되어 컨택트 윈도우에서 선택 게이트와 연결되는 도전체 트랙을 포함하는 추가 와이어링 층에 의해 달성된다. 이를 달성하기 위한 보다 단순한 방법은, 제 1 도전 물질층에 있어서 선택 라인으로 작용하는 도전 스트립을 활성 영역에 대해 횡방향으로 연장되도록 형성하고, 절연 물질층을 가진 표면에 대해 횡방향으로 연장되는 벽위에 도전 스트립을 마련하여, 도전 스트립이 활성 영역 위치에서 측벽상에 절연 물질이 마련된 메모리 트랜지스터의 선택 게이트가 되게 하는 것이다.
실제에 있어서, 예를들어, 메모리 셀의 세로 열의 메모리 트랜지스터의 제어 게이트는 워드 라인에 의해 상호 접속된다. 이러한 목적을 위해, 추가적인 와이어링 층을 이용할 수 있지만, 이 목적은 보다 단순한 방법으로 달성될 수 있다. 이 목적을 위해, 제 2 도전 물질층의 평탄화후에, 제 2 도전 물질 층에서 선택 라인으로 작용하는 도전체 트랙에 대해 횡방향으로 연장되는 그루브를 에칭하고, 이에 따라 그루브에서 선택 라인상에 형성된 절연층과 선택 라인 옆의 표면이 노출된다. 중간 유전체 층과 제 3 도전 물질층을 침착하는 동안, 이러한 그루브가 충진된다. 상대적으로 얇은 중간 유전체층은 침착중에 그루브의 윤곽선을 따른다. 상대적으로 두꺼운 도전 물질층이 그루브에 완전히 충진된다. 침착 공정후 그루브 위치의 표면은 실질적으로 평탄하게 된다. 그 다음, 제 3 도전 물질층에 있어서, 워드 라인으로 작용하는 도전 스트립을, 선택 라인에 평행하게 연장되고 선택 라인과 적어도 부분적으로 중첩되게 형성하는데, 이 도전 스트립은 부동 게이트 위치에서 메모리 트랜지스터의 제어 게이트가 된다. 부동 게이트를 에칭하는 동안, 제어 게이트(즉 이 경우에는 워드 라인으로 작용하는 도전체 트랙)는 마스크로서 이용된다. 선택 게이트 및 제어 게이트 방향으로 부동 게이트의 길이는 제 2 도전 물질층에서 에칭된 슬릿(slit)간의 거리에 의해 결정된다.
바람직하게, 제 1 도전 물질층의 선택 라인을 형성하기 전에, 제 1 도전 물질층상에 절연 물질층을 형성하고 제 1 도전 물질층 및 그 위에 침착된 절연 물질층에 선택 라인을 형성한다. 선택 라인 및 그에 따른 선택 게이트의 상부에는 절연층이 용이하게 마련된다.
바람직하게, 제 2 도전 물질층이 평탄화되는 동안에 정지층으로 이용될 수 있는 물질로 된 절연층을 침착한다. 실제에 있어서, 제 1과, 제 2 및 제 3 도전 물질층으로는 실리콘 층, 실리콘과 게르마늄의 합금, 또는 실리콘과 카본의 합금이 이용되며, 그 층은 폴리 크리스탈 또는 비정질 층 형태로 침착된다. 이 경우에, 실리콘 질화물 층이 정지층으로 이용됨이 바람직하다.
제 2 도전 물질층의 평탄화는, 선택 게이트상에 마련된 절연 물질층이 노출될 때 까지 평탄화 동작이 계속되는 제어 방식으로 종료될 수 있다. 이것은 실제적으로는 쉽게 검출될 수 있다. 정지층이 이용되는 경우, 평탄화 동작은 이 정지 층에서 일정하게 중지된다.
제어 게이트가 선택 게이트와 단지 부분적으로 중첩되고, 제어 게이트가 마스크로 이용되는 에칭 공정이 제 2 도전 물질에 적용될 때 선택 게이트의 노출 부분이 에칭 제거되도록, 제어 게이트를 형성하면 초소형 메모리 셀이 획득된다.
제 2 도전 물질층이 선택 게이트상에서 완전히 제거되기 전에, 제 2 도전 물질층의 평탄화가 인터럽트되면, 평탄화 공정후에 제 2 도전 물질층이 선택 게이트 위에서 연장된다. 결과적으로 제어 게이트는 그의 전체 너비에 걸쳐 부동 게이트 위에 배치된다. 이러한 방식에 있어서, 제어 게이트와 부동 게이트 사이에 실질적인 용량성 커플링이 획득된다. 결과적으로, 제어 게이트에 대해 상대적으로 적은 전압으로 메모리에 데이터를 저장하고 제어 게이트에 대해 상대적으로 적은 전압으로 저장 데이터를 독출할 수 있게 된다.
제 2 도전 물질층이 선택 게이트 위에서 완벽히 제거되기 전에 제 2 도전 물질층의 평탄화가 인터럽트되면, 초소형의 메모리 셀이 획득될 수 있는데, 그 획득은 중간 유전체층을 침착하기 전에, 제 2 도전 물질층이 단지 부분적으로 선택 게이트와 중첩되도록 제 2 도전 물질층을 국부적으로 제거하고, 제어 게이트가 선택 게이트와는 완전히 중첩되지 않지만 제 2 도전 물질층과는 완전히 중첩되도록 제어게이트를 형성하며, 제어 게이트가 마스크로서 이용되는 제 2 도전 물질층의 에칭 공정시에 제어 게이트에 의해 피복되지 않은 선택 게이트의 일부를 에칭 제거하여 이루어진다. 제 2 도전 물질층이 선택 게이트로부터 국부적으로 제거되면, 단지 중간 유전체층만이 제 3 도전 물질층과 선택 게이트 사이의 제어 게이트의 에지에 자리하게 된다. 실제에서는 이에 의해 선택 게이트가 에칭될 수 있다. 부동 게이트가 제어 게이트의 에지위에 배치되어 있으면, 선택 게이트의 에칭이 중간 유전체 아래에 배치된 부동 게이트에 심각한 영향을 미치는데, 이는 그들이 동일한 도전 물질로 형성되기 때문이다.
본 발명은 선택 게이트를 가진 선택 트랜지스터와, 부동 게이트 및 제어 게이트를 가진 메모리 트랜지스터를 포함하는 메모리 셀들을 갖는 비 휘발성 메모리를 구비하는 반도체 장치의 제조 방법에 관한 것으로, 그 방법에서는 활성 반도체 영역을 반도체 몸체내에 형성하되, 반도체 몸체의 표면에 인접하고 필드 산화층에 의해 상호 절연되게 형성하고, 이후 그 표면에 대해 게이트 산화층과 제 1 도전 물질층을 제공하며, 선택 게이트를 에칭하고, 이후 표면에 횡방향으로 연장되는 선택 게이트의 측벽위에 절연 물질을 마련하고, 선택 게이트 옆의 게이트 산화층을 제거하여 터널 산화층으로 대치하고, 이후, 제 2 도전 물질층과, 중간 유전체층 및 제 3 도전 물질층을 침착하고, 제 3 도전 물질층에 있어서 제어 게이트를 선택 게이트의 위 및 옆으로 연장되게 형성하며, 그 다음, 제 2 도전 물질층에 있어서 제어 게이트를 마스크로 사용하여 부동 게이트를 에칭한다.
본 발명의 이러한 측면 및 다른 측면은 이후에 설명한 실시예를 참조하면 보다 명백해 질 것이다.
도 1은 본 발명에 따른 방법에 의해 형성된 메모리의 전기적 회로도.
도 2 내지 도 14는 본 발명에 따른 방법에 의해 제조된 비 휘발성 메모리를 포함하는 반도체 장치의 제조 단계들에 대한 제 1 실시예를 단면으로 도시한 평면도.
도 15 및 도 16은 본 발명에 따른 방법에 의해 제조된 비 휘발성 메모리를 포함하는 반도체 장치의 제조 단계들에 대한 제 2 실시예를 나타내는 단면도.
도 17 내지 도 19는 본 발명에 따른 방법에 의해 제조된 비 휘발성 메모리를 포함하는 반도체 장치의 제조 단계들에 대한 제 3 실시예를 나타낸 단면도.
도 20 내지 도 22는 본 발명에 따른 방법에 의해 제조된 비 휘발성 메모리를 포함하는 반도체 장치의 제조 단계들에 대한 제 4 실시예를 나타낸 단면도.
도 1에는 가로 열 및 세로 행으로 구성된 메모리 셀(Mij)의 매트릭스를 포함하는 비휘발성 메모리의 전기 회로도가 도시된다. Mij에서 i는 가로 열의 번호를 나타내고 j는 세로 행의 번호를 나타낸다. 각 메모리 셀은 선택 게이트(1)를 가진 선택 트랜지스터(T1)와, 선택 트랜지스터(T1)와 직렬로 구성되고 부동 게이트(2) 및 제어 게이트(3)를 포함하는 메모리 트랜지스터(T2)를 구비한다. 선택 트랜지스터(T1)의 선택 게이트(1)들은 세로 행마다 선택 라인(SLj)에 의해 상호 연결되고, 메모리 셀들의 제어 게이트들은 세로 행마다 워드 라인(word line)(WLj)에 의해 상호 연결된다. 또한 메모리 트랜지스터들은 가로 열마다 비트 라인(BLi)들과 연결되고 선택 트랜지스터는 공통 소오스 라인(SO)과 연결된다.
도 2 내지 도 14에는 선택 게이트(1)를 가진 선택 트랜지스터(T1)와, 부동 게이트(2) 및 제어 게이트(3)를 가진 메모리 트랜지스터(T2)를 포함하는 메모리 셀들을 포함하는 비 휘발성 메모리를 구비한 반도체 장치의 여러 제조 단계들에 대한 제 1 실시예가 도시된다. 이 방법에서는 필드 산화(12)에 의해 상호 절연되는 활성 반도체 영역(13)을 반도체 몸체(10)내에 형성하되, 반도체 몸체의 표면(11)에 인접하게 형성하는데, 본 예시에서 반도체 몸체는 실리콘 몸체로써, 대략 1015원자/cc로얇게 p형 도핑된 그의 상부층만이 도시된다. 열 산화에 의해 표면(11)상에 대략 10nm 두께의 게이트 산화층(14)을 형성하고, 그 다음 게이트 산화층(14) 위에 150nm 두께의 제 1 도전 물질층(본 예시에서는 n형 도핑된 폴리크리스탈 실리콘(polycrystalline silicon))을 침착한다. 제 1 도전 물질층에 있어서, 선택 라인(SL)으로 작용하는 도전 스트립(15)들을 활성 영역(13)에 대해 횡 방향으로 형성하는데, 그 도전 스트립들은 표면에 대해 횡 방향으로 연장되는 벽(16) 위에 마련된 절연 물질층(17)을 구비한다. 활성 영역(13) 위치에서, 이러한 스트립(15)들은 메모리 트랜지스터(T2)의 선택 게이트(1)가 되고, 선택 게이트(1)들의 측벽에는 절연 물질이 제공된다. 선택 라인(SL)과 선택 게이트(1)는 동일한 공정 단계를 통해 형성된다.
도전 스트립(15)은 선택 라인(SL)으로 작용하며, 따라서 선택 게이트(1)는 표면(11)에 대해 횡 방향으로 연장되는 측벽(16)위에 마련된 절연 물질(17)을 구비한다. 절연 물질의 제공은 선택 라인(15)을 열 산화시키거나, 또는 본 예시에서 처럼, 통상적인 방식으로 측벽위에 절연 스페이서를 제공함에 의해 이루어진다. 그 다음, 선택 게이트(1) 옆 부분의 게이트 산화층을 제거하고, 표면(11)을 열 산화시켜 해당 부분을 대략 7nm 두께의 터널 산화층(18)으로 대체한다. 이렇게 형성한 구조가 도 2와, 도 3 및 도 4에 도시되어 있다. 도 4에는 이러한 구조를 나타낸 평면도가 도시되어 있으며, 도 4에서 점선(19)은 필드 산화 영역(12)과 활성 영역(13)의 경계 라인이고, 중앙 라인(20)은 형성될 메모리중 하나의 경계 라인이다. 도 2는 도 4의 A-A 라인을 따라 절단한 단면도이고, 도 3은 B-B 라인을 따라 절단한 단면도이다.
도 5(A-A라인을 따라 절단한 단면도)와 도 6(B-B라인을 따라 절단한 단면도)에 도시된 바와 같이, 제 2 도전 물질층(21)(본 예시에서는 대략 400nm 두께의 n형 도핑된 폴리크리스탈 실리콘 층)을 도 2 내지 도 4 에 도시된 구조위에 침착한다. 제 2 도전 물질층(21)의 침착 두께는 선택 게이트(1)의 두께보다 두꺼우며, 이후, 이 도전 물질층은, 도 7 및 도 8에 도시된 바와 같이, 화학-기계적 연마 처리에 의해 통상적인 방식으로 평탄화되고, 그에 따라 제 2 도전층(21)상에는 평탄 표면(22)이 형성된다.
평탄화된 제 2 도전층(21)에 있어서, 대략 200nm 너비의 그루브(23)를, 선택 게이트(1)에 대해 횡방향으로 연장되도록 에칭하는데, 그 그루브에서는 선택 게이트상에 형성된 절연층(17)과, 선택 게이트들 사이에 연장되는, 필드 절연 영역(12)위의 표면(11)이 노출된다.
그 다음, 도시된 바와 같이, 중간 유전체 층(25)(이 예시에서는 대략 6nm두께의 실리콘 산화층과, 대략 6nm 두께의 실리콘 질화층 및 대략 6nm 두께의 실리콘 산화층의 패킷)과 대략 200nm 두께의 제 3 도전 물질층(26)(본 예시에서는 폴리크리스탈 실리콘)을 침착한다. 중간 유전체 층(25)과 제 3 도전 물질층(26)을 침착하는 동안에, 그루브(23)가 충진된다. 비교적 얇은 중간 유전체 층(25)은, 그루브(23)의 윤곽선을 따라 침착되고, 비교적 두꺼운 도전층(26)이 그루브(23)에 완전히 충진되는데, 침착 공정후에는, 그루브가 있는 위치의 표면이 실질적으로 평탄하게 된다.
그 다음, 제 3 도전 물질층(26)에 있어서, 워드 라인(WL)으로 작용하는 도전 스트립(27)을 선택 라인(15)과 평행한 방향으로 에칭한다. 그에 따라, 도전 스트립(27)은 선택 라인과 적어도 부분적으로 중첩하게 되며, 부동 게이트(2)의 위치에서 메모리 트랜지스터(T2)의 제어 게이트(3)가 된다. 부동 게이트(2)를 에칭하는 동안, 마스크 용도로 제어 게이트(3)(본 예시에서는 워드 라인(WL)으로 작용하는 도전체 트랙(27))를 이용한다. 선택 게이트(1)와 제어 게이트(3) 방향으로의 부동 게이트(2)의 길이는 제 2 도전 물질층에서 에칭된 그루브(23)사이의 거리에 의해 결정된다. 제 3 도전 물질층(26)에 있어서, 제어 게이트(3)를 상술한 바와 같이 형성하되, 선택 게이트(1)의 위 및 옆으로 연장되게 형성한다. 그 후, 마스크로써, 제어 게이트(2) 부분인 워드 라인(27)을 이용하여 제 2 도전 물질층(21)의 부동 게이트(2)를 에칭한다.
도 10과, 도 11 및 도 12에 도시된 바와 같이, 중간 유전체 층(25)과 제 3 도전 물질층(26)을 평탄 표면(22)위에 침착하고 나면, 균일한 두께의 평탄 표면(28)이 드러난다. 제어 게이트(3) 및 부동 게이트를 에칭하는데 있어서, 이러한 평탄층에서는 아무 문제가 없다. 또한, 선택 게이트(1)로부터 비교적 짧은 거리로, 반도체 몸체의 표면에 대해 횡방향으로 연장되는 벽(29,30)을 포함하도록 이러한 게이트들(3,2)을 형성할 수 있다.
마지막으로, 소오스 및 드레인 영역(31)을 활성 영역(13)에 통상적인 방식으로 형성하고, 에칭된 제어 게이트(3) 및 부동 게이트(2)의 측벽(29,30)이 절연 스페이서(32)를 제공하며, 절연 물질층(33)을 제공하여 윈도우(34)를 에칭하며, 그에따라 소오스 및 드레인 영역(31)이 접합된다. 이와 같이 형성된 구조가 도 13 및 도 14에 도시된다.
제 1 도전 물질층에 있어서 선택 라인(SL)을 형성하는 도전체 트랙(15)의 형성전에, 절연 물질층을 제 1 도전 물질층상에 침착하고, 선택 라인(SL)을 제 1 도전 물질층 및 그 위에 침착된 절연 물질층위에 형성한다. 따라서, 도 2에 도시된 바와 같이, 선택 라인(SL) 및 그에 따른 선택 게이트(1)의 상부에 용이하게 절연층(35)이 제공된다. 바람직하게, 이 절연층(35)은 제 2 도전 물질층(2)의 평탄화시에 정지층으로 이용될 수 있다. 이러한 예시에 있어서, 100nm두께의 실리콘 질화층이 이용된다.
도 2 내지 도 14에 도시된 제 1 실시예와, 도 15의 제 2 실시예에 있어서, 평탄화 공정은 절연층(35)이 도달되면 곧 바로 종료된다. 제 2 도전 물질층(20)의 평탄화는 만족할만한 제어 방식으로 종료될 수 있다.
도 15와 도 16에는 초소형 메모리 셀을 가진 비 휘발성 메모리의 제조 단계에 대한 제 2 실시예가 도시된다. 도 15 및 도 16은 도 10에 도시된 상황에 기초한다. 제 2 실시예에서는, 도 12에 도시된 바와 같이 제어 게이트(3)를 선택 게이트(10)와 단지 부분적으로 중첩되도록 형성한다. 제 2 도전 물질층(20)을 에칭할 때, 제어 게이트(1)를 마스크로서 사용하여 선택 게이트(1)의 노출 부분을 에칭 제거한다. 결과적으로, 셀의 너비는 제어 게이트(1)의 너비에 의해 결정된다.
부동 게이트(2) 및 선택 게이트(1)(제 2 실시예의 경우)를 형성한 후에, 도 16에 도시된 바와 같이, 소오스 및 드레인 영역(31)을 활성 영역(13)에 통상적인방식으로 형성하고, 에칭된 제어 게이트(3) 및 부동 게이트(2)의 측벽(29,30)에 절연 스페이서(32)를 마련하며, 절연 물질층(33)을 마련하여 윈도우(34)를 에칭함으로서 소오스 및 드레인 영역(31)이 접합될 수 있게 된다.
비 휘발성 메모리의 제 3 및 제 4 실시예에 따른 제조에 있어서, 도 17에 도시된 바와 같이, 제 2 도전 물질층(21)의 평탄화는, 이 도전 물질층이 선택 게이트(1) 위에서 완전히 제거되기 전에 정지된다. 제 2 도전 물질층(20)은, 평탄화 공정후, 선택 게이트(1) 위에서 연장된다. 결과적으로, 제어 게이트(3)는 그의 너비 전체에 걸쳐 부동 게이트(2)상에 배치된다. 이에 따라 제어 게이트(3)와 부동 게이트(2)사이에 실질적인 용량성 커플링이 마련된다. 그 때문에, 제어 게이트에 대해 상대적으로 낮은 전압으로 메모리에 데이터를 저장할 수 있게 되며, 제어 게이트에 대해 상대적으로 낮은 전압으로 저장된 데이터를 독출할 수 있게 된다.
도 17 내지 도 19에는 비 휘발성 메모리를 가진 반도체 장치의 제조 단계에 대한 제 3 실시예가 도시된다. 도 18에는 제어 게이트(3)를 마스크로 사용하여 부동 게이트(2)를 에칭하는 것이 도시된다. 제 3 실시예에 있어서, 제어 게이트는 부동 게이트와 완전히 중첩된다. 도 19에 있어서, 소오스 및 드레인 영역(31)을 활성 영역(13)에 형성하고, 에칭된 제어 게이트(3) 및 부동 게이트(2)의 측벽(29,30)에 절연 스페이서(32)를 마련하며, 절연 물질층(33)을 마련하여 윈도우(34)를 에칭함으로서 소오스 및 드레인 영역(31)이 접합될 수 있게 된다.
도 20 내지 도 22에는 비 휘발성 메모리를 가진 반도체 장치의 제조 단계에 대한 제 4 실시예가 도시된다. 제 4 실시예에 있어서, 도 20에 도시된 바와 같이,중간 유전체층(25)을 침착하기 전에 제 2 도전 물질층(20)을 국부적으로 제거함으로서, 결과적으로 이 제 2 도전층(20)은 선택 게이트(1)와 부분적으로 중첩된다. 제어 게이트(3)가 선택 게이트(1)를 완전히 피복하지는 않지만 제2 도전 물질층(20)은 완전히 피복하도록 제어 게이트(3)를 형성한다. 제 2 도전 물질층(20)을 에칭하는 공정중에는, 제어 게이트를 마스크로서 이용하여, 선택 게이트(1)중 제어 게이트(3)에 의해 피복되어 있지 않은 부분을 에칭 제거한다. 제 2 도전 물질층(20)을 선택 게이트(1)로부터 국부적으로 제거함에 따라 단지 중간 유전체 층(25)만이 제 3 도전 물질층(26)과 선택 게이트(1) 사이의 제어 게이트(3)의 에지상에 자리하게 된다. 그 때문에, 선택 게이트(1)의 에칭이 가능하게 된다. 부동 게이트(2)가 제어 게이트(3)상에 마련되어 있었다면, 중간 유전체(25) 아래에 자리한 부동 게이트(2)의 에지는 선택 게이트(1)의 에칭시에 심각한 영향을 받았을 것이다.
제 4 실시예에 있어서, 도 22는, 에칭된 제어 게이트(3)와 부동 게이트(2)에 절연 스페이서(32)가 마련되고, 절연 물질층(33)이 마련되어, 윈도우(34)가 에칭되고, 그에 의해 소오스 및 드레인 영역(31)이 접합되는 것을 도시하고 있다.
Claims (10)
- 선택 게이트를 가진 선택 트랜지스터와, 부동 게이트 및 제어 게이트를 가진 메모리 트랜지스터를 포함하는 메모리 셀을 가진 비 휘발성 메모리를 포함하는 반도체 장치 제조 방법에 있어서,반도체 몸체내에 활성 반도체 영역을 형성하되, 상기 반도체 몸체의 표면에 인접하고 필드 산화층에 의해 서로 절연되도록 상기 활성 반도체 영역을 형성하고, 상기 표면에 게이트 산화층과 제 1 도전 물질층을 제공하고, 선택 게이트를 에칭하고, 상기 표면에 대해 횡적으로 연장되는 상기 선택 게이트의 측벽위에 절연 물질을 마련하고, 상기 선택 게이트 옆의 게이트 산화층을 제거하여 터널 산화층으로 대치하고, 제 2 도전 물질층과 중간 유전체층 및 제 3 도전 물질층을 침착하고, 제 3 도전 물질층에 있어서 상기 선택 게이트의 위 및 옆으로 연장되는 제어 게이트를 에칭하고, 상기 제어 게이트를 마스크로 이용하여 제 2 도전 물질층에서 부동 게이트를 에칭하되, 제 2 도전 물질층을 상기 선택 게이트의 두께보다 두껍게 침착한후, 상기 중간 유전체층과 상기 제 3 도전 물질층을 침착하기 전에 상기 제 2 도전 물질층을 평탄화하는 것을 특징으로 하는반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전 물질층에서, 선택 라인으로 작용하는 도전 스트립을 상기 활성 영역에 대해 횡방향으로 연장되게 형성하고, 상기 표면에 대해 횡방향으로 연장되는 상기 도전 스트립의 벽에 절연 물질층을 마련하여, 상기 도전 스트립이 상기 활성 영역 위치에서, 측벽상에 절연 물질을 구비한 메모리 트랜지스터의 선택 게이트가 되게 하는 것을 특징으로 하는,반도체 장치 제조 방법.
- 제 2 항에 있어서,상기 제 2 도전 물질층의 평탄화후, 상기 제 2 도전 물질층에서, 선택 라인으로 작용하는 도전체 트랙에 대해 횡방향으로 연장되게 그루브를 에칭하여 선택 라인상에 형성된 절연층과 선택 라인 옆의 표면이 상기 그루브에서 노출되도록 하고, 중간 유전체층과 제 3 도전 물질층을 이 그루브내에 침착하고, 제 3 도전 물질층에서 워드 라인으로 작용하는 도전 스트립을 형성하되, 선택 라인에 평행하게 연장되고 상기 선택 라인과 적어도 부분적으로 중첩되게 형성하여, 상기 도전 스트립이 상기 부동 게이트의 위치에서 상기 메모리 트랜지스터의 제어 게이트가 되게 하는 것을 특징으로 하는,반도체 장치 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제 1 도전 물질층에서 선택 라인을 형성하기 전에, 상기 제 1 도전 물질층위에 절연 물질층을 침착하고, 상기 제 1 도전 물질층 및 그 위에 침착된 절연 물질층에서 선택 라인을 형성하는 것을 특징으로 하는,반도체 장치 제조 방법.
- 제 4 항에 있어서,상기 제 1 도전 물질층 위에, 상기 제 2 도전 물질층의 평탄화시에 정지층으로 이용할 수 있는 물질층을 침착하는 것을 특징으로 하는,반도체 장치 제조 방법.
- 제 5 항에 있어서,상기 제 1 도전 물질층은, 상기 평탄화 작업중에, 정지층으로 작용하는 실리콘 질화물 층을 구비하고 있는,반도체 장치 제조 방법.
- 제 4 항, 제 5 항 또는 제 6 항에 있어서,상기 제 2 도전 물질층의 평탄화는 상기 선택 게이트상에 마련된 상기 절연 물질층이 노출될 때 까지 계속되는 것을 특징으로 하는,반도체 장치 제조 방법.
- 제 7 항에 있어서,상기 제어 게이트를 상기 선택 게이트와 단지 부분적으로 중첩되도록 형성하여, 상기 제어 게이트가 마스크로 이용되는 에칭 공정에 의해 상기 제 2 도전 물질층이 에칭될 때, 상기 선택 게이트의 노출 부분이 에칭 제거되도록 하는,반도체 장치 제조 방법.
- 제 4 항, 제 5 항 또는 제 6 항에 있어서,상기 선택 게이트 위의 상기 제 2 도전 물질층을 완전히 제거하기 전에, 상기 제 2 도전 물질층의 평탄화를 중지하는 것을 특징으로 하는,반도체 장치 제조 방법.
- 제 9 항에 있어서,상기 중간 유전체층을 침착하기 전에 상기 제 2 도전 물질층을 국부적으로 제거하여, 상기 제 2 도전 물질층이 상기 선택 라인과 부분적으로 중첩되게 하고, 상기 제어 게이트가 상기 선택 라인은 완전히 피복하지 못하지만 상기 제 2 도전 물질층은 완전히 피복하도록 상기 제어 게이트를 형성하며, 상기 제 2 도전 물질층의 에칭동안에, 상기 제어 게이트를 마스크로 이용하여 상기 제어 게이트에 의해 피복되지 않은 선택 게이트 부분을 에칭 제거하는 것을 특징으로 하는 반도체 장치 제조 방법.
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