JP2004534402A - 選択トランジスタとメモリトランジスタを含む複数のメモリセルを有する不揮発性メモリを備えた半導体装置の製造方法 - Google Patents
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Abstract
選択ゲート（１）を有する選択トランジスタ（Ｔ１）と、フローティングゲート（２）と制御ゲート（３）を有するメモリトランジスタ（Ｔ２）とを含む複数のメモリセル（Ｍｉｊ）を有する不揮発性メモリを備えた半導体装置の製造方法。半導体基体（１０）内に、複数活性半導体領域をフィールド酸化物（１２）で互いに分離されるように形成する。次に、表面（１１）にゲート酸化膜（１４）と導電材料の第１層を設け、エッチングにより選択ゲート（１）を形成する。続いて、表面と交差するように延在する選択ゲートの壁に絶縁材料（１７）を設ける。選択ゲートと隣り合うゲート酸化物をトンネル酸化膜（１８）と置き換える。次に、導電材料の第２層（２１）と中間誘電体層（２５）と導電材料の第３層（２６）とを堆積する。この第３層内に制御ゲート（３）を選択ゲート上に延在し且つ隣り合うように形成する。続いて、制御ゲートをマスクとして、導電材料の第２層内にフローティングゲート（２）をエッチンングする。この方法では、選択ゲートより厚く導電材料の第２層を堆積する。この後、中間誘電体層と導電材料の第３層とが堆積される前に、堆積した第２層を平坦化する。このようにして、小型メモリセルを製造できる。
Description
【技術分野】
【０００１】
この発明は、選択ゲートを有する選択トランジスタと、フローティングゲートと制御ゲートを有するメモリトランジスタとを含む複数のメモリセルを有する不揮発性メモリを備えた半導体装置の製造方法であって、複数活性半導体領域を半導体基体に形成し、これら活性半導体領域を半導体基体表面上で隣り合い且つフィールド酸化物で互いに分離し、その後、半導体基体表面上にゲート酸化膜と導電材料の第１層を設け、選択ゲートをエッチングにより設け、半導体基体表面と交差するように延在する選択ゲートの横壁に絶縁材料を設け、選択ゲートと隣り合うゲート酸化物を除去してトンネル酸化膜を設け、その後、導電材料の第２層と中間誘電体層と導電材料の第３層とを堆積し、導電材料の第３層内に制御ゲートを選択ゲート上に延在し且つ隣り合うように形成し、その後、制御ゲートをマスクとして導電材料の第２層内にフローティングゲートをエッチングにより設ける製造方法に関する。
【背景技術】
【０００２】
このような製造方法は米国特許５，５５０，０７３に開示されている。ここでは、選択ゲートを形成してその横壁に絶縁体を設けた後に、導電材料の第２層と中間誘電体層と導電材料の第３層とから成る一連の層を順次堆積する。第３層内に制御ゲートをエッチング形成し、制御ゲートをマスクとして中間誘電体層と導電材料の第２層とをパターンに応じてエッチングし、選択ゲートにすぐ隣り合うようにフローティングゲートを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この導電材料の第２層と中間誘電体層と導電材料の第３層とから成る一連の層は形成された選択ゲートの輪郭に沿うように堆積される。選択ゲート上部で且つ選択ゲートから比較的離れた部位ではこれらの層は半導体基体表面上に実質的に平行に延在し、選択ゲートに隣り合う部位ではこれらの層は半導体基体表面に対し実質的に垂直に延在する。この一連の層が堆積されると、その表面は比較的高さに段差ができ、際だった形状を示す。さらに、半導体基体表面と交差するように延在する部位では半導体基体表面を交差する方向に一連の層は厚くなる。これら際だった形状と厚みの段差により、一連の層内に制御ゲートとフローティングゲートとを小さく形成することが困難となる。半導体基体表面と交差するように延在し、一連の層の比較的厚い領域に隣り合う横壁を有するように制御ゲートとフローティングゲートが形成される。その結果、これら横壁は選択ゲートから比較的離れた部位に位置することになる。
【０００４】
この発明の目的は上記の問題を解決するものである。
【課題を解決するための手段】
【０００５】
この目的を達成するために、この発明の方法では、選択ゲートより厚く導電材料の第２層を堆積する。その後、中間誘電体層と導電材料の第３層を堆積する前に、この導電材料の第２層を平坦化する。そして、平坦な表面上に中間誘電体層と導電材料の第３層を堆積するのでこれら中間誘電体層と第３層も平坦となり、厚みも一定となる。これらの特徴により、制御ゲートとフローティングゲートとがより容易に形成できる。さらに、半導体基体表面と交差するように延在する横壁を有し、比較的選択ゲートからの距離が短くなるように制御ゲートとフローティングゲートとを形成することができる。
【０００６】
ドイツ特許１９６４３１８５Ｃ２には、選択ゲートを有する選択トランジスタと、フローティングゲートと制御ゲートを有するメモリトランジスタとを含むメモリセルの製造方法が開示されている。この方法では、導電材料の第１層内に隣り合うように選択ゲートとフローティングゲートが形成される。そして、導電材料の第１層内にエッチングされた溝により選択ゲートとフローティングゲートとが互いに絶縁される。この平坦な構造では、溝が中間誘電体層で満たされ、導電材料の第２層も設けられる。導電材料の第２層内にエッチングにより制御ゲートが溝と重なるように形成される。続いて、制御ゲートをマスクとして用いて導電材料の第１層内で選択ゲートとフローティングゲートとがエッチングされる。
【０００７】
この方法では、導電材料の第１層の堆積前に、ゲート酸化膜とトンネル酸化膜が表面に隣り合うように形成され、ゲート酸化膜とトンネル酸化膜の境目近傍の導電材料の第１層内に溝が形成される。実際、トンネル酸化膜からゲート酸化膜への変わり目部分に正確にこの溝を形成するのは不可能である。従って、マスク形成時に配置許容誤差が吸収されるような溝幅としなければならない。この発明の方法では、選択ゲートが形成された後に、選択ゲートの横壁に形成される絶縁材料膜に隣り合うようにトンネル酸化物が形成される。この場合、トンネル酸化物とゲート酸化物が繋がる部分がちょうど選択ゲートの横壁の絶縁材料層に位置することになる。
【０００８】
実際には、メモリの複数のメモリセルを行及び列を配列する。この場合、メモリセルの列の選択トランジスタの選択ゲートを互いに接続する。これらの接続は、コンタクトウインドウ内で選択ゲートに接続される導電トラックが設けられた絶縁材料膜から成るさらなる配線層により達成される。これを簡便な方法で行うには、導電材料の第１層内に選択線として機能する導電ストリップを活性領域と交差するように形成する。そして、表面と交差するよう延在する導電ストリップの横壁に絶縁膜を設ける。この導電ストリップにより、活性領域上に、絶縁物の横壁を有するメモリトランジスタの選択ゲートが形成される。
【０００９】
さらに実際には、例えば、複数メモリセルの一列のメモリトランジスタの制御ゲートをワード線により互いに接続する。この目的のためにさらなる配線層が設けるが、これも簡便な方法で達成できる。この目的のため、導電材料の第２層を平坦化させた後、この層内に複数の溝をエッチングして形成する。これらの溝は選択線として機能する導電トラックと交差するよう延在する。選択線上と選択線に隣り合う表面上に形成された絶縁膜が溝内に露出する。中間誘電体層と導電材料の第３層を堆積させてこれらの溝を満たす。比較的薄い中間誘電体層が堆積すると溝の外縁まで達する。そして、導電材料の比較的厚い層で溝が満たされ、溝の表面が実質的な平坦になる。続いて、ワード線として機能する導電ストリップを導電材料の第３層内に形成し、選択線に平行に延在させ、少なくとも選択線の一部に重ね合わせる。この導電ストリップにより複数のフローティングゲートの位置に複数のメモリトランジスタの制御ゲートを形成する。フローティングゲートをエッチングする間、この場合、ワード線として機能する導電トラックをマスクとする。導電材料の第２層内にエッチングされたスリット間距離により選択ゲートと制御ゲートの方向のフローティングゲートの長さが決まる。
【００１０】
好ましくは、導電材料の第１層内に選択線を形成する前に、この層上に絶縁材料膜を堆積すると良い。そして、導電材料の第１層内とその上に堆積された絶縁材料膜内に選択線を形成する。選択線、従って、選択ゲートの上部に簡単に絶縁膜を設けることができる。
【００１１】
好ましくは、導電材料の第２層を平坦化するときにストップ層として機能する材料の絶縁膜を堆積すると良い。実際には、第１，第２、第３層の導電材料としてシリコン、シリコンとゲルマニウムの合金又はシリコンとカーボンの合金が用いられ、多結晶又はアモルファス層として形成する。この場合、窒化シリコンをストップ層として用いると良い。
【００１２】
選択ゲート上の絶縁材料膜が露出するまで導電材料の第２層の平坦化処理を続ける場合は、この平坦化処理を良いタイミングで終了させることができる。これは実際簡単に検出できる。ストップ層を設けた場合はこの層上で平坦化処理を終了させる。
【００１３】
選択ゲートと一部のみ重なるように制御ゲートを形成し、制御ゲートをマスクとして導電材料の第２層をエッチングし、選択ゲートの露出部分をエッチング除去することにより非常にコンパクトなメモリセルを形成することができる。
【００１４】
選択ゲート上から導電材料の第２層を完全に除去する前に、この導電材料の第２層の平坦化処理を中止すると、平坦化処理後、導電材料の第２層が選択ゲート上に延在することになる。この結果、制御ゲート幅全体に渡って、制御ゲートがフローティングゲート上に位置することになる。このようにして、制御ゲートとフローティングゲートとが実質的に容量結合されることになる。この結果、比較的低電圧の制御ゲート電圧でデータをメモリに蓄積でき、蓄積データは比較的高電圧の制御ゲート電圧で読み出すことができる。
【００１５】
選択ゲート上から導電材料の第２層を完全に除去する前に、この導電材料の第２層の平坦化処理を中止する場合、中間絶縁膜を堆積する前に導電材料の第２層を部分的に除去すると非常にコンパクトなメモリセルを形成することができる。このようにすると、導電材料の第２層が部分的に選択ゲートと重なり、選択ゲートと完全に重なるのではなく、導電材料の第２層と完全に重なるように制御ゲートが形成される。そして、導電材料の第２層のエッチング工程では、制御ゲートをマスクとして用い、制御ゲートには覆われていない選択ゲート部分が除去される。導電材料の第２層が部分的に選択ゲートから除去されると、導電材料の第３層と選択ゲートとの間の制御ゲート端部に中間誘電体層のみが位置することになる。実際、これにより選択ゲートのエッチングが可能となる。もし、制御ゲート端部にフローティングゲートが存在すると、選択ゲートとフローティングゲートとが同じ導電材料で形成されるため、中間誘電体層下部のフローティングゲート端部に選択ゲートのエッチングにより影響を与えてしまう。
【発明を実施するための最良の形態】
【００１６】
図１に行と列に配列されたメモリセルＭｉｊのマトリクスを有する不揮発性メモリの電子回路ダイアグラムを示す。ここで、ｉは行番号を示し、ｊは列番号を示す。各メモリセルは、選択ゲート１を有する選択トランジスタＴ１と、フローティングゲート２と制御ゲート３を有し、選択トランジスタＴ１と直列に配されたメモリトランジスタＴ２とを備える。選択トランジスタＴ１の選択ゲート１は選択線ＳＬｊにより列毎に互いに接続されている。複数メモリセルの制御ゲートがワード線ＷＬｊにより列毎に互いに接続されている。さらに、行毎に、複数メモリトランジスタがビット線ＢＬｉに接続され、複数選択トランジスタが共通ソース線ＳＯに接続されている。
【００１７】
選択ゲート１を有する選択トランジスタＴ１と、フローティングゲート２と制御ゲート３を有するメモリトランジスタＴ２とを備えた複数のメモリセルを含む不揮発性メモリを備えた半導体装置の第一例を製造するための各工程を図２乃至図１４に概略的に示す。この方法では、半導体基体１０の表面１１上で隣り合うように、活性半導体領域１２がフィールド酸化物１２により互いに分離されて半導体基体１０内に形成される。半導体基体１０は、その上部層のみが示されており、１ｃｃ当たり約１０１５個の原子数を有するようにｐ型にドーピングされる。表面１１上に熱酸化により約１０ｎｍ厚みのゲート酸化膜１４が形成され、その上に、約１５０ｎｍ厚みの導電材料の第１層、ここでは、ｎ型にドーピングされた多結晶シリコンが堆積される。この導電材料の第１層において、選択線ＳＬとして機能する導電ストリップ１５が活性領域１３と交差するように形成される。導電ストリップ１５には、表面と交差するように延在する壁１６上に絶縁材料膜１７が形成される。活性領域１３において、導電ストリップ１５により、メモリトランジスタＴ２の選択ゲート１が形成され、選択ゲート１の横壁に絶縁材料が施される。選択線ＳＬと選択ゲート１は同じ処理工程で形成される。
【００１８】
導電ストリップ１５は選択線ＳＬとして機能するので、選択ゲート１には、表面１１と交差するように延在する横壁１６上に絶縁材料１７が施される。この絶縁材料は、選択線１５を熱酸化するか、又は、公知の方法で横壁に絶縁スペーサを設けるようにしても良い。続いて、選択ゲート１と隣り合うゲート酸化物を除去して、表面１１上に熱酸化により約７ｎｍ厚みのトンネル酸化膜１８を形成する。このようにして形成された装置構造を図２，図３並びに図４に示す。図４はこの装置構造の平面図を示し、点線１９がフィールド酸化膜１２と活性領域１３との境界を示し、中央の線２０が複数の形成すべきメモリセルの一つの外郭を示す。図２は図４の線Ａ−Ａにおける断面図を示し、図３は図４の線Ｂ−Ｂにおける断面図を示す。
【００１９】
図５（線Ａ−Ａにおける断面図）と図６（線Ｂ−Ｂにおける断面図）に示すように、導電材料の第２層２１、ここでは、厚みが約４００ｎｍのｎ型にドーピングされた多結晶シリコンを図２乃至図４に示す構造上に堆積する。この導電材料の第２層２１は選択ゲート１より厚く堆積させ、その後、図７、８に示すように、この導電材料の第２層を公知の化学機械研磨処理により平坦化して導電材料の第２層２１上に平面２２を形成する。
【００２０】
平坦化された導電材料の第２層２１内に、選択ゲート１と交差するように延在する約２００ｎｍ幅の溝２３をエッチングして設ける。これら溝内に、選択ゲート上に形成された絶縁膜１７と、選択ゲート間に延在してフィールド絶縁領域１２上に存在する表面１１とが露出する。この構造を図８，９に示す。破線２４が各溝２３の外郭を示す。
【００２１】
続いて、中間誘電体層２５（ここでは、約６ｎｍ厚みの酸化シリコンと約６ｎｍ厚みの窒化シリコンと約６ｎｍ厚みの酸化シリコンの積層）と約２００ｎｍ厚みの導電材料の第３層２６、ここでは多結晶シリコンを堆積する。この中間誘電体層２５と導電材料の第３層２６の堆積により溝２３が満たされる。この比較的薄い中間誘電体層２５は溝２３の輪郭に沿うように堆積し、比較的厚い導電材料の第３層２６により溝２３が満たされる。この堆積処理が終わると、溝部分が実質的に平坦になる。
【００２２】
続いて、導電材料の第３層２６内にワード線ＷＬとして機能する導電ストリップ２７を、選択線１５に平行にエッチングして、少なくとも選択線と部分的に重なり合うように形成する。これら導電ストリップによりフローティングゲート２の部位においてメモリトランジスタＴ２の制御ゲート３が形成される。フローティングゲート２をエッチングする間、制御ゲート３、ここでは、ワード線ＷＬとして機能する導電ストリップ２７がマスクとして用いられる。選択ゲート１と制御ゲート３方向のフローティングゲート２の長さが導電材料の第２層内に形成された溝２３間の距離によって決まる。導電材料の第３層２６内に上記のように制御ゲート３が形成され、選択ゲート１上方に隣り合うように延在する。その後、制御ゲート３がその一部を形成するワード線２７をマスクとして導電材料の第２層２１内にフローティングゲート２をエッチングする。
【００２３】
図１０，１１、１２に示すように、中間誘電体層２５と導電材料の第３層２６を平坦な表面２２上に堆積して一様な厚みの平坦な表面２８を形成する。これらの平坦な層内で制御ゲート３とフローティングゲート２を問題なくエッチングすることができる。さらに、これらゲート３，２を、半導体基体表面と交差するように延在し、選択ゲート１から比較的距離が短いような壁２９，３０を備えるように形成しても良い。
【００２４】
最後に、公知の方法で活性領域１３内にソース・ドレイン領域３１を形成し、エッチングされた制御ゲート３とフローティングゲート２の横壁２９，３０に絶縁スペーサ３２を設け、そして絶縁材料膜３３を設け、ここにウインドウ３４をエッチングして、このウインドウを介してソース・ドレイン領域３１のコンタクトをとる。このように形成された装置構造を図１３、１４に示す。
【００２５】
導電ストリップ１５を形成する前に導電材料の第１層内に選択線ＳＬを形成する。絶縁材料膜をこの導電材料の第１層上に堆積し、選択線ＳＬを導電材料の第１層内とその上に堆積された絶縁材料膜内に形成する。このようにして、図２に示すように、選択線ＳＬ、従って選択ゲート１の上部に絶縁膜３５を簡単に形成できる。好ましくは、この絶縁膜３５を導電材料の第２層２０を平坦化する際のストップ層として用いると良い。この例では、厚み１００ｎｍのシリコン窒化膜を用いる。
【００２６】
図２乃至図１４に示す第１例並びに図１５に示す第２例では絶縁膜３５に達すると平坦化処理を終了する。従って、導電材料の第２層２０の平坦化処理を十分に制御できる。
【００２７】
図１５、１６に示すのは非常にコンパクトなメモリセルを備えた不揮発性メモリの第２例の各製造工程を示す。これらの図は図１０に示す状態を基にしている。ここでは、図１２に示すように選択ゲート１と一部分のみ重なるように制御ゲート１を形成する。導電材料の第２層２０のエッチングの際に制御ゲート１をマスクとして用い、制御ゲート１の被覆されていない部分をエッチング除去する。この結果、セル幅は制御ゲート１の幅により決まる。
【００２８】
フローティングゲート２を形成した後、ここでは、図１６に示すように、公知の方法で選択ゲート１をそして活性領域１３内にソース・ドレイン領域３１を形成する。エッチングされた制御ゲート３とフローティングゲート２の横壁２９，３０に絶縁スペーサ３２を設ける。絶縁材料膜３３を設けウインドウ３４をエッチングし、ここでソース・ドレイン領域３１のコンタクトをとる。
【００２９】
不揮発性メモリの第３例、第４例の製造においては、図１７に示すように、選択ゲート１上の導電材料層が完全に除去される前に導電材料の第２層２０の平坦化処理を終了する。この平坦化処理が終了すると、導電材料の第２層２０は選択ゲート１上に延在することになる。この結果、制御ゲート３がその幅全体に渡ってフローティングゲート２上に横たわることになる。これにより、制御ゲート３とフローティングゲート２とが実質的に容量結合される。このため、制御ゲート電圧が比較的低い電圧でデータをメモリに蓄積でき、また、制御ゲート電圧が比較的低い電圧でデータをメモリから読み出すことができる。
【００３０】
図１７乃至図１９に不揮発性メモリを備えた半導体装置の第３例の各製造工程を示す。図１８において、制御ゲート３をマスクとしてフローティングゲート２をエッチングする。ここでは、制御ゲートが完全にフローティングゲートと重なる。図１９において、ソース・ドレイン領域３１を活性領域１３内に形成する。エッチングされた制御ゲート３とフローティングゲート２の横壁２９，３０に絶縁スペーサを設け、そして絶縁材料膜３３を設けて、ウインドウ３４をエッチングし、ここを介してソース・ドレイン領域３１のコンタクトを取る。
【００３１】
図２０乃至図２２に不揮発性メモリを備えた半導体装置の第４例の各製造工程を示す。ここでは、図２０に示すように、中間誘電体層２５を堆積する前に導電材料の第２層２０を部分的に除去する。この結果、導電材料の第２層２０が部分的に選択ゲート１と重なることになる。制御ゲート３は完全には選択ゲート１を覆わないように、しかし、導電材料の第２層２０を完全に覆うように形成する。導電材料の第２層２０のエッチングの際に制御ゲート３をマスクとして用い、制御ゲート３に覆われていない選択ゲート１部分をエッチング除去する。導電材料の第２層２０が部分的に選択ゲート１から除去されると、導電材料の第３層２６と選択ゲート１との間の制御ゲート３の端部に中間誘電体層２５のみが形成されることになる。このため、選択ゲート１のエッチングが可能となる。もし、制御ゲート３端部にフローティングゲート２があるとすると、中間誘電体層２５下部に位置するフローティングゲート２端部が選択ゲート１のエッチングの影響を大きく受けることになる。この例では、図２２に示すように、エッチングされた制御ゲート３とフローティングゲート２に絶縁スペーサ３２を設け、そして絶縁材料膜３３を設けて、ウインドウ３４をエッチングし、ここを介してソース・ドレイン領域３１のコンタクトを取る。
【図面の簡単な説明】
【００３２】
【図１】この発明の方法により形成されたメモリの電子回路ダイアグラムを示す図である。
【図２】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図３】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図４】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図５】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図６】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図７】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図８】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図９】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１０】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１１】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１２】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１３】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１４】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１５】この発明の製造方法による，不揮発性メモリを有する半導体装置の第二の例を製造するための一工程を示す概略断面図である。
【図１６】この発明の製造方法による，不揮発性メモリを有する半導体装置の第二の例を製造するための一工程を示す概略断面図である。
【図１７】この発明の製造方法による，不揮発性メモリを有する半導体装置の第三の例を製造するための一工程を示す概略断面図である。
【図１８】この発明の製造方法による，不揮発性メモリを有する半導体装置の第三の例を製造するための一工程を示す概略断面図である。
【図１９】この発明の製造方法による，不揮発性メモリを有する半導体装置の第三の例を製造するための一工程を示す概略断面図である。
【図２０】この発明の製造方法による，不揮発性メモリを有する半導体装置の第四の例を製造するための一工程を示す概略断面図である。
【図２１】この発明の製造方法による，不揮発性メモリを有する半導体装置の第四の例を製造するための一工程を示す概略断面図である。
【図２２】この発明の製造方法による，不揮発性メモリを有する半導体装置の第四の例を製造するための一工程を示す概略断面図である。
【０００１】
この発明は、選択ゲートを有する選択トランジスタと、フローティングゲートと制御ゲートを有するメモリトランジスタとを含む複数のメモリセルを有する不揮発性メモリを備えた半導体装置の製造方法であって、複数活性半導体領域を半導体基体に形成し、これら活性半導体領域を半導体基体表面上で隣り合い且つフィールド酸化物で互いに分離し、その後、半導体基体表面上にゲート酸化膜と導電材料の第１層を設け、選択ゲートをエッチングにより設け、半導体基体表面と交差するように延在する選択ゲートの横壁に絶縁材料を設け、選択ゲートと隣り合うゲート酸化物を除去してトンネル酸化膜を設け、その後、導電材料の第２層と中間誘電体層と導電材料の第３層とを堆積し、導電材料の第３層内に制御ゲートを選択ゲート上に延在し且つ隣り合うように形成し、その後、制御ゲートをマスクとして導電材料の第２層内にフローティングゲートをエッチングにより設ける製造方法に関する。
【背景技術】
【０００２】
このような製造方法は米国特許５，５５０，０７３に開示されている。ここでは、選択ゲートを形成してその横壁に絶縁体を設けた後に、導電材料の第２層と中間誘電体層と導電材料の第３層とから成る一連の層を順次堆積する。第３層内に制御ゲートをエッチング形成し、制御ゲートをマスクとして中間誘電体層と導電材料の第２層とをパターンに応じてエッチングし、選択ゲートにすぐ隣り合うようにフローティングゲートを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この導電材料の第２層と中間誘電体層と導電材料の第３層とから成る一連の層は形成された選択ゲートの輪郭に沿うように堆積される。選択ゲート上部で且つ選択ゲートから比較的離れた部位ではこれらの層は半導体基体表面上に実質的に平行に延在し、選択ゲートに隣り合う部位ではこれらの層は半導体基体表面に対し実質的に垂直に延在する。この一連の層が堆積されると、その表面は比較的高さに段差ができ、際だった形状を示す。さらに、半導体基体表面と交差するように延在する部位では半導体基体表面を交差する方向に一連の層は厚くなる。これら際だった形状と厚みの段差により、一連の層内に制御ゲートとフローティングゲートとを小さく形成することが困難となる。半導体基体表面と交差するように延在し、一連の層の比較的厚い領域に隣り合う横壁を有するように制御ゲートとフローティングゲートが形成される。その結果、これら横壁は選択ゲートから比較的離れた部位に位置することになる。
【０００４】
この発明の目的は上記の問題を解決するものである。
【課題を解決するための手段】
【０００５】
この目的を達成するために、この発明の方法では、選択ゲートより厚く導電材料の第２層を堆積する。その後、中間誘電体層と導電材料の第３層を堆積する前に、この導電材料の第２層を平坦化する。そして、平坦な表面上に中間誘電体層と導電材料の第３層を堆積するのでこれら中間誘電体層と第３層も平坦となり、厚みも一定となる。これらの特徴により、制御ゲートとフローティングゲートとがより容易に形成できる。さらに、半導体基体表面と交差するように延在する横壁を有し、比較的選択ゲートからの距離が短くなるように制御ゲートとフローティングゲートとを形成することができる。
【０００６】
ドイツ特許１９６４３１８５Ｃ２には、選択ゲートを有する選択トランジスタと、フローティングゲートと制御ゲートを有するメモリトランジスタとを含むメモリセルの製造方法が開示されている。この方法では、導電材料の第１層内に隣り合うように選択ゲートとフローティングゲートが形成される。そして、導電材料の第１層内にエッチングされた溝により選択ゲートとフローティングゲートとが互いに絶縁される。この平坦な構造では、溝が中間誘電体層で満たされ、導電材料の第２層も設けられる。導電材料の第２層内にエッチングにより制御ゲートが溝と重なるように形成される。続いて、制御ゲートをマスクとして用いて導電材料の第１層内で選択ゲートとフローティングゲートとがエッチングされる。
【０００７】
この方法では、導電材料の第１層の堆積前に、ゲート酸化膜とトンネル酸化膜が表面に隣り合うように形成され、ゲート酸化膜とトンネル酸化膜の境目近傍の導電材料の第１層内に溝が形成される。実際、トンネル酸化膜からゲート酸化膜への変わり目部分に正確にこの溝を形成するのは不可能である。従って、マスク形成時に配置許容誤差が吸収されるような溝幅としなければならない。この発明の方法では、選択ゲートが形成された後に、選択ゲートの横壁に形成される絶縁材料膜に隣り合うようにトンネル酸化物が形成される。この場合、トンネル酸化物とゲート酸化物が繋がる部分がちょうど選択ゲートの横壁の絶縁材料層に位置することになる。
【０００８】
実際には、メモリの複数のメモリセルを行及び列を配列する。この場合、メモリセルの列の選択トランジスタの選択ゲートを互いに接続する。これらの接続は、コンタクトウインドウ内で選択ゲートに接続される導電トラックが設けられた絶縁材料膜から成るさらなる配線層により達成される。これを簡便な方法で行うには、導電材料の第１層内に選択線として機能する導電ストリップを活性領域と交差するように形成する。そして、表面と交差するよう延在する導電ストリップの横壁に絶縁膜を設ける。この導電ストリップにより、活性領域上に、絶縁物の横壁を有するメモリトランジスタの選択ゲートが形成される。
【０００９】
さらに実際には、例えば、複数メモリセルの一列のメモリトランジスタの制御ゲートをワード線により互いに接続する。この目的のためにさらなる配線層が設けるが、これも簡便な方法で達成できる。この目的のため、導電材料の第２層を平坦化させた後、この層内に複数の溝をエッチングして形成する。これらの溝は選択線として機能する導電トラックと交差するよう延在する。選択線上と選択線に隣り合う表面上に形成された絶縁膜が溝内に露出する。中間誘電体層と導電材料の第３層を堆積させてこれらの溝を満たす。比較的薄い中間誘電体層が堆積すると溝の外縁まで達する。そして、導電材料の比較的厚い層で溝が満たされ、溝の表面が実質的な平坦になる。続いて、ワード線として機能する導電ストリップを導電材料の第３層内に形成し、選択線に平行に延在させ、少なくとも選択線の一部に重ね合わせる。この導電ストリップにより複数のフローティングゲートの位置に複数のメモリトランジスタの制御ゲートを形成する。フローティングゲートをエッチングする間、この場合、ワード線として機能する導電トラックをマスクとする。導電材料の第２層内にエッチングされたスリット間距離により選択ゲートと制御ゲートの方向のフローティングゲートの長さが決まる。
【００１０】
好ましくは、導電材料の第１層内に選択線を形成する前に、この層上に絶縁材料膜を堆積すると良い。そして、導電材料の第１層内とその上に堆積された絶縁材料膜内に選択線を形成する。選択線、従って、選択ゲートの上部に簡単に絶縁膜を設けることができる。
【００１１】
好ましくは、導電材料の第２層を平坦化するときにストップ層として機能する材料の絶縁膜を堆積すると良い。実際には、第１，第２、第３層の導電材料としてシリコン、シリコンとゲルマニウムの合金又はシリコンとカーボンの合金が用いられ、多結晶又はアモルファス層として形成する。この場合、窒化シリコンをストップ層として用いると良い。
【００１２】
選択ゲート上の絶縁材料膜が露出するまで導電材料の第２層の平坦化処理を続ける場合は、この平坦化処理を良いタイミングで終了させることができる。これは実際簡単に検出できる。ストップ層を設けた場合はこの層上で平坦化処理を終了させる。
【００１３】
選択ゲートと一部のみ重なるように制御ゲートを形成し、制御ゲートをマスクとして導電材料の第２層をエッチングし、選択ゲートの露出部分をエッチング除去することにより非常にコンパクトなメモリセルを形成することができる。
【００１４】
選択ゲート上から導電材料の第２層を完全に除去する前に、この導電材料の第２層の平坦化処理を中止すると、平坦化処理後、導電材料の第２層が選択ゲート上に延在することになる。この結果、制御ゲート幅全体に渡って、制御ゲートがフローティングゲート上に位置することになる。このようにして、制御ゲートとフローティングゲートとが実質的に容量結合されることになる。この結果、比較的低電圧の制御ゲート電圧でデータをメモリに蓄積でき、蓄積データは比較的高電圧の制御ゲート電圧で読み出すことができる。
【００１５】
選択ゲート上から導電材料の第２層を完全に除去する前に、この導電材料の第２層の平坦化処理を中止する場合、中間絶縁膜を堆積する前に導電材料の第２層を部分的に除去すると非常にコンパクトなメモリセルを形成することができる。このようにすると、導電材料の第２層が部分的に選択ゲートと重なり、選択ゲートと完全に重なるのではなく、導電材料の第２層と完全に重なるように制御ゲートが形成される。そして、導電材料の第２層のエッチング工程では、制御ゲートをマスクとして用い、制御ゲートには覆われていない選択ゲート部分が除去される。導電材料の第２層が部分的に選択ゲートから除去されると、導電材料の第３層と選択ゲートとの間の制御ゲート端部に中間誘電体層のみが位置することになる。実際、これにより選択ゲートのエッチングが可能となる。もし、制御ゲート端部にフローティングゲートが存在すると、選択ゲートとフローティングゲートとが同じ導電材料で形成されるため、中間誘電体層下部のフローティングゲート端部に選択ゲートのエッチングにより影響を与えてしまう。
【発明を実施するための最良の形態】
【００１６】
図１に行と列に配列されたメモリセルＭｉｊのマトリクスを有する不揮発性メモリの電子回路ダイアグラムを示す。ここで、ｉは行番号を示し、ｊは列番号を示す。各メモリセルは、選択ゲート１を有する選択トランジスタＴ１と、フローティングゲート２と制御ゲート３を有し、選択トランジスタＴ１と直列に配されたメモリトランジスタＴ２とを備える。選択トランジスタＴ１の選択ゲート１は選択線ＳＬｊにより列毎に互いに接続されている。複数メモリセルの制御ゲートがワード線ＷＬｊにより列毎に互いに接続されている。さらに、行毎に、複数メモリトランジスタがビット線ＢＬｉに接続され、複数選択トランジスタが共通ソース線ＳＯに接続されている。
【００１７】
選択ゲート１を有する選択トランジスタＴ１と、フローティングゲート２と制御ゲート３を有するメモリトランジスタＴ２とを備えた複数のメモリセルを含む不揮発性メモリを備えた半導体装置の第一例を製造するための各工程を図２乃至図１４に概略的に示す。この方法では、半導体基体１０の表面１１上で隣り合うように、活性半導体領域１２がフィールド酸化物１２により互いに分離されて半導体基体１０内に形成される。半導体基体１０は、その上部層のみが示されており、１ｃｃ当たり約１０１５個の原子数を有するようにｐ型にドーピングされる。表面１１上に熱酸化により約１０ｎｍ厚みのゲート酸化膜１４が形成され、その上に、約１５０ｎｍ厚みの導電材料の第１層、ここでは、ｎ型にドーピングされた多結晶シリコンが堆積される。この導電材料の第１層において、選択線ＳＬとして機能する導電ストリップ１５が活性領域１３と交差するように形成される。導電ストリップ１５には、表面と交差するように延在する壁１６上に絶縁材料膜１７が形成される。活性領域１３において、導電ストリップ１５により、メモリトランジスタＴ２の選択ゲート１が形成され、選択ゲート１の横壁に絶縁材料が施される。選択線ＳＬと選択ゲート１は同じ処理工程で形成される。
【００１８】
導電ストリップ１５は選択線ＳＬとして機能するので、選択ゲート１には、表面１１と交差するように延在する横壁１６上に絶縁材料１７が施される。この絶縁材料は、選択線１５を熱酸化するか、又は、公知の方法で横壁に絶縁スペーサを設けるようにしても良い。続いて、選択ゲート１と隣り合うゲート酸化物を除去して、表面１１上に熱酸化により約７ｎｍ厚みのトンネル酸化膜１８を形成する。このようにして形成された装置構造を図２，図３並びに図４に示す。図４はこの装置構造の平面図を示し、点線１９がフィールド酸化膜１２と活性領域１３との境界を示し、中央の線２０が複数の形成すべきメモリセルの一つの外郭を示す。図２は図４の線Ａ−Ａにおける断面図を示し、図３は図４の線Ｂ−Ｂにおける断面図を示す。
【００１９】
図５（線Ａ−Ａにおける断面図）と図６（線Ｂ−Ｂにおける断面図）に示すように、導電材料の第２層２１、ここでは、厚みが約４００ｎｍのｎ型にドーピングされた多結晶シリコンを図２乃至図４に示す構造上に堆積する。この導電材料の第２層２１は選択ゲート１より厚く堆積させ、その後、図７、８に示すように、この導電材料の第２層を公知の化学機械研磨処理により平坦化して導電材料の第２層２１上に平面２２を形成する。
【００２０】
平坦化された導電材料の第２層２１内に、選択ゲート１と交差するように延在する約２００ｎｍ幅の溝２３をエッチングして設ける。これら溝内に、選択ゲート上に形成された絶縁膜１７と、選択ゲート間に延在してフィールド絶縁領域１２上に存在する表面１１とが露出する。この構造を図８，９に示す。破線２４が各溝２３の外郭を示す。
【００２１】
続いて、中間誘電体層２５（ここでは、約６ｎｍ厚みの酸化シリコンと約６ｎｍ厚みの窒化シリコンと約６ｎｍ厚みの酸化シリコンの積層）と約２００ｎｍ厚みの導電材料の第３層２６、ここでは多結晶シリコンを堆積する。この中間誘電体層２５と導電材料の第３層２６の堆積により溝２３が満たされる。この比較的薄い中間誘電体層２５は溝２３の輪郭に沿うように堆積し、比較的厚い導電材料の第３層２６により溝２３が満たされる。この堆積処理が終わると、溝部分が実質的に平坦になる。
【００２２】
続いて、導電材料の第３層２６内にワード線ＷＬとして機能する導電ストリップ２７を、選択線１５に平行にエッチングして、少なくとも選択線と部分的に重なり合うように形成する。これら導電ストリップによりフローティングゲート２の部位においてメモリトランジスタＴ２の制御ゲート３が形成される。フローティングゲート２をエッチングする間、制御ゲート３、ここでは、ワード線ＷＬとして機能する導電ストリップ２７がマスクとして用いられる。選択ゲート１と制御ゲート３方向のフローティングゲート２の長さが導電材料の第２層内に形成された溝２３間の距離によって決まる。導電材料の第３層２６内に上記のように制御ゲート３が形成され、選択ゲート１上方に隣り合うように延在する。その後、制御ゲート３がその一部を形成するワード線２７をマスクとして導電材料の第２層２１内にフローティングゲート２をエッチングする。
【００２３】
図１０，１１、１２に示すように、中間誘電体層２５と導電材料の第３層２６を平坦な表面２２上に堆積して一様な厚みの平坦な表面２８を形成する。これらの平坦な層内で制御ゲート３とフローティングゲート２を問題なくエッチングすることができる。さらに、これらゲート３，２を、半導体基体表面と交差するように延在し、選択ゲート１から比較的距離が短いような壁２９，３０を備えるように形成しても良い。
【００２４】
最後に、公知の方法で活性領域１３内にソース・ドレイン領域３１を形成し、エッチングされた制御ゲート３とフローティングゲート２の横壁２９，３０に絶縁スペーサ３２を設け、そして絶縁材料膜３３を設け、ここにウインドウ３４をエッチングして、このウインドウを介してソース・ドレイン領域３１のコンタクトをとる。このように形成された装置構造を図１３、１４に示す。
【００２５】
導電ストリップ１５を形成する前に導電材料の第１層内に選択線ＳＬを形成する。絶縁材料膜をこの導電材料の第１層上に堆積し、選択線ＳＬを導電材料の第１層内とその上に堆積された絶縁材料膜内に形成する。このようにして、図２に示すように、選択線ＳＬ、従って選択ゲート１の上部に絶縁膜３５を簡単に形成できる。好ましくは、この絶縁膜３５を導電材料の第２層２０を平坦化する際のストップ層として用いると良い。この例では、厚み１００ｎｍのシリコン窒化膜を用いる。
【００２６】
図２乃至図１４に示す第１例並びに図１５に示す第２例では絶縁膜３５に達すると平坦化処理を終了する。従って、導電材料の第２層２０の平坦化処理を十分に制御できる。
【００２７】
図１５、１６に示すのは非常にコンパクトなメモリセルを備えた不揮発性メモリの第２例の各製造工程を示す。これらの図は図１０に示す状態を基にしている。ここでは、図１２に示すように選択ゲート１と一部分のみ重なるように制御ゲート１を形成する。導電材料の第２層２０のエッチングの際に制御ゲート１をマスクとして用い、制御ゲート１の被覆されていない部分をエッチング除去する。この結果、セル幅は制御ゲート１の幅により決まる。
【００２８】
フローティングゲート２を形成した後、ここでは、図１６に示すように、公知の方法で選択ゲート１をそして活性領域１３内にソース・ドレイン領域３１を形成する。エッチングされた制御ゲート３とフローティングゲート２の横壁２９，３０に絶縁スペーサ３２を設ける。絶縁材料膜３３を設けウインドウ３４をエッチングし、ここでソース・ドレイン領域３１のコンタクトをとる。
【００２９】
不揮発性メモリの第３例、第４例の製造においては、図１７に示すように、選択ゲート１上の導電材料層が完全に除去される前に導電材料の第２層２０の平坦化処理を終了する。この平坦化処理が終了すると、導電材料の第２層２０は選択ゲート１上に延在することになる。この結果、制御ゲート３がその幅全体に渡ってフローティングゲート２上に横たわることになる。これにより、制御ゲート３とフローティングゲート２とが実質的に容量結合される。このため、制御ゲート電圧が比較的低い電圧でデータをメモリに蓄積でき、また、制御ゲート電圧が比較的低い電圧でデータをメモリから読み出すことができる。
【００３０】
図１７乃至図１９に不揮発性メモリを備えた半導体装置の第３例の各製造工程を示す。図１８において、制御ゲート３をマスクとしてフローティングゲート２をエッチングする。ここでは、制御ゲートが完全にフローティングゲートと重なる。図１９において、ソース・ドレイン領域３１を活性領域１３内に形成する。エッチングされた制御ゲート３とフローティングゲート２の横壁２９，３０に絶縁スペーサを設け、そして絶縁材料膜３３を設けて、ウインドウ３４をエッチングし、ここを介してソース・ドレイン領域３１のコンタクトを取る。
【００３１】
図２０乃至図２２に不揮発性メモリを備えた半導体装置の第４例の各製造工程を示す。ここでは、図２０に示すように、中間誘電体層２５を堆積する前に導電材料の第２層２０を部分的に除去する。この結果、導電材料の第２層２０が部分的に選択ゲート１と重なることになる。制御ゲート３は完全には選択ゲート１を覆わないように、しかし、導電材料の第２層２０を完全に覆うように形成する。導電材料の第２層２０のエッチングの際に制御ゲート３をマスクとして用い、制御ゲート３に覆われていない選択ゲート１部分をエッチング除去する。導電材料の第２層２０が部分的に選択ゲート１から除去されると、導電材料の第３層２６と選択ゲート１との間の制御ゲート３の端部に中間誘電体層２５のみが形成されることになる。このため、選択ゲート１のエッチングが可能となる。もし、制御ゲート３端部にフローティングゲート２があるとすると、中間誘電体層２５下部に位置するフローティングゲート２端部が選択ゲート１のエッチングの影響を大きく受けることになる。この例では、図２２に示すように、エッチングされた制御ゲート３とフローティングゲート２に絶縁スペーサ３２を設け、そして絶縁材料膜３３を設けて、ウインドウ３４をエッチングし、ここを介してソース・ドレイン領域３１のコンタクトを取る。
【図面の簡単な説明】
【００３２】
【図１】この発明の方法により形成されたメモリの電子回路ダイアグラムを示す図である。
【図２】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図３】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図４】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図５】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図６】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図７】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図８】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図９】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１０】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１１】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１２】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１３】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１４】この発明の製造方法による，不揮発性メモリを有する半導体装置の第一例を製造するための一工程を示す概略断面図である。
【図１５】この発明の製造方法による，不揮発性メモリを有する半導体装置の第二の例を製造するための一工程を示す概略断面図である。
【図１６】この発明の製造方法による，不揮発性メモリを有する半導体装置の第二の例を製造するための一工程を示す概略断面図である。
【図１７】この発明の製造方法による，不揮発性メモリを有する半導体装置の第三の例を製造するための一工程を示す概略断面図である。
【図１８】この発明の製造方法による，不揮発性メモリを有する半導体装置の第三の例を製造するための一工程を示す概略断面図である。
【図１９】この発明の製造方法による，不揮発性メモリを有する半導体装置の第三の例を製造するための一工程を示す概略断面図である。
【図２０】この発明の製造方法による，不揮発性メモリを有する半導体装置の第四の例を製造するための一工程を示す概略断面図である。
【図２１】この発明の製造方法による，不揮発性メモリを有する半導体装置の第四の例を製造するための一工程を示す概略断面図である。
【図２２】この発明の製造方法による，不揮発性メモリを有する半導体装置の第四の例を製造するための一工程を示す概略断面図である。
Claims (10)
- 選択ゲートを有する選択トランジスタと、フローティングゲートと制御ゲートを有するメモリトランジスタとを含む複数のメモリセルを有する不揮発性メモリを備えた半導体装置の製造方法であって、複数活性半導体領域を、半導体基体表面上で隣り合い且つフィールド酸化物で互いに分離されるように前記半導体基体に形成し、その後、前記半導体基体表面上にゲート酸化膜と導電材料の第１層を設け、エッチングにより前記選択ゲートを形成し、前記半導体基体表面と交差するように延在する前記選択ゲートの横壁に絶縁材料を設け、前記選択ゲートと隣り合うゲート酸化物を除去してトンネル酸化膜を形成し、その後、導電材料の第２層と中間誘電体層と導電材料の第３層とを堆積して、前記導電材料の第３層内に前記制御ゲートを前記選択ゲート上に延在し且つ隣り合うように形成し、その後、前記制御ゲートをマスクとして前記導電材料の第２層内に前記フローティングゲートをエッチングにより設ける製造方法であって、
前記選択ゲートより厚く前記導電材料の第２層を堆積し、そして、
前記中間誘電体層と前記導電材料の第３層とが堆積される前に、前記堆積した導電材料の第２層を平坦化することを特徴とする半導体装置の製造方法。 - 前記導電材料の第１層内に選択線として機能する複数の導電ストリップを前記活性領域と交差するように形成し、前記半導体基体表面と交差するように延在する前記導電ストリップの壁に絶縁材料膜を設け、前記導電ストリップにより、前記選択トランジスタの前記横壁に絶縁材料が設けられた選択ゲートを前記活性領域部位に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記導電材料の第２層を平坦化した後に、前記選択線として機能する導電ストリップと交差するように延在する複数の溝を前記平坦化第２層内にエッチングして形成し、前記選択線及び該選択線に隣り合う前記半導体基体表面上に形成された絶縁膜を前記溝内に露出させ、前記中間誘電体層と前記導電材料の第３層とを前記溝内に堆積し、前記導電材料の第３層内に前記選択線と平行に延在し、少なくとも部分的に前記選択線と重なるようにワード線として機能する複数の導電ストリップを形成し、該導電ストリップにより、前記フローティングトランジスタ部位に前記メモリトランジスタの制御ゲートを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記導電材料の第１層内に選択線を形成する前に、該導電材料の第１層上に絶縁材料膜を堆積し、前記導電材料の第１層内で且つ該導電材料の第１層上に堆積した絶縁材料膜内に前記選択線を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記導電材料の第２層の平坦化の間にストップ層として用いることが出来る材料の層を前記導電材料の第１層上に堆積することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記平坦化処理の間にストップ層として機能する窒化シリコン層を前記導電材料の第１層に設けることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記選択ゲート上に存在する絶縁材料層が露出するまで、前記導電材料の第２層の平坦化処理を続けることを特徴とする請求項４，５又は６に記載の半導体装置の製造方法。
- 前記選択ゲートに部分的にのみ重なるように前記制御ゲートを形成し、該制御ゲートをマスクとして前記導電材料の第２層をエッチングするときに前記選択ゲートの露出部分をエッチング除去することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記選択ゲート上の前記導電材料の第２層が完全に除去される前に前記導電材料の第２層の平坦化処理を中止することを特徴とする請求項４，５又は６に記載の半導体装置の製造方法。
- 前記中間誘電体層を堆積する前に前記導電材料の第２層を部分的に除去して、該導電材料の第２層が部分的にのみ前記選択ゲートと重なるようにし、前記選択ゲートを完全に被覆するのではなく前記導電材料の第２層と完全に重なるように前記制御ゲートを形成し、前記導電材料の第２層のエッチング処理の間に、前記制御ゲートをマスクとして、前記制御ゲートには被覆されていない前記選択ゲート部分をエッチング除去することを特徴とする請求項９に記載の半導体装置の製造方法。
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