JPH043670B2 - - Google Patents

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JPH043670B2
JPH043670B2 JP57218480A JP21848082A JPH043670B2 JP H043670 B2 JPH043670 B2 JP H043670B2 JP 57218480 A JP57218480 A JP 57218480A JP 21848082 A JP21848082 A JP 21848082A JP H043670 B2 JPH043670 B2 JP H043670B2
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Description

【発明の詳細な説明】 この発明は、高密度に集積化された半導体構造
を製造する方法、更に詳細には、Ｎ及びＰチヤネ
ル・トランジスタの両方を共通な基板上に形成す
るCMOS（Complementary Metal Oxide
Semiconductor）技術により、高密度なトランジ
スタの配列を持つ相補形電界効果型トランジスタ
を簡単に製造する方法に関する。
現在のリソグラフイの技術能力によりＮチヤネ
ル・トランジスタを製造する場合においてさえ
も、集積化された半導体構造の冷却限界が、トラ
ンジスタの量および機能の種類を制限している。
冷却の問題は、集積化された半導体チツプの大き
さが大きくなり、そして、リソグラフイの寸法が
小さくなるにつれて、厳しくなる。この問題を解
決する重要な方法として、待機中にほとんど電力
を消費しないCMOS技術による装置を使用する
ことが考えられている。
従来のCMOS技術においては、寄生的なシリ
コン制御整流素子として働く不必要なバイポーラ
装置が、いくつかのＮおよびＰ型領域から形成さ
れることが知られている。この寄生的なバイポー
ラ装置の有効ベース幅が十分に大きい限り、この
寄生的なバイポーラ装置はCMOSの動作に対し
てあまり重要な影響を与えない。しかし、超LSI
技術などのように大変に高密度な装置を製造する
時、このように大きな幅は、半導体構造またチツ
プ中において法外な量の領域を浪費する。このよ
うな寄生的なバイポーラ効果を除去するために、
CMOS装置をサフアイア基板のような絶縁体基
板上に製造して、Ｐチヤネル装置からＮチヤネル
装置を電気的に絶縁することが知られている。
従来のCMOS装置の製造方法としては、例え
ば、1975年６月16日出願の米国特許第4002501号
と、1978年12月11日出願の米国特許第4183134号
とがある。これらには、制御されたチヤネル長
と、ソース領域およびドレイン領域を覆う厚い絶
縁体を用いることにより得られる小さいゲート重
複容量と、を有する相補形装置の製造方法が示さ
れている。
本発明の目的は、厳重に制御された装置および
配線パラメータを有する高密度の構造を低コスト
で製造するCMOS技術の改良された簡単な製造
方法を提供することである。この発明の製造方法
は、例えば、半導体基板、シリコン・オン・サフ
アイアおよびシリコン・オン・インシユレータの
技術に適用できる。
この発明によれば、N+のソースおよびドレイ
ン領域により区切られるチヤネル領域を有するＮ
型トランジスタを含む第１部分と、P+のソース
およびドレイン領域により区切られるチヤネル領
域を有するＰ型トランジスタを含む第２部分とを
備えた半導体層に、相補形電界効果型トランジス
タを形成する製造方法が提供される。絶縁層が、
チヤンネル領域上に薄い絶縁膜を形成しながら第
１部分および第２部分上に置かれている。この発
明の製造方法は、第１部分または第２部分の一方
の部分を望む開口部が設けられたマスキング層と
してのフオトレジスト層を絶縁層上に塗布する段
階と、第１不純物を前述の一方の部分のチヤネル
領域内に導入してその領域内の不純物を調整する
段階と、第１導電体を前述の一方の部分のチヤネ
ル領域上に置かれた薄い絶縁膜上に配設する段階
と、フオトレジスト層を除去する段階と、第２不
純物を第１部分または第２部分の他方の部分のチ
ヤネル領域内に導入してその領域内の不純物を調
整する段階と、第２導電体を前述の他方の部分の
チヤネル領域上に置かれた薄い絶縁膜上に配設す
るとともに前記第１導電体と接触するように配設
する段階とを有する。第２導電体は、第１導電体
とは異なる仕事関数を持つ。第１導電体は、好ま
しくは、ケイ化白金（platinum silicide）であつ
てよく、一方、第２導電体はアルミニウムであつ
てよい。
この発明の前述の目的、他の目的、特徴および
効果は、以下に図面を参照して詳細に説明される
この発明の一実施例の説明から明らかとなるであ
ろう。
以下、この発明を図示の一実施例に基いて説明
する。
第１図ないし第９図は、この発明の一実施例に
する相補形電界効果型トランジスタの製造方法を
示すものである。
第１図には、この実施例の製造方法により製造
されるCMOS構造の製造初期の状態が断面で示
されている。このCMOS構造は、サフアイアな
どで作られる絶縁体基板１０と、この絶縁体基板
１０上に成長される好ましくはＮ型シリコンであ
る。エピタキシヤル半導体層１２とを有する。こ
のシリコン層１２上に薄い二酸化シリコン層１４
が形成され、この二酸化シリコン層１４上に、好
ましくは周知の低圧化学蒸着技術により窒化シリ
コン層１６が配設される。たとえば、エピタキシ
ヤル・シリコン層１２の厚さは0.5マイクロメー
タ（0.5×10-6m）であつてよく、層１４および
層１６の厚さは15ナノメータ（15×10-9m）であ
つてよい、Ａ−レベル・マスクを用いて、シリコ
ン島２２の輪隔を形成するため、エピタキシヤ
ル・シリコン層１２に開口部１８および２０が形
成される。これは、図示しないフオトレジスト・
マスクで、窒化シリコン層１６と二酸化シリコン
層１４をそれぞれ、四フツ化炭素（CF4）および
酸素ガスの雰囲気中でエツチングをし、さらにそ
の後、四フツ化炭素および水素ガス雰囲気中でエ
ツチングをし、そして、エピタキシヤル・シリコ
ン層１２を、四フツ化炭素および酸素ガス雰囲気
中で約0.3マイクロメータエツチングすることで
行われる。フオトレジスト・マスクはその後、酸
素プラズマで剥がされ、そして、残された
CMOS構造の表面は、周知の工程により清浄化
される。
開口部２６および２８を有するＢ−レベル・フ
オトレジスト層・マスク２４が窒化シリコン層１
６およびシリコン層１２上に第２図に示すように
設けられる。N+のソースおよびドレイン領域３
０および３２が、シリコン島２２内に砒素イオン
を周知のイオン注入技術により、好ましくは、初
めは、180KeVのエネルギで１平方センチ・メー
タ当り１×1015ドーズ量で、その後、50KeVのエ
ネルギで１平方センチメータ当り１×1015ドーズ
量で行うことにより、それぞれ形成される。窒化
シリコン層１６および二酸化シリコン層１４が、
フオトレジスト層２４の開口部２６および２８を
経てエツチングされ、そして、第３図に示すよう
に、フオトレジスト層２４が除去されて、ソース
およびドレイン領域３０および３２間に二酸化シ
リコン層１４′と窒化シリコン層１６′とが残され
る。砒素の一部はシリコン島２２内に、45分間の
900℃から1000℃のドライ窒素アニールによりド
ライブされる。
第４図に示されるように、開口部３６および３
８を有するＣ−レベル・フオトレジスト・マスク
３４が、窒化シリコン層１６とエピタキシヤル・
シリコン層１２上に設けられる。P+のソースお
よびドレイン領域を形成するイオン注入が、好ま
しくはホウ素を用いてマスク３４の開口部３６お
よび３８を経てシリコン島２２に、初めは好まし
くは80KeVのエネルギで一平方センチメータ当
り２×1015ドーズ量で、そして、次に、30KeVの
エネルギで１平方センチメータ当り２×1015ドー
ズ量で行なわれる。窒化シリコン層１６および二
酸化シリコン層１４が、フオトレジスト・マスク
層３４の開口部３６および３８を経てエツチング
され、そして、周知の技術によりフオトレジス
ト・マスク層３４が除去される。ホウ素と砒素
は、25％の酸素と窒素内に800ないし900℃の温度
で15分間、そしてその後の1000℃の窒素のドライ
窒素アニールにより、シリコン島２２内にさらに
ドライブされて、シリコン島２２内に第５図に示
すようにN+領域３０′および３２′と、P+領域４
０および４２を形成する。薄い二酸化シリコン層
１４″および窒化シリコン層１６″は、層１４′お
よび層１６′と同様に、ソース領域４０およびド
レイン領域４２の間に配置される。
第５図に示されるCMOS構造は、今、900℃の
温度に加熱され、この温度で４％の塩化水素と水
蒸気内に約一時間維持され、ソースおよびドレイ
ン領域３０′，３２′，４０および４２の表面を二
酸化シリコンに変え、第６図に示すように、比較
的に厚い絶縁層４４を、窒化シリコン層１６′お
よび１６″で保護された部分を除いて形成する。
第７図に示すように、窒化シリコン層１６″を
露呈するように配された開口部４８を有するマス
キング層としてのＤ−レベル・フオトレジスト・
マスク４６がCMOS構造上に形成される。フオ
トレジスト・マスク４６を障壁として用いてイオ
ン注入される第１不純物としてのリン（燐）Ｉ／
Ｉ１が、マスク４６の開口部４８を経て導入さ
れ、窒化シリコン１６″および二酸化シリコン１
４″の下のＰチヤネルの閾値を所望の値に調整す
る。約200ナノメータの厚さの好ましくはP+型の
多結晶シリコンの層が、フオトレジスト・マスク
４６の上と、開口部４８を経て窒化シリコン層１
６″の上およびその付近の厚い絶縁層４４上に配
設される。周知のリフトオフ技術を用いて、フオ
トレジスト・マスク４６と、マスク４６上に配置
された多結晶シリコンの全てが除去され、窒化シ
リコン層１６″の上とその付近の厚い絶縁層４４
の上の部分に配設された多結晶シリコンの部分の
みが残される。
そして、白金の層が、このCMOS構造上に配
設され、適当に加熱されることにより窒化シリコ
ン層１６″上とその付近の厚い絶縁層４４上とに
残された多結晶シリコンと反応して、第１導電体
としてのケイ化白金ゲート電極５０を第８図に示
すように形成する。多結晶シリコンと反応しなか
つた全ての白金は、適当なエツチヤント、例えば
王水により除去される。
ケイ化白金ゲート電極５０と厚い絶縁層４４を
マスクとして、第２不純物としてのホウ素イオン
Ｉ／Ｉ２の注入が薄い窒化シリコン１６′および
二酸化ケイ素１４′を介して行なわれる。この注
入は、Ｎ型エピタキシヤル・シリコン層１２の一
部分を第８図に示すようなＰ型領域５２に効果的
に変換する。この領域５２は、ソースおよびドレ
イン領域３０′および３２′を有するＮチヤネル・
トランジスタのチヤネル領域として用いられ、ま
た、このイオン注入はチヤネル領域５２の閾値を
調整する。Ｎ型領域５４は、ソースおよびドレイ
ン領域４０および４２を有するＰチヤネル・トラ
ンジスタのチヤネル領域として用いられる。ホウ
素イオン注入Ｉ／Ｉ２は、初め大よそ30KeVの
エネルギで一平方センチメータ当り６×1011ドー
ズで行なわれ、そして、次に、大よそ130KeVの
エネルギで一平方センチメータ当り２×1012ドー
ズで行なわれる。注入されたイオンを活性化する
ため、このCMOS構造は、800℃ないし900℃の
温度の窒素雰囲気中で大よそ15分間アニールされ
る。
図示しないＥ−レベル・マスクが所望の接点の
輪郭を形成するために用いられる。この接点領域
は、従来技術、たとえば、四フツ化炭素と水素と
の反応的なイオンとウエツト・エツチを用いるこ
とにより開孔される。
図示しないＦ−レベル・マスクの使用と、アル
ミニウムやチタンや高融点金属のケイ化物などの
導電層の配設と、周知のリフトオフ技術とを用い
て、第２導電体としての導電線５６の輪郭が導電
層に開口部５８や６０を設けて形成される。導電
線５６は、Ｎチヤネル・トランジスタのゲート電
極として機能し、また、CMOS装置のＰチヤネ
ル・トランジスタのケイ化白金ゲート電極５０へ
接触している。
以上説明してきたように、この発明の方法は、
非常に簡潔で、たつた６つのマスキング・ステツ
プを必要とするだけで、大変に密度の高い
CMOS構造を形成する。Ｐチヤネル・トランジ
スタおよびＮチヤネル・トランジスタのチヤネル
長は、高速度な短チヤネルを生ずるように、厳重
に制御される。ＰチヤネルおよびＮチヤネル・ト
ランジスタのソースおよびドレイン領域上に厚い
酸化層を形成する工程により、このCMOS構造
は、小さいゲート電極重複容量を有する。さら
に、Ｐチヤネル・ゲート電極の材料がケイ化白金
であり、Ｎチヤネル・ゲート電極の材料が、例え
ば、アルミニウムやチタンなどのケイ化白金とは
異なる仕事関数を有するものであるため、Ｐチヤ
ネルおよびＮチヤネルの両方のトランジスタの閾
値電圧は、より低い値を持つ。これは、集積回路
を大変高密度でかつ低電圧に設計する際に特に重
要なことである。リンおよびホウ素のイオン注入
技術Ｉ／Ｉ１およびＩ／Ｉ２をそれぞれ利用する
ことにより、ＰチヤネルおよびＮチヤネル・トラ
ンジスタの両方のチヤネル・ドーピング輪郭を良
く制御できる。また、ケイ化白金ゲート電極５０
は、イオン注入の際の障壁として、また、Ｐチヤ
ネル・トランジスタの閾値電圧の大きさを制御す
るための高仕事関数の材料としての両方に効果的
に用いられていることに注意すべきである。
この発明の一実施例が、今までに詳細に説明さ
れてきたが、この発明の範囲内で多くの変更が可
能である。たとえば、イオン注入のドーズ量やエ
ネルギ・レベル、酸化やイオン・ドライブ−イン
の時間および温度は、典型的なものだけが述べら
れている。また、第１導電体としてのゲート電極
５０は、例えば、コバルト、イリジウムやケイ化
ロジウム、またはタングステン、モリブデンやタ
ンタルなどの高融点金属、または高融点金属と多
結晶シリコンとの結合を用いてもよい。第２導電
体としての導電線５６は、アルミニウムやチタン
ばかりでなく、モリブデンやタングステン、また
は高融点金属のケイ化物を用いてもよい。
【図面の簡単な説明】
第１図ないし第９図は、この発明の一実施例に
よる相補形電界効果型トランジスタの製造方法を
示すCMOS構造の断面図である。 １０……絶縁体基板、１２……半導体層（シリ
コン層）、３０′，３２′，４０，４２……ソース
およびドレイン領域、４４……絶縁層、４６……
マスキング層（フオトレジスト・マスク）、５０
……第１導電体（ゲート電極）、５２，５４……
チヤネル領域、５６……第２導電体（導電線）、
Ｉ／Ｉ１……第１不純物（リン）、Ｉ／Ｉ２……
第２不純物（ホウ素）。

Claims (1)

  1. 【特許請求の範囲】 １ 所定の導電型のソース及びドレイン領域に接
    するチヤネル領域を含む第１部分、上記所定導電
    型とは異なる導電型のソース及びドレイン領域に
    接するチヤネル領域を含む第２部分を有する半導
    体層と、前記第１部分及び前記第２部分上を覆う
    絶縁層と、から相補形電界効果型トランジスタを
    製造する方法に於て、 前記第２部分を覆い且つ前記第１部分の少なく
    ともチヤネル領域に開口部を有するマスキング層
    を、前記絶縁層上に設ける段階と、 前記マスキング層を用いて、第１不純物を、前
    記第１の部分のチヤネル領域に導入してこのチヤ
    ネル領域内の不純物を調整する段階と、 前記マスキング層を用いて、第１導電体を、前
    記第１部分のチヤネル領域の上部の前記絶縁層上
    に配設する段階と、 前記マスキング層を除去する段階と、 前記第１導電体を前記第１部分のチヤネル領域
    に関するマスキング層として、第２不純物を、前
    記第２部分のチヤネル領域内に導入して、このチ
    ヤネル領域内の不純物を調整する段階と、 前記第１導電体の仕事関数とは異なる仕事関数
    を持つ第２導電体を、前記第２部分のチヤネル領
    域の上部の前記絶縁層上に配設するとともに前記
    第１導電体と接触させる段階と、 を有することを特徴とする相補形電界効果型トラ
    ンジスタの製造方法。
JP57218480A 1982-02-26 1982-12-15 相補形電界効果型トランジスタの製造方法 Granted JPS58148445A (ja)

Applications Claiming Priority (2)

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US06/352,990 US4399605A (en) 1982-02-26 1982-02-26 Method of making dense complementary transistors
US352990 1982-02-26

Publications (2)

Publication Number Publication Date
JPS58148445A JPS58148445A (ja) 1983-09-03
JPH043670B2 true JPH043670B2 (ja) 1992-01-23

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US (1) US4399605A (ja)
EP (1) EP0087573B1 (ja)
JP (1) JPS58148445A (ja)
DE (1) DE3379618D1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2527385B1 (fr) * 1982-04-13 1987-05-22 Suwa Seikosha Kk Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
JPS5978557A (ja) * 1982-10-27 1984-05-07 Toshiba Corp 相補型ｍｏｓ半導体装置の製造方法
US4470191A (en) * 1982-12-09 1984-09-11 International Business Machines Corporation Process for making complementary transistors by sequential implantations using oxidation barrier masking layer
DE3304588A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene
US4584027A (en) * 1984-11-07 1986-04-22 Ncr Corporation Twin well single mask CMOS process
US4829359A (en) * 1987-05-29 1989-05-09 Harris Corp. CMOS device having reduced spacing between N and P channel
JPH01151268A (ja) * 1987-12-08 1989-06-14 Mitsubishi Electric Corp 半導体装置の製造方法
US5274279A (en) * 1988-05-17 1993-12-28 Seiko Epson Corporation Thin film CMOS inverter
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
US5264070A (en) * 1990-10-09 1993-11-23 Motorola, Inc. Method of growth-orientation of a crystal on a device using an oriented seed layer
JPH0793363B2 (ja) * 1991-09-25 1995-10-09 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US6323071B1 (en) * 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
US5529937A (en) * 1993-07-27 1996-06-25 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating thin film transistor
JPH10150110A (ja) * 1996-11-15 1998-06-02 Semiconductor Energy Lab Co Ltd 半導体装置
US5977718A (en) * 1997-08-08 1999-11-02 Christensen; Alton O. Gated pixel elements using polymer electroluminescent materials for panel displays
US6004836A (en) * 1999-01-27 1999-12-21 United Microelectronics Corp. Method for fabricating a film transistor
JP3264264B2 (ja) * 1999-03-01 2002-03-11 日本電気株式会社 相補型集積回路とその製造方法
JP2001230315A (ja) 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6884093B2 (en) 2000-10-03 2005-04-26 The Trustees Of Princeton University Organic triodes with novel grid structures and method of production
EP1376702A4 (en) * 2001-03-02 2007-07-11 Nat Inst For Materials Science GATE AND CMOS STRUCTURE AND MOS STRUCTURE
US6693333B1 (en) 2001-05-01 2004-02-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator circuit with multiple work functions
US7611928B2 (en) * 2002-04-16 2009-11-03 Infineon Technologies Ag Method for producing a substrate
US6936882B1 (en) * 2003-07-08 2005-08-30 Advanced Micro Devices, Inc. Selective silicidation of gates in semiconductor devices to achieve multiple threshold voltages
US6855989B1 (en) 2003-10-01 2005-02-15 Advanced Micro Devices, Inc. Damascene finfet gate with selective metal interdiffusion
US7262104B1 (en) 2004-06-02 2007-08-28 Advanced Micro Devices, Inc. Selective channel implantation for forming semiconductor devices with different threshold voltages
JP5253797B2 (ja) * 2007-12-07 2013-07-31 株式会社東芝 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2335333B1 (de) * 1973-07-11 1975-01-16 Siemens Ag Verfahren zur Herstellung von einer Anordnung mit Feldeffekttransistoren in Komplementaer-MOS-Technik
FR2256539A1 (en) * 1973-12-28 1975-07-25 Ibm Ohmic contact for semiconductors with hafnium silicide zone - between (doped) semiconductor zone and metal, giving high temp. stability
US4002501A (en) * 1975-06-16 1977-01-11 Rockwell International Corporation High speed, high yield CMOS/SOS process
JPS5270779A (en) * 1975-12-09 1977-06-13 Fujitsu Ltd Manufacture of complementary-type integrated circuit
US4097314A (en) * 1976-12-30 1978-06-27 Rca Corp. Method of making a sapphire gate transistor
US4183134A (en) * 1977-02-15 1980-01-15 Westinghouse Electric Corp. High yield processing for silicon-on-sapphire CMOS integrated circuits
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
US4279069A (en) * 1979-02-21 1981-07-21 Rockwell International Corporation Fabrication of a nonvolatile memory array device
US4364166A (en) * 1979-03-01 1982-12-21 International Business Machines Corporation Semiconductor integrated circuit interconnections
US4329186A (en) * 1979-12-20 1982-05-11 Ibm Corporation Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices
WO1981002222A1 (en) * 1980-01-21 1981-08-06 Mostek Corp Composit gate interconnect structure
US4276688A (en) * 1980-01-21 1981-07-07 Rca Corporation Method for forming buried contact complementary MOS devices
US4312680A (en) * 1980-03-31 1982-01-26 Rca Corporation Method of manufacturing submicron channel transistors
NL186352C (nl) * 1980-08-27 1990-11-01 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4335504A (en) * 1980-09-24 1982-06-22 Rockwell International Corporation Method of making CMOS devices
US4374700A (en) * 1981-05-29 1983-02-22 Texas Instruments Incorporated Method of manufacturing silicide contacts for CMOS devices
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops

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