JPH0483348A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 貼り合わせＳＯＩを用いた半導体装置及びそれを製造す
る方法の改良に関し、 貼り合わせＳｏｌ構造に於いて、接合容量や配線容量の
増加を伴うことなく、パック・ゲート・バイアス電圧を
有効に印加できるように、且つ、寄生抵抗の増加を伴う
ことなくチャネル領域を薄くすることができるようにす
ることを目的とし、表裏何れか一方の面が寄生容量或い
は配線容量を小さく維持する為に厚く形成された絶縁膜
及びチャネル領域生成予定部分に対応する該厚い絶縁膜
の部分に穿たれた開口内シこ形成されたゲート絶縁膜で
覆われている第一の半導体基板と、該ゲート絶縁膜上に
形成されて該第一の半導体基板の他方の面に生成される
チャネル領域にバンク・ゲート・バイアス電圧を印加す
る為の背面側ゲート電極と、該第一の半導体基板の前記
一方の面に対向して貼り合わされた第二の半導体基板と
、該第一の半導体基板に於ける他方の面に前記背面側ゲ
ート電極と対向し且つそれと電気的に接続して形成され
た表面側ゲート電極と、該表面側ゲート電極直下のチャ
ネル領域に隣接して対向形成されたソース領域及びドレ
イン領域とを備えてなるよう構成する。

〔産業上の利用分野〕

本発明は、貼り合わせＳｏｌ　　（ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ　　ｏｎ　　１ｎｓｕｌａｔｏｒ）を用いた半
導体装置及びそれを製造する方法の改良Ｓこ関する。

貼り合わせＳｏｌ技術は、Ｓｏｌ構造を実現させる為の
多くの技術のなかの−っであるが、比較的に実施が容易
で、且つ、実用性が高いものである。

然しながら、未だ、改良すべき事項も多く、例えば、電
界効果トランジスタを組み込む場合、ソース及びドレイ
ンに於ける寄生抵抗の低減できるような構成、また、そ
れに関連してチャネル部分に於ける背面電位の制御を行
う為の構成などを実現するには解決しなければならない
問題がある。

〔従来の技術］ 第１２図乃至第１５図は従来がら多用されている貼り合
わせＳｏｌを製造する技術を説明する為の工程要所に於
ける半導体ウェハの要部切断側面図を表し、以下、これ
等の図を参照しつつ解説する。

第１２図参照 熱酸化法を適用することに依って、第一のシリコン半導
体ウェハ１に二酸化シリコン（ＳｉＯｚ）膜２を形成す
る。

第１３図参照 第一のシリコン半導体ウェハ１に５ｉＯＺＩＩＵ２を介
して第二のシリコン半導体ウェハ３を対向して載置する
。

高電圧を印加すると共に熱処理を行うことで第一のシリ
コン半導体ウェハ１と第二のシリコン半導体ウェハ３と
を５ｉｎ２膜２を介して貼り合わせる。

第１４図参照 機械的な研削研摩法を適用し、また、要すれば化学的ウ
ェット・エツチング法を併用することに依り、第二のシ
リコン半導体ウェハ３を薄膜化する。尚、薄膜化した後
に於ける第二のシリコン半導体ウェハ３の厚さはトラン
ジスタを形成する際の活性層として必要な程度にする。

第１５図参照 第一の半導体シリコンウェハ３の裏面及び側面を覆って
いるＳｉＯ□膜２０を除去する。これで、貼り合わせＳ
Ｏｒウェハが完成した。

さて、前記のようにして得られた貼り合わせＳＯＩウェ
ハを用い、例えば、電界効果トランジスタを作り込んだ
場合について説明する。

第１６図は貼り合わせＳＯ■ウェハに電界効果トランジ
スタを作り込む場合を説明する為の工程要所に於ける要
部切断側面図を表し、第１２図乃至第１５図に於いて用
いた記号と同記号は同部分を表すか或いは同じ意味を持
つものとする。

図に於いて、４はゲート絶縁膜、５はゲート電極、６は
ｎ型ソース領域、７はｎ型ドレイン領域、８はソース電
極、９はドレイン電極、ＳｌはＳｉＯ□膜２の厚さ、Ｓ
２は第二のシリコン半導体ウェハ３の厚さをそれぞれ示
している。

図示された一般的な電界効果トランジスタでは、厚さＳ
ｌは５０００１″入：〜１０’０ＯＯＦ：入〕程度、厚
さＳ２は２０００　；人〕〜３０００２人〕程度であり
、また、チャネル長に関連するゲート電極５の幅は１〔
μｍ］程度であり、今後、更に高集積化と２高速化を図
る為巳こは、第二のシリコン半導体ウェハ３の厚さＳｌ
を薄い状態に維持し、且つ、チャネル長を短くする必要
がある。

［発明が解決しようとする課題］ 前記したように、電界効果トランジスタを高集積化、及
び、高速化するには、能動層である第二シリコン半導体
ウェハ３の厚さＳｌを薄クシたり、或いは、ゲート電極
の幅を小さく、即ち、チャネル長を短くすることが考え
られる。

然しなから、単純に能動層を薄くシても、ソース及びド
レインの寄生抵抗が増加してしまい、かえって、高速化
の面では不利な状態が起こってしまう。

また、単純にチャネル長を短くしたのでは、パンチ・ス
ルーが発生し易くなり、一般には、ゲート電極５の幅を
０．８つμｍ〕以下にすることは困難であるとされてい
る。尚、このパンチ・スルーは、第二のシリコン半導体
ウェハ３に於ける表面のチャネル領域では、ゲート電極
５からの電界に依って成る程度は抑止されるので、図示
のように、その底面に近い側で発生し易い。これを防く
為には、そこに第一のシリコン半導体ウェハ１側からバ
ック・バイアス電圧を印加することが有効なのであるが
、ＳｉＯ□膜２が前記したように厚くては、有効なバン
ク・バイアス電圧を印加することができない。従って、
その面のみからするとＳｉｎｇ膜２は薄い方が良いので
あるが、それではＳｏｌ構造の利点が殆ど失われてしま
う。即ち、Ｓｏｌ構造では、ＳｉＯ□膜２が厚いが故に
、接合容量の影響、及び、配線容量の影響を全て小さく
することができ、その結果、高速スイッチングが可能で
あるとされているのである。

前記したところから明らかなように、貼り合わせＳｏｌ
構造を利用し、且つ、微細化された半導体装置を製造し
ようとすると、所謂、二律背反的な問題を解消しなけれ
ばなろない。

本発明は、ＳＯＩ構造構造船いて接合容量や配線容量の
増加を伴うことな（パンチ・スルーを抑止する為のバン
ク・ゲート・バイアス電圧を有効に印加できるように、
且つ、寄生抵抗の増加を伴うことなくチャネル領域を薄
（することができるようにする。

〔課題を解決するための手段〕

本発明に依る半導体装置及びその製造方法に於いては、 （１）表裏何れか一方の面が寄生容量或いは配線容量を
小さく維持する為に厚（形成された絶縁膜（例えば絶縁
ｔｉｌｌ　２）及びチャネル領域生成予定部分に対応す
る該厚い絶縁膜の部分に穿たれた開口（例えば開口１２
Ａ）内に形成されたゲート絶縁ｗＡ（例えばゲート絶縁
膜１３）で覆われている第一の半導体基板（例えば第一
のシリコン半導体基板１１）と、該ゲート絶縁膜上に形
成されて該第一の半導体基板の他方の面に生成されるチ
ャネル領域にハック・ゲート・バイアス電圧を印加する
為の背面側ゲート電極（例えばゲート電極１４）と、該
第一の半導体基板の前記一方の面に対向して貼り合わさ
れた第二の半導体基板（例えば第二のシリコン半導体基
板１７）と、該第一の半導体基板に於ける他方の面に前
記背面側ゲート電極と対向し且つそれと電気的に接続し
て形成された表面側ゲート電極（例えばゲート電極１９
）と、該表面側ゲート電極直下のチャネル領域に隣接し
て対向形成されたソース領域（例えばｎ型ソース領域２
０）並びにドレイン領域（例えばｎ型ドレイン領域２１
）と を備えてなるか、或いは、 （２）前記（１）に於いて、前記第一の半導体基板の前
記表面側ゲート電極が該第一の半導体基板の前記他方の
面に形成された凹所（例えば凹所１１Ａ）内に在ること を特徴とするか、或いは、 （３）第一の半導体基板（例えば第一のシリコン半導体
基板１１）↓こ寄生容量や配線容量を低減する為の厚い
絶縁膜（例えば絶縁膜１２）を形成し、次いで、該厚い
絶縁膜を工、・チングして前記第一の半導体基板に於け
るチャ矛ル領域形成予定部分に対応する開口（例えば開
口１２Ａ）を形成し、次いで、該凹所内にチャネル領域
のパンチ・スルーを防止する為のパック・ゲート・バイ
アス電圧を印加することができる程度シこ薄いゲート絶
縁膜（例えばゲート絶縁膜１３）を形成し、次いで、該
ゲート絶縁膜上にハック・ゲート・バイアス電圧を印加
する為の背面側ゲート電極（例えばゲート電ＶｉＡ１４
）を形成し、次いで、前記第一の半導体基板の前記一方
の面に対向して第二の半導体基板（例えば第二のシリコ
ン半導体基板１７）を貼り合わせ、次いで、前記第一の
半導体基板の他方の面に前記背面側ゲート電極と対向し
且つそれと電気的に接続した表面側ゲート電極（例えば
ゲート電極１９）を形成し、次いで、該表面側ゲート電
極をマスクとしてソース令頁域（例えばソース領域２０
）及びドレイン領域（例えばドレイン領域２１）を形成
する工程 が含まれてなるか、或いは、 （４）前記（３）に於いて、前記表面側ゲート電極を形
成する位置に前記第一の半導体基板を薄くする為の凹所
（例えば凹所１１Ａ）を形成する工程が含まれている。

［作用〕 前記手段を採ることに依り、チャネル領域直下に在るゲ
ート絶縁膜は薄くなっているので、ゲート電極を介して
ハック・ゲート・バイアス電圧を確実に印加することが
可能であり、短チヤネル化に依るパンチ・スルーを有効
に抑止することができ、しかも、ソース領域及びドレイ
ン領域に接する絶縁膜は充分に厚くなっていることがら
、寄住容量や配線容量が小さい旨のＳＯＩ構造本来の利
点を充分に発揮することができる。また、チャネル領域
となる部分は、取り扱いを含めた製造技術上の限界まで
１＜シて高速化を図っても、ソース領域及びドレイン領
域となる部分は、充分に厚くすることができるので、寄
生抵抗を小さ（維持することができる。

つ実施例〕 第１図乃至第１１図は本発明一実施例を説明する為の工
程要所に於２する半導体装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ解説する。

第１図参照 熱酸化法を適用することに依って、第一のシリコン半導
体基板１１上に厚さ例えば５０００〔入〕のＳｉＯ□か
らなる絶縁膜１２を形成する。

第２図参照 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びフッ素系のエンチング・ガスを用いた反応性
イオン・エツチング（ｒｅａｃｔｉｖｅ　　ｉｏｎ　　
ｅｔｃｈｉｎｇ；ＲＩＥ）法を適用することに依り、絶
縁膜１２の工ノチングを行って、第一のシリコン半導体
基板１１に於）するチャネル領域形成予定部分二二対応
する開口１２Ａを形成する。

第３図参照 ：３−（１） 熱酸化法を適用することに依り、開口１２Ａ内に於ける
厚さが例えば１００〔入〕になるようＳｉＯ□からなる
ゲート絶縁膜１３を形成する。尚、この場合、絶縁膜１
２も僅かに厚くなるのであるが、図では省略しである。

第４図参照 化学気相堆積（ｃｈｅｍｉｃａｌ　　ｖａｐ。

ｕｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を通用する
ことに依り、全面に厚さ例えば３０００２人）の多結晶
シリコン膜を形成する。

尚、この多結晶シリコン膜はゲート電極となるものであ
るから、要すれば他の材料、例えば高融点金属シリサイ
ドなどに代替することができる。

フォト・リソグラフィ技術２こ於けるレジスト・プロセ
ス及び塩素系のエツチング・ガスを用いたＲＩＥ法を適
用することシこより、多結晶シリコン膜のパターニング
を行って、ハック・ゲート・バイアス電圧を印加する為
のゲート電極１４を形成する。

第５図参照 ＣＶＤ法を適用することに依り、全面に厚さ例えば１０
００　Ｃ人〕のＳｉＣ２からなる層間絶縁膜１５を形成
する。

第６図参照 ６−（１’ｌ ＣＶＤ法を適用することに依り、全面に厚さ例えば３０
００　（人〕の多結晶シリコン膜１６を形成する。尚、
この多結晶シリコン嗅１６は層間絶縁膜１５及びシリコ
ン半導体基板との密着性が良好で、且つ、研削研摩し易
い材料の膜に代替することができる。

機械的な研削研摩法を適用することシこ依り、多結晶シ
リコン膜１６の薄膜化を行ない、最も薄い部分に於ける
厚さが例えば１０００　Ｃ人〕となるようにする。尚、
この場合、機械的な研削研摩法に化学的なウェット・エ
ツチング法を併用しても良いことは勿論である。

第７図参照 前記のようにして加工された第一のシリコン半導体基板
１１は、その多結晶シリコン膜１６側を裏面とし、該裏
面に第二のシリコン半導体基板１７を貼り合わせる。

この際に用いる貼り合わせ技術は前記説明した従来の技
術を適用して良く、例えば、８００〔°Ｃ〕の温度で加
熱しつつ電圧を印加し、その後、１０００（”Ｃ）程度
の温度でアニールを行う。但し、ゲート電極１４の材料
として高融点金属を用いた場合には、多結晶シリコン膜
１６の表面をアモルファス化するなどして、低温の貼り
合わせ技術を適用する。

第８図参照 機械的な研削研摩法を適用することに依り、第一のシリ
コン半導体基板１１の薄膜化を行ない、例えば厚さ３０
００　Ｃ人〕とする。

尚、この場合に於ける第一のシリコン半導体基板１１の
厚さは、チャネル領域を生成させて高速の電界効果トラ
ンジスタとして動作させるのに適した値にするか、或い
は、ソース領域やドレイン領域を形成し、且つ、それぞ
れに対応するソース電極及びドレイン電橋を形成して寄
生抵抗が小さく良好なオーミック・コンタクトをとるに
充分な値にするか何れでも良いのであるが、前記例示し
た厚さは寄生抵抗を少なくできる程度の値に相当する。

第９図参照 フォト・リソグラフィ技術に於けるレジスト・プロセス
及び塩素系のエンチング・ガスを用いたＲＩＥ法を適用
することに依り、チャネル領域形成予定部分、即ち、ゲ
ート絶縁膜１３シこ対応する部分に凹所１１Ａを形成す
る。尚、二の凹所１１Ａの形成は必須ではなく、必要二
二応じて行えば良い。

この場合に於ける凹所１１Ａの深さは、例えば２７００
　Ｃ入］、従って、チャネル領域が生成されるべき部分
の厚さとしては３００［入］が残る。

このような構成にすると、チャネル領域となる部分の第
一のシリコン半導体基板１１は充分に薄く、従って、完
全空乏化する為、その充放電に時間を必要とせず、従っ
て、スイッチング速さを向上することができ、しかも、
ソース領域やドレイン領域を形成する部分の第一のシリ
コン半導体基板１１は充分に厚いので、寄生抵抗を小さ
くすることができる。

第１０図参照 １Ｏ−（１） 熱酸化法を適用することに依り、全面に厚さ例えば１０
０〔入〕の５ｉＯｚからなるケートｗＡ縁膜１８を形成
する。

１Ｏ−（２） ＣＶＤ法を適用することに依り、全面に厚さが例えば２
０００　（入］の多結晶シリコン膜を形成する。

１Ｏ−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
、及び、塩素系のエツチング・ガスを用いたＲＩＥ法を
適用することに依り、前記１Ｏ−（２）の工程で形成し
た多結晶シリコン膜及びゲート絶縁膜１８をバターニン
グする。

これに依り、凹所１１Ａ内の薄くなっている第一のシリ
コン半導体基板１１上にパターニングされたゲート絶縁
膜１８及びゲート電極１９が残る。尚、図示されていな
いが、ゲート電極１９は適当な箇所に於いてハック・ゲ
ート・バイアス電圧を印加する為のゲート電極１４と電
気的に接続される。その接続の仕方は、ゲート電極１９
となるべき多結晶シリコン膜などを形成する己こ先立っ
て電極コンタクト窓を形成するようにするか、或い−ま
、ゲート電極１４及びデート電極１９を形成してから、
スルー・ホールを介して導電接続するか、或いは、適宜
の配線パターンを介して接続するなど、必要に応して行
えば良い。

第１１圀参照 １ｌ−（１） イオン注入法を通用することに依り、例えばドーズ量を
３×１０′５〔Ｃｌ１１−２〕、注入エネルギを７０　
〔Ｋ　ｅ　Ｖ３としてＡｓイオンの打ち込みを行なって
ｎ型ソース領域２０及びｎ型ドレイン領域２１を形成す
る。

この場合、チャネル領域近傍では、ゲート電極１９がマ
スクとして作用することは当然であり、また、チャネル
領域から離れた側では、図示されていないが、本来は、
選択的熱酸化（１ｏｃａｌ　　ｏｘｉｄａｔｉｏｎ　　
ｏｆ　　５ｉｌｉ　ｃ　ｏ　ｎ　：　ＬＯＣＯ３）法な
どで形成されたフィールド絶縁膜が在るので、それがマ
スクとして作用する。尚、ここでは、層間絶縁膜、その
池の電極・配線などを省略しである。

［発明の効果〕 本発明Ｓこ依る半導体装置及びその製造方法に於いては
、第一の半導体基板に於ける表裏何れか一方の面を厚い
絶縁膜及び該厚い絶縁膜Ｓこ穿たれた開口内に形成され
たゲート絶縁膜で覆い、該ゲート絶縁膜上に前記第一の
半導体基板の他方の面に生成されるチャネル領域にバン
ク・ゲート・バイアス電圧を印加する為の背面側ゲート
電極を形成し、前記一方の面に対向して第二の半導体基
板を貼り合わせ、前記他方の面に前記背面側ゲート電極
と対向し且つそれと電気的に接続した表面側ゲート電極
を形成し、該表面側ゲート電極直下のチャネル領域に隣
接してソース領域及びドレイン領域を対向形成しである
。

前記構成を採ることに依り、チャネル領域直下に在るゲ
ート絶縁膜は薄くなっているので、ゲート電極を介して
バック・ゲート・バイアス電圧を確実に印加することが
可能であり、短チャネル化に依るパンチ　スルーを有効
に抑止することができ、しかも、ソース領域及びドレイ
ン領域５こ接する絶縁膜は充分に厚くなっていることか
ら、寄生容量や配線容量が小さい旨のＳｏｌ構造本来の
利点を充分に発揮することができる。また、チャネル領
域となる部分は、取り扱いを含めた製造技術上の限界ま
で薄クシて高速化を図っても、ソース領域及びドレイン
領域となる部分は、充分に厚くすることができるので、
寄生抵抗を小さく維持することができる。

【図面の簡単な説明】

第１図乃至第１１図は本発明一実施例を説明する為の工
程要所に於ける半導体装置の要部切断側面図、第１２図
乃至第１５図は従来から多用されている貼り合わせＳ０
１を製造する技術を説明する為の工程要所に於ける半導
体ウェハの要部切断側面図、第１６図は貼り合わせＳｏ
ｌウェハに電界効果トランジスタを作り込む場合を説明
する為の工程要所に於ける要部切断側面図をそれぞれ表
している。 図に於いて、１１は第一のシリコン半導体基板、１１Ａ
は凹所、１２：よ厚い絶縁膜、１２Ａは開口、１３はケ
ート絶縁膜、１４はゲート電極、１５は鳴間絶縁膜、１
６は多結晶シリコン膜、１７は第一のシリコン半導体基
板、１８はゲート絶縁膜、１９はゲート電極、２０はｎ
型ソース領域、２１はｎ型ドレイン領域、２２はソース
電極−２３はドレイン電極をそれぞれ示している。 特許出願人　　　冨士通株式会社 代理人弁理士　　相　谷　昭　司

Claims (4)

【特許請求の範囲】
1. （１）表裏何れか一方の面が寄生容量或いは配線容量を
   小さく維持する為に厚く形成された絶縁膜及びチャネル
   領域生成予定部分に対応する該厚い絶縁膜の部分に穿た
   れた開口内に形成されたゲート絶縁膜で覆われている第
   一の半導体基板と、 該ゲート絶縁膜上に形成されて該第一の半導体基板の他
   方の面に生成されるチャネル領域にバック・ゲート・バ
   イアス電圧を印加する為の背面側ゲート電極と、 該第一の半導体基板の前記一方の面に対向して貼り合わ
   された第二の半導体基板と、 該第一の半導体基板に於ける他方の面に前記背面側ゲー
   ト電極と対向し且つそれと電気的に接続して形成された
   表面側ゲート電極と、 該表面側ゲート電極直下のチャネル領域に隣接して対向
   形成されたソース領域及びドレイン領域と を備えてなることを特徴とする半導体装置。
2. （２）前記第一の半導体基板の前記表面側ゲート電極が
   該第一の半導体基板の前記他方の面に形成された凹所内
   に在ること を特徴とする請求項１記載の半導体装置。
3. （３）第一の半導体基板に寄生容量や配線容量を低減す
   る為の厚い絶縁膜を形成し、 次いで、該厚い絶縁膜をエッチングして前記第一の半導
   体基板に於けるチャネル領域形成予定部分に対応する開
   口を形成し、 次いで、該凹所内にチャネル領域のパンチ・スルーを防
   止する為のバック・ゲート・バイアス電圧を印加するこ
   とができる程度に薄いゲート絶縁膜を形成し、 次いで、該ゲート絶縁膜上にバック・ゲート・バイアス
   電圧を印加する為の背面側ゲート電極を形成し、 次いで、前記第一の半導体基板の前記一方の面に対向し
   て第二の半導体基板を貼り合わせ、次いで、前記第一の
   半導体基板の他方の面に前記背面側ゲート電極と対向し
   且つそれと電気的に接続した表面側ゲート電極を形成し
   、 次いで、該表面側ゲート電極をマスクとしてソース領域
   及びドレイン領域を形成する工程が含まれてなることを
   特徴とする半導体装置の製造方法。
4. （４）前記表面側ゲート電極を形成する位置に前記第一
   の半導体基板を薄くする為の凹所を形成する工程 が含まれてなることを特徴とする請求項３記載の半導体
   装置の製造方法。