JP7061941B2 - エッチング方法及び半導体デバイスの製造方法 - Google Patents

エッチング方法及び半導体デバイスの製造方法 Download PDF

Info

Publication number
JP7061941B2
JP7061941B2 JP2018147891A JP2018147891A JP7061941B2 JP 7061941 B2 JP7061941 B2 JP 7061941B2 JP 2018147891 A JP2018147891 A JP 2018147891A JP 2018147891 A JP2018147891 A JP 2018147891A JP 7061941 B2 JP7061941 B2 JP 7061941B2
Authority
JP
Japan
Prior art keywords
gas
film
insulating film
processing
laminated structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018147891A
Other languages
English (en)
Other versions
JP2020024995A (ja
Inventor
康 饗場
喬史 神戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2018147891A priority Critical patent/JP7061941B2/ja
Priority to TW108125929A priority patent/TWI799621B/zh
Priority to KR1020190094232A priority patent/KR102358733B1/ko
Priority to CN201910716800.6A priority patent/CN110808228B/zh
Publication of JP2020024995A publication Critical patent/JP2020024995A/ja
Application granted granted Critical
Publication of JP7061941B2 publication Critical patent/JP7061941B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

本開示は、エッチング方法及び半導体デバイスの製造方法に関する。
有機絶縁膜をマスクとして、エッチングを行う技術が知られている。
特許文献1には、有機絶縁膜をマスクとして、保護膜をドライエッチングによってパターニングすることが開示されている。
特開2013-51421号公報
一の側面では、本開示は、有機絶縁膜の表面荒れを抑制するエッチング方法及び半導体デバイスの製造方法を提供する。
上記課題を解決するために、一の態様によれば、少なくとも1層の酸化シリコン膜と少なくとも1層の窒化シリコン膜を積層して形成される積層構造を、該積層構造の上に積層された有機絶縁膜に設けられた開口を通してエッチングするエッチング方法であって、CF系ガスと酸素原子を含むガスとからなる第1の処理ガスにより生成されたプラズマにより前記開口を通して前記積層構造をエッチングする第1の工程と、CF系ガスと希ガスとからなる、または、CHF系ガスと希ガスとからなる第2の処理ガスにより生成されたプラズマにより前記開口を通して前記積層構造をエッチングする第2の工程と、を有することを特徴とするエッチング方法が提供される。
一の側面によれば、有機絶縁膜の表面荒れを抑制するエッチング方法及び半導体デバイスの製造方法を提供することができる。
一実施形態の係るプラズマ処理装置の構成を示す断面図。 一実施形態の係る半導体デバイスの製造工程を説明する断面模式図。 処理ガスと有機絶縁膜の表面荒れとの関係の一例を示す表。 製造過程における半導体デバイスの積層構造の一例と処理ガスの切り替えの一例を示す図。
以下、図面を参照して本開示を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
図1は、一実施形態の係るプラズマ処理装置の構成を示す断面図である。図1に示すプラズマ処理装置は、例えば、有機膜をマスクとして、酸化シリコン膜や窒化シリコン膜等の絶縁膜をエッチングするために用いられる。
プラズマ処理装置は、本体容器1を備えている。本体容器1は、角筒形状の気密な容器であり、導電性材料、例えば、内壁面が陽極酸化処理されたアルミニウムで構成されている。本体容器1は、接地線1aにより接地されている。また、本体容器1は、内側に突出する支持棚1bを有している。支持棚1bには、Al23等のセラミックス、石英等で構成される誘電体壁2が載置され、本体容器1の内部空間を上下に区画する。これにより、誘電体壁2の上側にアンテナ室3が形成され、誘電体壁2の下側に処理室4が形成される。また、誘電体壁2は処理室4の天井壁を構成する。
誘電体壁2の下面には、誘電体壁2の支持梁を兼ねた処理ガス供給用のシャワー筐体11が配置されている。シャワー筐体11は、導電性材料、例えば、内面が陽極酸化処理されたアルミニウムで構成されている。シャワー筐体11は、水平に伸びるガス流路11aと、ガス流路11aと連通して下方に向かって延びる複数のガス供給孔11bと、を有している。また、誘電体壁2の上面中央には、ガス流路11aと連通するガス供給管12が設けられている。ガス供給管12は、本体容器1の天井部からその外側へ貫通し、処理ガス供給源31a,31bおよびバルブ32a,32b等を含む処理ガス供給系30に接続されている。
プラズマエッチング処理中において、処理ガス供給系30は、ガス供給管12を介して、シャワー筐体11内に処理ガスを供給する。処理ガス供給系30から供給された処理ガスは、ガス流路11aを介してガス供給孔11bから処理室4内へ供給される。
処理ガス供給系30は、複数の処理ガス供給源31a,31bを備え、バルブ32a,32bの開閉により、処理室4内へ供給される処理ガスを切り替えることができる。
アンテナ室3内には、高周波(RF)アンテナ13が設けられている。高周波アンテナ13は、絶縁部材からなるスペーサ14により、誘電体壁2から所定の間隔を有して離間している。高周波アンテナ13の一端は、給電部材17と接続されている。給電部材17は、本体容器1の天井部からその外側へ貫通し、整合器15を介して高周波電源16と接続されている。なお、給電部材17と本体容器1とは、絶縁部材17aにより絶縁されている。また、高周波アンテナ13の他端は、コンデンサ18を介してアンテナ室3の側壁3aと接続され、接地されている。なお、コンデンサ18を介さず直接接地する構成であってもよい。
プラズマエッチング処理中において、高周波電源16は、整合器15および給電部材17を介して、高周波アンテナ13に誘導電界形成用の高周波電力(例えば、13.56MHz)を供給する。高周波電力が供給された高周波アンテナ13により、処理室4内に誘導電界が形成され、この誘導電界によりシャワー筐体11から処理室4内に供給された処理ガスがプラズマ化される。なお、高周波電源16の出力は、プラズマを発生及び維持させるのに十分な値になるように適宜設定される。
処理室4内の下方には、誘電体壁2を挟んで高周波アンテナ13と対向するように、基板Gを載置するための載置台21が設けられている。載置台21は、導電性材料、例えば、表面が陽極酸化処理されたアルミニウムで構成されている。載置台21に載置された基板Gは、静電チャック(図示せず)により吸着保持される。
載置台21は、絶縁体枠22内に収納される。絶縁体枠22は、中空の支柱23に支持される。支柱23は、本体容器1の底部を気密状態を維持しつつ貫通し、本体容器1外に設けられた昇降機構(図示せず)に支持される。昇降機構は、基板Gの搬入出時において、載置台21を上下方向に駆動する。載置台21を収納する絶縁体枠22と本体容器1の底部との間には、支柱23を気密に包囲するベローズ24が設けられている。ベローズ24により、載置台21の上下動によっても処理室4内の気密性が保たれる。処理室4の側壁4aには、基板Gを搬入出するための搬入出口25aと、搬入出口25aを開閉するゲートバルブ25と、が設けられている。
載置台21は、中空の支柱23内に設けられた給電棒26と接続されている。また、給電棒26は、整合器27を介して高周波電源28と接続されている。
プラズマエッチング処理中において、高周波電源28は、整合器27および給電棒26を介して、載置台21にバイアス用の高周波電力(例えば、3.2MHz)を印加する。バイアス用の高周波電力により、処理室4内に生成されたプラズマ中のイオンが効果的に基板Gに引き込まれる。
なお、載置台21内には、基板Gの温度を制御するため、セラミックヒータ等の加熱手段や冷媒流路等からなる温度制御機構(図示せず)と、温度センサ(図示せず)と、が設けられている。これらの機構や部材に対する配管や配線は、いずれも中空の支柱23を通して本体容器1外に導出される。
処理室4の底部には、排気管29を介して、真空ポンプ等を含む排気装置40が接続される。プラズマエッチング処理中において、排気装置40により処理室4が排気され、処理室4内が所定の真空雰囲気(例えば、1.33Pa)に設定、維持される。
また、プラズマ処理装置は、制御装置50を備えている。制御装置50は、例えば、コンピュータであり、制御部51と、記憶部52と、を有する。記憶部52には、プラズマ処理装置において実行される各種の処理を制御するプログラムが格納される。制御部51は、記憶部52に記憶されたプログラムを読み出して実行することによってプラズマ処理装置の動作を制御する。
なお、かかるプログラムは、コンピュータによって読み取り可能な記憶媒体に記録されていたものであって、その記憶媒体から制御装置50の記憶部52にインストールされたものであってもよい。コンピュータによって読み取り可能な記憶媒体としては、たとえばハードディスク(HD)、フレキシブルディスク(FD)、コンパクトディスク(CD)、マグネットオプティカルディスク(MO)、メモリカードなどがある。
次に、図2を用いて、一実施形態の係る半導体デバイスの製造工程を説明する。図2は、一実施形態の係る半導体デバイスの製造工程を説明する基板Gの断面模式図である。また、図2(a)は、プラズマ処理装置によるプラズマエッチング処理を行う前の基板Gの断面模式図を示す。図2(b)は、プラズマ処理装置によるプラズマエッチング処理を行った後の基板Gの断面模式図を示す。図2(c)は、導電膜160を形成した後の基板Gの断面模式図を示す。
図2(a)に示すように、プラズマエッチング処理を行う前の基板Gは、ガラス基板100と、ゲート電極110と、ゲート絶縁膜120と、パシベーション膜130と、有機絶縁膜140と、を有している。
ゲート電極110は、ガラス基板100上に形成され、例えば、金属膜で形成される。なお、ゲート電極110の下層に、酸化シリコン膜などの下地層を設けてもよい。
ゲート絶縁膜120及びパシベーション膜130は積層構造を構成し、積層構造は、少なくとも1層の酸化シリコン膜と、少なくとも1層の窒化シリコン膜と、を積層して形成される。また、積層構造は、最上層および最下層が窒化シリコン膜であり、最上層と最下層の間に少なくとも1層の酸化シリコン膜を有している。なお、積層構造としてはゲート絶縁膜120及びパシベーション膜130で構成されるものに限られず、酸化シリコン膜と窒化シリコン膜が積層されて構成されるものであればよい。
ゲート絶縁膜120は、ゲート電極110を覆う絶縁膜であり、酸化シリコン膜と窒化シリコン膜の積層構造で形成される。例えば、ゲート絶縁膜120は、上層から順に、窒化シリコン膜、酸化シリコン膜、窒化シリコン膜で形成されている。ただし、ゲート絶縁膜120は3層に限られるものではなく、2層であってもよく、4層以上であってもよい。
パシベーション膜130は、ゲート絶縁膜120の上に形成された絶縁膜であり、酸化シリコン膜と窒化シリコン膜の積層構造で形成される。例えば、パシベーション膜130は、上層から順に、窒化シリコン膜、酸化シリコン膜で形成されている。ただし、パシベーション膜130は2層に限られるものではなく、3層以上であってもよい。なお、半導体デバイスであるTFT素子を形成する場合、通常、ゲート絶縁膜120とパシベーション膜130との間にチャネル層を有するが、本実施形態においては、チャネル層から外れた部位にゲート電極110への配線を行うためのコンタクトホール150(図2(b)参照)を形成する例として説明を行う。
有機絶縁膜140は、積層構造(ゲート絶縁膜120、パシベーション膜130)の上に積層されている。有機絶縁膜140は、開口部140aを有しており、プラズマエッチング処理の際のマスクとして用いる。なお、積層構造の上に有機絶縁膜140を積層した後に有機絶縁膜140に開口部140aを形成してもよく、有機絶縁膜140を開口部140aが形成される位置以外の積層構造の上に積層してもよく、限定されるものではない。また、有機絶縁膜140は、積層構造のエッチング終了後にも剥離などにより除去されることは無く、最終的には、半導体デバイスの構造中の絶縁膜として機能する。プラズマエッチング処理におけるマスクとして有機絶縁膜140を用いることにより、フォトレジストマスクを用いる場合と比較してマスクを剥離する工程を省くことができる。なお、積層構造の上に有機絶縁膜140を形成する工程は、第3の工程の一例である。
図1に示すプラズマ処理装置は、図2(a)に示す基板Gにプラズマエッチング処理を行う。これにより、図2(b)に示すように、有機絶縁膜140をマスクとして開口部140aからパシベーション膜130およびゲート絶縁膜120がエッチングされ、ゲート電極110へと繋がるコンタクトホール150が形成される。
そして、図2(c)に示すように、基板Gは、図示しない導電膜形成装置によって、有機絶縁膜140の表面、コンタクトホール150の内面、ゲート電極110の表面に渡って導電膜160が形成される。これにより、導電膜160は、ゲート電極110と接続する配線となる。導電膜160としては、例えば、ITO(Indium Tin Oxide;酸化インジウムスズ)膜を用いることができる。また、ITO膜は、例えば、スパッタ法により形成される。
ところで、有機絶縁膜140をマスクとしてプラズマエッチング処理を行う際、有機絶縁膜140の表面(開口部140aの内周面および上面140b)がダメージを受け、表面荒れにより凹凸が生じるおそれがある。導電膜160は薄膜であるため、有機絶縁膜140の表面荒れが大きくなると、コンタクトホール150に導電膜160の材料を堆積させて導電膜160を形成する際、導電膜160の埋め込み性が悪化し、また、表面荒れにより生じた凹凸により導電膜160が屈曲して、断線の原因となるおそれがある。また、導電膜160として透明膜であるITO膜を用いた場合、導電膜160の下層の有機絶縁膜140の表面が荒れることにより、ITO膜の光の透過率に影響を与えるおそれがある。
一方、有機絶縁膜140の表面にダメージを与えないことに注力すれば、窒化シリコン膜、酸化シリコン膜のエッチングレートが低下し、コンタクトホール150を形成するプラズマエッチング処理に要する時間が増える。
このため、一実施形態に係るプラズマ処理装置は、有機絶縁膜140へのダメージを抑制するとともに、エッチングレートの低下を抑えるプラズマエッチング処理を行う。
具体的には、酸化シリコン膜と窒化シリコン膜の積層構造におけるエッチングレートに主眼を置いた第1の処理ガスと、有機絶縁膜140のダメージ抑制に主眼を置いた第2の処理ガスと、を適宜切り替えながら処理を進める。例えば、図1に示すプラズマ処理装置において、処理ガス供給源31aは第1の処理ガスを供給し、処理ガス供給源31bは第2の処理ガスを供給する。制御部51は、バルブ32a,32bの開閉を制御することにより、処理ガス供給系30からシャワー筐体11に供給される処理ガスを適宜切り替える。
ここで、図3を用いて、処理ガスと有機絶縁膜140の表面荒れとの関係を示す。図3は、処理ガスと有機絶縁膜140の表面荒れとの関係の一例を示す表である。なお、図3に示す表において、左側ほど有機絶縁膜140の表面荒れが大きくなり、右側ほど有機絶縁膜140の表面荒れが小さくなる。また、上段に記載されている処理ガスほど、窒化シリコン膜等のエッチングレートが高く、下段に記載されている処理ガスほどエッチングレートが低い。
処理ガスとして、NF3系のガス(NF3とO2の混合ガス、または、NF3とArの混合ガス)を用いた場合、後述する他の処理ガスよりも有機絶縁膜140の表面荒れが大きくなる傾向がある。
処理ガスとして、CF4とO2の混合ガス(以下、CF4/O2と表記する。)を用いた場合、NF3系のガスよりも有機絶縁膜140の表面荒れが小さくなる傾向がある。また、CF4とO2の混合比において、O2が増えるほど有機絶縁膜140の表面荒れが大きくなり、CF4が増えるほど有機絶縁膜140の表面荒れが小さくなる。
処理ガスとして、CF4とArの混合ガス(以下、CF4/Arと表記する。)を用いた場合、CF4/O2よりも有機絶縁膜140の表面荒れが小さくなる傾向がある。また、CF4とArの混合比において、Arが増えるほど有機絶縁膜140の表面荒れが大きくなり、CF4が増えるほど有機絶縁膜140の表面荒れが小さくなる。
処理ガスとして、CHF3とArの混合ガス(以下、CHF3/Arと表記する。)を用いた場合、CF4/Arよりも有機絶縁膜140の表面荒れが小さくなる傾向がある。また、CHF3とArの混合比において、Arが増えるほど有機絶縁膜140の表面荒れが大きくなり、CHF3が増えるほど有機絶縁膜140の表面荒れが小さくなる。
処理ガスとして、C48とArの混合ガス(以下、C48/Arと表記する。)を用いた場合、CHF3/Arよりも有機絶縁膜140の表面荒れが小さくなる傾向がある。また、C48とArの混合比において、Arが増えるほど有機絶縁膜140の表面荒れが大きくなり、C48が増えるほど有機絶縁膜140の表面荒れが小さくなる。
酸化シリコン膜と窒化シリコン膜の積層構造におけるエッチング効率に主眼を置いた第1の処理ガスとして、例えば、CF4/O2を用いることができる。また、第1の処理ガスとして、CF系ガスと酸素原子を含むガスとからなる混合ガスを用いることができる。第1の処理ガスに用いるCF系ガスとしては、例えば、CF4ガスを用いてもよい。また、第1の処理ガスに用いる酸素原子を含むガスとしては、O2ガスを用いることができる、また、O2ガスに代えてO3ガスを用いてもよい。
有機絶縁膜140のダメージ抑制に主眼を置いた第2の処理ガスとして、例えば、CF4/Ar、CHF3/Ar、C48/Arを用いることができる。また、第2の処理ガスとして、堆積性ガス(デポガス)を用いてもよく、例えば、CF系ガスと希ガスとからなる混合ガス、または、CHF系ガスと希ガスとからなる混合ガスを用いることができる。第2の処理ガスに用いるCF系ガスとしては、例えば、CF4ガス、C48ガス、C58ガスを用いてもよい。第2の処理ガスに用いるCHF系ガスとしては、例えば、CHF3ガス、CH22ガス、CH3Fガスを用いてもよい。第2の処理ガスに用いる希ガスとしては、Arガスを用いることができる。また、Arガスに代えてXeガスを用いてもよい。
図4を用いて、プラズマエッチング処理における処理ガスの切り替えについて説明する。図4は、製造過程における半導体デバイスの積層構造の一例と処理ガスの切り替えの一例を示す図である。なお、図4において、半導体デバイスの積層構造は、左側が上層となり、右側が下層となる。
図4に示す半導体デバイスの積層構造の一例において、UHAは有機絶縁膜140であり、パシベーション膜130は、上層から順に、窒化シリコン膜130a、酸化シリコン膜130bで形成されている。ゲート絶縁膜120は、上層から順に、窒化シリコン膜120a、酸化シリコン膜120b、窒化シリコン膜120cで形成されている。図示していないが、窒化シリコン膜120cの右側、即ち下層には、ゲート電極110が存在する。なお、ゲート絶縁膜120は、窒化シリコン膜120aを省いて、酸化シリコン膜120bと窒化シリコン膜120cで構成されてもよい。
図4(a)に示す例において、プラズマ処理装置は、第1の処理ガス(例えば、CF4/O2)を用いて窒化シリコン膜130aおよび酸化シリコン膜130bをプラズマエッチング処理する。その後、プラズマ処理装置は、第2の処理ガス(例えばCF4/Ar、CHF3/Ar)を用いて窒化シリコン膜120a、酸化シリコン膜120b、窒化シリコン膜120cをプラズマエッチング処理する。
図4(b)に示す例において、プラズマ処理装置は、第1の処理ガス(例えば、CF4/O2)を用いて窒化シリコン膜130aをプラズマエッチング処理する。その後、プラズマ処理装置は、第2の処理ガス(例えばCF4/Ar、CHF3/Ar)を用いて酸化シリコン膜130b、窒化シリコン膜120a、酸化シリコン膜120b、窒化シリコン膜120cをプラズマエッチング処理する。
図4(c)に示す例において、プラズマ処理装置は、第1の処理ガス(例えば、CF4/O2)を用いて窒化シリコン膜130aをプラズマエッチング処理する。その後、プラズマ処理装置は、第2の処理ガス(例えばCF4/Ar、CHF3/Ar)を用いて酸化シリコン膜130bをプラズマエッチング処理する。その後、プラズマ処理装置は、第1の処理ガス(例えば、CF4/O2)を用いて窒化シリコン膜120aをプラズマエッチング処理する。その後、プラズマ処理装置は、第2の処理ガス(例えばCF4/Ar、CHF3/Ar)を用いて酸化シリコン膜120bをプラズマエッチング処理する。その後、プラズマ処理装置は、第1の処理ガス(例えば、CF4/O2)を用いて窒化シリコン膜120cをプラズマエッチング処理する。
上述の図4(a)、(b)、(c)のいずれにおいても、プラズマエッチング処理により積層構造が貫通され、ゲート電極110が露出される。
なお、制御部51は、使用する処理ガス、エッチングする膜の種類および厚さ等に基づいて、各工程の処理時間を予め推定する。また、事前の実験等により各工程の処理時間を求めてもよい。制御部51は、各工程の処理時間に沿って、バルブ32a,32bの開閉を制御することにより、各工程を制御してもよい。
以上のように、プラズマ処理装置は、開口部140aを有する有機絶縁膜140をマスクとして、第1の処理ガスを用いて積層構造をエッチングする第1の工程と、第2の処理ガスを用いて積層構造をエッチングする第2の工程と、を有して積層構造をプラズマエッチング処理する。これにより、主に第2の工程によって有機絶縁膜140へのダメージを抑制するとともに、主に第1の工程によってエッチングレートの低下を抑えるプラズマエッチング処理を行い、コンタクトホール150を形成することができる。
また、コンタクトホール150を形成する際の有機絶縁膜140へのダメージを抑制することにより、配線となる導電膜160の埋め込み性が向上し、また、有機絶縁膜140の表面における導電膜160の屈曲の発生を低減し、断線を抑制したり、半導体デバイスの特性を向上させたりすることができる。また、導電膜160としてITO膜を用いた場合、透過率を向上させることができる。
また、積層構造の最上層である窒化シリコン膜130aは、第1の処理ガスを用いてエッチングすることが好ましい。これにより、最上層のエッチングに要する時間を短くすることができる。
また、積層構造の最上層と最下層の間に少なくとも1層の酸化シリコン膜を有しており、この酸化シリコン膜は、第2の処理ガスを用いてエッチングすることが好ましい。酸化シリコン膜は、窒化シリコン膜と比較して、第1の処理ガス(例えば、CF4/O2)よりも第2の処理ガス(例えばCF4/Ar、CHF3/Ar)を用いたほうがエッチングに要する時間が短くなる。このため、少なくとも1層の酸化シリコン膜を第2の処理ガスを用いてエッチングすることにより、よりエッチングに要する時間を短くすることができる。また、有機絶縁膜140へのダメージを抑制することができる。
ここで、処理ガスとしてCF4/O2を用いる場合、窒化シリコン膜のエッチングに対しては、CF4ガスとO2ガスの比によるエッチングレートの変化の影響が小さいため、CF4リッチの条件でエッチングすることが好ましい。また、有機絶縁膜140は、O2ガスの割合が増えるほど、有機絶縁膜140のアッシングレートが増加する傾向にあり、図3に示すように、有機絶縁膜140の表面荒れが大きくなる。また、酸化シリコン膜のエッチングに対しては、O2ガスの割合が増えるほど、エッチングレートが低下する傾向にある。一方、CF4ガスの割合を高くしすぎるとエッチング形状が悪くなる。このため、CF4ガスのO2のガスに対する比は、2乃至5の範囲であることが好ましい。
また、CF系ガス/ArおよびCHF系ガス/Arにおいて、図3に示すように、Arの割合を高くしすぎると、有機絶縁膜140の表面荒れが大きくなる。一方、CF系ガスやCHF系ガスの割合を高くしすぎるとエッチング形状が悪くなる。このため、CF系ガスのArのガスに対する比またはCHF系ガスのArのガスに対する比は、1乃至5の範囲であることが好ましい。
また、高周波電源16の出力の増加に比例して、酸化シリコン膜及び窒化シリコン膜のエッチングレートが増加する。また、バイアス用の高周波電源28の出力の増加に比例して、有機絶縁膜140のアッシングレートが増加し、有機絶縁膜140の表面荒れが大きくなる。また、処理室4内の圧力に対して、酸化シリコン膜のエッチングレートは高圧側(例えば、2.66Pa)で低下する傾向にあり、窒化シリコン膜のエッチングレートは高圧側(例えば、2.66Pa)で増加する傾向がある。また、有機絶縁膜140のアッシングレートは高圧側(例えば、2.66Pa)で低下する傾向にある。制御部51は、高周波電源16の出力、バイアス用の高周波電源28の出力、排気装置40による処理室4内の圧力を制御してもよい。
以上、本開示の好ましい実施形態について詳説した。しかしながら、本開示は、上述した実施形態に制限されることはない。上述した実施形態は、本開示の範囲を逸脱することなしに、種々の変形、置換等が適用され得る。また、別々に説明された特徴は、技術的な矛盾が生じない限り、組み合わせが可能である。
本開示のプラズマ処理装置は、Capacitively Coupled Plasma(CCP)、Inductively Coupled Plasma(ICP)、Radial Line Slot Antenna(RLSA)、Electron Cyclotron Resonance Plasma(ECR)、Helicon Wave Plasma(HWP)のどのタイプでも適用可能である。
図2(b)に示すコンタクトホール150が形成された積層構造にITO膜等の導電膜160を形成するもののとして説明したが、これに限られるものではなく、有機絶縁膜140の上に誘電膜(図示せず)を形成してもよい。また、誘電膜の上に導電膜160を形成してもよい。有機絶縁膜140へのダメージを抑制して、有機絶縁膜140の表面の荒れを抑制することにより、好適な誘電膜を形成することができる。なお、積層構造の上に誘電膜(図示せず)を形成する工程は、第4の工程の一例である。
G 基板
1 本体容器
1a 接地線
1b 支持棚
2 誘電体壁
3 アンテナ室
4 処理室
3a 側壁
4a 側壁
11 シャワー筐体
11a ガス流路
11b ガス供給孔
12 ガス供給管
13 高周波アンテナ
14 スペーサ
15 整合器
16 高周波電源
17 給電部材
17a 絶縁部材
18 コンデンサ
21 載置台
22 絶縁体枠
23 支柱
24 ベローズ
25 ゲートバルブ
25a 搬入出口
26 給電棒
27 整合器
28 高周波電源
29 排気管
30 処理ガス供給系
31a,31b 処理ガス供給源
32a,32b バルブ
40 排気装置
50 制御装置
51 制御部
52 記憶部
100 ガラス基板
110 ゲート電極
120 ゲート絶縁膜(積層構造)
130 パシベーション膜(積層構造)
120a、120c、130a 窒化シリコン膜
120b、130b 酸化シリコン膜
140 有機絶縁膜
140a 開口部
140b 上面
150 コンタクトホール
160 導電膜

Claims (10)

  1. 少なくとも1層の酸化シリコン膜と少なくとも1層の窒化シリコン膜を積層して形成される積層構造を、該積層構造の上に積層された有機絶縁膜に設けられた開口を通してエッチングするエッチング方法であって、
    CF系ガスと酸素原子を含むガスとからなる第1の処理ガスにより生成されたプラズマにより前記開口を通して前記積層構造をエッチングする第1の工程と、
    CF系ガスと希ガスとからなる、または、CHF系ガスと希ガスとからなる第2の処理ガスにより生成されたプラズマにより前記開口を通して前記積層構造をエッチングする第2の工程と、を有する
    ことを特徴とするエッチング方法。
  2. 前記積層構造の最上層および最下層は、前記窒化シリコン膜であり、
    前記積層構造は、前記最上層と前記最下層の間に少なくとも1層の前記酸化シリコン膜を有し、
    最上層の前記窒化シリコン膜は、前記第1の工程によりエッチングされ、
    少なくとも1層の前記酸化シリコン膜は、前記第2の工程によりエッチングされる
    ことを特徴とする請求項1に記載のエッチング方法。
  3. 前記第1の工程におけるCF系ガスの酸素原子を含むガスに対する比は2乃至5であり、
    前記第2の工程におけるCF系ガスの希ガスに対する比、または、CHF系ガスの希ガスに対する比は1乃至5である
    ことを特徴とする請求項1または請求項2に記載のエッチング方法。
  4. 前記第1の処理ガスのCF系ガスは、CF4ガスであり、
    前記第1の処理ガスの酸素原子を含むガスは、O2ガスまたはO3ガスであり、
    前記第2の処理ガスのCF系ガスは、CF4ガス、C48ガス、C58ガスのいずれかであり、
    前記第2の処理ガスのCHF系ガスは、CHF3ガス、CH22ガス、CH3Fガスのいずれかであり、
    前記第2の処理ガスの希ガスは、ArガスまたはXeガスである
    ことを特徴とする請求項1乃至請求項3のいずれか1項に記載のエッチング方法。
  5. 前記第1の工程及び前記第2の工程により前記積層構造を貫通したのち、前記有機絶縁膜を除去しない
    ことを特徴とする請求項1乃至請求項4のいずれか1項に記載のエッチング方法。
  6. 少なくとも1層の酸化シリコン膜と少なくとも1層の窒化シリコン膜を積層して形成される積層構造の上に開口を有する有機絶縁膜を形成する第3の工程と、
    CF系ガスと酸素原子を含むガスとからなる第1の処理ガスにより生成されたプラズマにより前記開口を通して前記積層構造をエッチングする第1の工程と、
    CF系ガスと希ガスとからなる、または、CHF系ガスと希ガスとからなる第2の処理ガスにより生成されたプラズマにより前記開口を通して前記積層構造をエッチングする第2の工程と、
    前記有機絶縁膜の上方に導体膜を形成する第4の工程と、を有する
    ことを特徴とする半導体デバイスの製造方法。
  7. 前記積層構造の最上層および最下層は、前記窒化シリコン膜であり、
    前記積層構造は、前記最上層と前記最下層の間に少なくとも1層の前記酸化シリコン膜を有し、
    最上層の前記窒化シリコン膜は、前記第1の工程によりエッチングされ、
    少なくとも1層の前記酸化シリコン膜は、前記第2の工程によりエッチングされる
    ことを特徴とする請求項6に記載の半導体デバイスの製造方法。
  8. 前記第1の工程におけるCF系ガスの酸素原子を含むガスに対する比は2乃至5であり、
    前記第2の工程におけるCF系ガスの希ガスに対する比、または、CHF系ガスの希ガスに対する比は1乃至5である
    ことを特徴とする請求項6または請求項7に記載の半導体デバイスの製造方法。
  9. 前記第4の工程に先立ち、前記有機絶縁膜の上に誘電膜を形成する
    ことを特徴とする請求項6乃至請求項8のいずれか1項に記載の半導体デバイスの製造方法。
  10. 前記第1の処理ガスのCF系ガスは、CF4ガスであり、
    前記第1の処理ガスの酸素原子を含むガスは、O2ガスまたはO3ガスであり、
    前記第2の処理ガスのCF系ガスは、CF4ガス、C48ガス、C58ガスのいずれかであり、
    前記第2の処理ガスのCHF系ガスは、CHF3ガス、CH22ガス、CH3Fガスのいずれかであり、
    前記第2の処理ガスの希ガスは、ArガスまたはXeガスである
    ことを特徴とする請求項6乃至請求項9のいずれか1項に記載の半導体デバイスの製造方法。
JP2018147891A 2018-08-06 2018-08-06 エッチング方法及び半導体デバイスの製造方法 Active JP7061941B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018147891A JP7061941B2 (ja) 2018-08-06 2018-08-06 エッチング方法及び半導体デバイスの製造方法
TW108125929A TWI799621B (zh) 2018-08-06 2019-07-23 蝕刻方法及半導體裝置的製造方法
KR1020190094232A KR102358733B1 (ko) 2018-08-06 2019-08-02 에칭 방법 및 반도체 디바이스의 제조 방법
CN201910716800.6A CN110808228B (zh) 2018-08-06 2019-08-05 蚀刻方法和半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018147891A JP7061941B2 (ja) 2018-08-06 2018-08-06 エッチング方法及び半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2020024995A JP2020024995A (ja) 2020-02-13
JP7061941B2 true JP7061941B2 (ja) 2022-05-02

Family

ID=69487419

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018147891A Active JP7061941B2 (ja) 2018-08-06 2018-08-06 エッチング方法及び半導体デバイスの製造方法

Country Status (4)

Country Link
JP (1) JP7061941B2 (ja)
KR (1) KR102358733B1 (ja)
CN (1) CN110808228B (ja)
TW (1) TWI799621B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220399361A1 (en) * 2021-06-10 2022-12-15 Macronix International Co., Ltd. Memory device and manufacturing method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349300A (ja) 1999-03-29 2000-12-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013051421A (ja) 2009-12-09 2013-03-14 Sharp Corp 半導体装置
WO2014069559A1 (ja) 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US20150011027A1 (en) 2013-07-08 2015-01-08 Applied Materials, Inc. 3d nand staircase cd control by using interferometric endpoint detection
WO2015119073A1 (ja) 2014-02-10 2015-08-13 シャープ株式会社 半導体装置およびその製造方法
JP2016001722A (ja) 2014-04-08 2016-01-07 株式会社半導体エネルギー研究所 半導体装置及び該半導体装置を含む電子機器
JP2017045779A (ja) 2015-08-25 2017-03-02 三菱電機株式会社 薄膜トランジスタ及びアレイ基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000036491A (ja) * 1998-05-15 2000-02-02 Fujitsu Ltd 半導体装置の製造方法
JP4071064B2 (ja) * 2002-08-07 2008-04-02 株式会社アルバック エッチング方法
JP2004327507A (ja) * 2003-04-22 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4523351B2 (ja) * 2004-07-14 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4792719B2 (ja) * 2004-08-25 2011-10-12 東京エレクトロン株式会社 成膜装置及び成膜方法
JP4849875B2 (ja) * 2005-11-17 2012-01-11 東京エレクトロン株式会社 プラズマエッチング方法
JP4936709B2 (ja) * 2005-11-25 2012-05-23 東京エレクトロン株式会社 プラズマエッチング方法および半導体装置の製造方法
JP2007194284A (ja) * 2006-01-17 2007-08-02 Tokyo Electron Ltd プラズマ処理方法、プラズマ処理装置、及び記憶媒体
JP4877747B2 (ja) * 2006-03-23 2012-02-15 東京エレクトロン株式会社 プラズマエッチング方法
JP5011782B2 (ja) * 2006-03-28 2012-08-29 東京エレクトロン株式会社 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。
JP5250476B2 (ja) * 2009-05-11 2013-07-31 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP2012253209A (ja) * 2011-06-03 2012-12-20 Ulvac Japan Ltd ドライエッチング装置及びドライエッチング方法
JP2018046185A (ja) * 2016-09-15 2018-03-22 東京エレクトロン株式会社 酸化シリコン及び窒化シリコンを互いに選択的にエッチングする方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349300A (ja) 1999-03-29 2000-12-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013051421A (ja) 2009-12-09 2013-03-14 Sharp Corp 半導体装置
WO2014069559A1 (ja) 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US20150011027A1 (en) 2013-07-08 2015-01-08 Applied Materials, Inc. 3d nand staircase cd control by using interferometric endpoint detection
WO2015119073A1 (ja) 2014-02-10 2015-08-13 シャープ株式会社 半導体装置およびその製造方法
JP2016001722A (ja) 2014-04-08 2016-01-07 株式会社半導体エネルギー研究所 半導体装置及び該半導体装置を含む電子機器
JP2017045779A (ja) 2015-08-25 2017-03-02 三菱電機株式会社 薄膜トランジスタ及びアレイ基板

Also Published As

Publication number Publication date
JP2020024995A (ja) 2020-02-13
KR20200016179A (ko) 2020-02-14
KR102358733B1 (ko) 2022-02-04
TWI799621B (zh) 2023-04-21
CN110808228B (zh) 2023-05-26
TW202025392A (zh) 2020-07-01
CN110808228A (zh) 2020-02-18

Similar Documents

Publication Publication Date Title
US7364956B2 (en) Method for manufacturing semiconductor devices
KR100861260B1 (ko) 플라즈마 에칭 방법 및 컴퓨터판독 가능한 기억 매체
KR101565174B1 (ko) 기판 처리 방법
KR100876010B1 (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
US8609547B2 (en) Plasma etching method and computer-readable storage medium
JP2008244479A (ja) 金属窒化物を乾式エッチングする方法及びシステム
TW201535517A (zh) 蝕刻方法及電漿處理裝置
US9355861B2 (en) Semiconductor device manufacturing method and computer-readable storage medium
US8609549B2 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium
US8263496B1 (en) Etching method for preparing a stepped structure
KR20150104043A (ko) 플라즈마 에칭 방법 및 플라즈마 에칭 장치
KR20090110870A (ko) 베벨 세정 디바이스
KR20080006457A (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
KR20150021475A (ko) 실리콘 산화막을 에칭하는 방법
JP2014120661A (ja) ダミーゲートを形成する方法
KR100894345B1 (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
WO2013073193A1 (ja) 半導体装置の製造方法
JP7061941B2 (ja) エッチング方法及び半導体デバイスの製造方法
US20190326105A1 (en) Processing system and processing method
JP6114622B2 (ja) エッチング方法
KR102281211B1 (ko) 에칭 방법
JP7229033B2 (ja) 基板処理方法及び基板処理装置
JP7418230B2 (ja) プラズマ処理方法及びプラズマ処理装置
US20210358763A1 (en) Method for dry etching silicon carbide films for resist underlayer applications
TW202027225A (zh) 清潔膜堆疊中之氧化物層以消除下游處理期間之電弧放電之方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210415

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220322

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220419

R150 Certificate of patent or registration of utility model

Ref document number: 7061941

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150