TW202027225A - 清潔膜堆疊中之氧化物層以消除下游處理期間之電弧放電之方法 - Google Patents

清潔膜堆疊中之氧化物層以消除下游處理期間之電弧放電之方法 Download PDF

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Abstract

本案提供減少膜堆疊中氧化矽層之電弧放電的方法與設備。在一些實施例中，減少膜堆疊中氧化矽層之電弧放電的方法包括以下步驟：在低k介電層頂上沉積具有頂表面的氧化矽層，其中氧化矽層與低k介電層安置在基板上且在膜堆疊中；將氧化矽層與足以清潔氧化矽層的量之氬電漿接觸；及在氧化矽層頂上沉積氮化物層。

Description

清潔膜堆疊中之氧化物層以消除下游處理期間之電弧放電之方法
本發明的實施例大體是關於電子元件處理，且更具體地，減少諸如經受高壓下游處理的膜堆疊之膜堆疊內的一或多層的電弧放電。
微電子元件一般製造在半導體基板上作為積體電路，其中各種導電層與另一導體層互連以促進元件內的電子訊號傳遞。此類元件可包括例如電晶體，諸如互補式金氧半導體(complementary metal-oxide-semiconductor; CMOS)場效電晶體或諸如促進數位資訊儲存的磁阻隨機存取記憶體(magneto-resistive random access memories; MRAM)的記憶體中的儲存元件。
在10/7 nm及更小的節點中的積體電路通常包括沉積為重疊毯覆膜的材料層以形成膜堆疊，並且將膜堆疊圖案化以形成期望的半導體元件。半導體元件的圖案化步驟可包括使用硬遮罩，其中一或多層在製造期間被添加至膜堆疊。發明人已觀察到諸如薄氧化膜的半導體膜堆疊中的層在諸如高壓狀態下圖案化的下游處理期間是不穩定的且在裝置的製造或使用期間會易於翹曲或損傷。例如，膜堆疊內之層的電弧放電有問題地降低生產力並增加製造半導體元件的成本。再者，發明人已觀察到在基板的硬遮罩應用之前的基板上的汙染與處理腔室內的汙染有問題地促使半導體元件內之層的電弧放電。
因此，發明人相信有著對於製造諸如使用在10/7 nm及更小的節點中的積體電路中的膜堆疊的改良方法，及對於具有足以耐受諸如在高壓狀態下硬遮罩沉積之通常積體電路或MRAM處理之耐久性的半導體膜堆疊中的氧化物層的需求。
因此，發明人已經提供經由物理氣相沉積處理而用於沉積材料的改良方法與設備。
在此提供形成半導體結構的方法與設備。在一些實施例中，一種形成半導體結構的方法包括以下步驟：在低k介電層頂上沉積具有頂表面的氧化物層，其中氧化物層與低k介電層安置在基板上且在膜堆疊內；及將氧化物層與足以清潔氧化物層的量的氬電漿接觸。
在一些實施例中，一種清潔膜堆疊中氧化物層的方法包括以下步驟：將安置在低k介電層頂上的氧化物層與在足以清潔氧化物層的狀態下的氬電漿接觸，其中氧化物層與低k介電層安置在基板上且在膜堆疊內。
在一些實施例中，一種減少膜堆疊中氧化物層的電弧放電的方法包括以下步驟：將安置在低k介電層頂上的氧化物層與在足以清潔氧化物層的狀態下的氬電漿接觸，其中氧化物層與低k介電層安置在基板上且在膜堆疊內。
在一些實施例中，一種減少膜堆疊中氧化矽層的電弧放電的方法包括以下步驟：在低k介電層頂上沉積具有頂表面的氧化矽層，其中氧化矽層與低k介電層安置在基板上並且在膜堆疊內；將氧化矽層與足以清潔氧化矽層的量的氬電漿接觸；及在氧化矽層頂上沉積氮化物層。
在一些實施例中，一種清潔膜堆疊中氧化物層的方法包括以下步驟：將安置在碳氧化矽低k介電層頂上的氧化矽層與在足以清潔氧化矽層的狀態下的氬電漿接觸，其中氧化矽層與碳氧化矽低k介電層安置在基板上且在膜堆疊內。
在一些實施例中，一種形成半導體膜堆疊的方法包括以下步驟：將安置在碳氧化矽低k介電層頂上的氧化矽層與在足以清潔氧化矽層的狀態下的氬電漿接觸，其中氧化矽層與碳氧化矽低k介電層安置在基板上且在膜堆疊內。
在一些實施例中，本發明關於非暫態電腦可讀取媒體，其具有儲存在其上的指令，當執行指令時導致一種減少膜堆疊中氧化矽層的電弧放電的方法，包括以下步驟：在低k介電層頂上沉積具有頂表面的氧化矽層，其中氧化矽層與低k介電層安置在基板上且在膜堆疊內；將氧化矽層與足以清潔氧化矽層的量的氬電漿接觸；及在氧化矽層頂上沉積氮化物層。
在一些實施例中，本發明關於非暫態電腦可讀取媒體，其具有儲存在其上的指令，當執行指令時導致一種清潔膜堆疊中氧化矽層的方法，包括以下步驟：將安置在碳氧化矽低k介電層頂上的氧化矽層與在足以清潔氧化矽層的狀態下的氬電漿接觸，其中氧化矽層與碳氧化矽低k介電層安置在基板上且在膜堆疊內。
在一些實施例中，本發明關於非暫態電腦可讀取媒體，其具有儲存在其上的指令，當執行指令時導致一種形成半導體膜堆疊的方法，包括以下步驟：將安置在碳氧化矽低k介電層頂上的氧化矽層與在足以清潔氧化矽層的狀態下的氬電漿接觸，其中氧化矽層與碳氧化矽低k介電層安置在基板上且在膜堆疊內。
本發明的其他與進一步實施例在之後說明。
在此提供形成一種半導體結構的實施例。在一些實施例中，一種形成半導體結構的方法包括以下步驟：在低k介電層頂上沉積具有頂表面的氧化物層，其中氧化物層與低k介電層安置在基板上且在膜堆疊內；及將氧化物層與足以清潔氧化物層的量的氬電漿接觸。本發明的方法處理並穩定氧化物膜足以耐受高壓狀態下的具壓力下游處理，因而使膜對於一或多個硬遮罩層的高壓沉積無感。本發明的處理保護膜堆疊中的膜在元件製造或使用期間免於輕易地翹曲或損傷。例如，根據本發明的處理抑制或消除膜堆疊內的電弧放電，增加生產力與降低製造半導體元件的成本。再者，發明人已經觀察到在硬遮罩應用之前清潔膜堆疊部件之步驟與移除諸如基板上的電弧放電源的汙染之步驟會減少或消除在生產期間有問題的電弧放電，同時維持期望膜性質。
圖1是根據本發明的一實施例之一種形成半導體結構的方法的一實施例的流程圖，如序列100。序列100包括在此半導體元件的製造期間執行在膜堆疊上的處理。 圖2A-2B描繪包括使用序列100形成的半導體元件的基板的一系列圖解剖面視圖。圖2A-2B中的圖像未按比例描繪且被簡化以便說明。本發明的方法可執行在設置用於物理氣相沉積(PVD)的處理腔室中，諸如在之後參照圖3所論述的處理腔室。
在一些實施例中，在基板200上形成膜堆疊202（圖2A）的序列100可開始於步驟103，藉由在低k介電層頂上沉積具有頂表面的氧化物層，其中氧化物層與低k介電層安置在基板上且在膜堆疊內。在實施例中，基板200可包含材料，諸如結晶矽（例如，Si>100>或Si>111>）、矽鍺、摻雜或未摻雜的多晶矽、摻雜或未摻雜的矽晶圖、圖案化或未圖案化的晶圓、絕緣體上矽(silicon on insulator; SOI)、碳摻雜氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石、及前述物的組合。在實施例中，基板200可具有各種尺寸，對於圓形基板的諸如200 mm、300 mm、450 mm或其他直徑。基板200也可為任何多邊形、方形、矩形、彎曲的或其他非圓形工件，諸如使用在平坦面板顯示器的製造中的多邊形玻璃基板。除非另外指明，本文所述的實施方式與實例實施在諸如基板200的基板上，基板200具有200 mm直徑、300 mm直徑、或450 mm直徑。在實施例中，基板可為平面的或實質上平面的。例如，在實施例中，基板可包括與基板上表面平行定位的平面的或實質上平面的基板下表面。
在實施例中，低k介電層210經由任何合適原子層沉積處理或化學層沉積處理沉積在基板200頂上至足以絕緣膜堆疊202的厚度。在實施例中，低k介電層210可為平面的或實質上平面的。例如，在實施例中，低k介電層210可包括與低k介電層210的上表面平行定位或實質上平行定位的平面的或實質上平面的低k介電層210的下表面。在實施例中，低k介電層210一般由具有適於絕緣材料並足以分開互連的低k值的材料所形成。在實施例中，低k介電層210由材料製造並提供為足以減少膜堆疊202中的電荷積聚的厚度。 在實施例中，低k介電層210包含包括聚醯亞胺、聚四氟乙烯、聚對二甲苯、聚矽倍半氧烷、氟化聚芳醚、氟化非晶碳、碳氧化矽、及碳化矽中一或多者的材料。在實施例中，藉由將電漿中的處理氣體反應以形成具有小於約4的介電常數的介電層，低k介電層210可沉積在基板上。在實施例中，含摻雜劑氣體在低k介電層210的反應或沉積期間也可存在。處理氣體也可包括氮氣(N2 )或惰性氣體，諸如氬(Ar)或氦(He)、或前述物的組合。
在實施例中，低k介電層210包含碳氧化矽，碳氧化矽可包含各種含矽、碳、氧、及氫材料。例如，碳氧化矽可包含碳氧化矽，諸如可由加州聖克拉拉的應用材料公司取得的BLACK DIAMONDTM 品牌膜。一種沉積碳氧化矽的方法在應用材料公司受讓的美國專利第6,287,990號，標題為「CVD Plasma Assisted Low Dielectric Constant Films」中說明。
在實施例中，膜堆疊202包含氧化物層，諸如圖2A所示具有頂表面230的氧化物層220。在實施例中，氧化物層220經由任何合適原子層沉積處理或化學層沉積處理沉積在低k介電層210頂上至足以覆蓋膜堆疊202中低k介電層210的厚度。在實施例中，可使用取決於例如材料或所使用的材料的任何合適技術，將氧化物層220形成至任何合適厚度。在實施例中，氧化物層220可為平面的或實質上平面的。例如，在實施例中，氧化物層220可包括與氧化物層220的上表面平行定位或實質上平行定位的平面或實質上平面的氧化物層220的下表面。在實施例中，氧化物層220可為平坦的或實質上平坦的。在實施例中，氧化物層220包含一或多種有機聚合物、有機材料、或金屬材料。在實施例中，氧化物層220是有機膜，或具有矽安置在其中的聚合物。在實施例中，氧化物層220包含由諸如四乙氧基矽烷或TEOS的有機矽化合物藉由化學氣相沉積(chemical vapor deposition; CVD)技術沉積作為平面膜而製成的氧化物層，化學氣相沉積(CVD)技術諸如高密度電漿化學氣相沉積(HDP-CVD)、低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)。在實施例中，氧化物層220具有適於作用為用於蝕刻一或多個下方層的硬遮罩的厚度。在一實施例中，氧化物層220之厚度為從約2,000埃至約5,000埃。在實施例中，氧化物層是氧化矽、二氧化矽、或前述物的組合。
回到圖1，在步驟104，處理序列包括將氧化物層220與足以清潔氧化物層220與氧化物層220的頂表面230的量的氬電漿接觸（如圖2A中箭頭225所示）之步驟。在實施例中，將氧化物層220與足以清潔氧化物層220的量的氬電漿接觸之步驟包括將氧化物層220與氬電漿接觸之步驟，其中氬以50 sccm與150 sccm之間的流率供給至基板（在諸如腔室外殼102的處理腔室中）。在實施例中，將氧化物層220接觸氬電漿之步驟是以50 sccm與150 sccm之間的流率供給至基板的氬來執行。在實施例中，以施加至基板為75瓦至150瓦的偏壓功率來執行將氧化物層接觸氬電漿之步驟。在實施例中，以約30毫托至約50毫托的壓力來執行將氧化物層接觸氬電漿之步驟。在實施例中，執行將氧化物層接觸氬電漿之步驟持續5秒至約1分鐘的期間。參照圖3，可提供腔室外殼102以幫助、促進、或維持本文所述的處理狀態。在實施例中，處理序列包括將氧化物層220與足以清潔（諸如從氧化物層220及/或氧化物層220的頂表面230移除所有的或實質上所有的電弧放電源汙染物）的量的氬電漿接觸(如圖2A中的箭頭225所示)之步驟。
在實施例中，本發明的方法會適合在其中根據本發明的與氬電漿接觸的氧化物層經受進一步處理，諸如氧化物層220之上的硬遮罩層沉積與高壓狀態下的膜堆疊202的蝕刻。因此，儘管未顯示在圖1中，本發明的實施例包括後續在氧化物層220頂上沉積氮化物層240，諸如氮化鈦、氮化矽、及類似物。在實施例中，本發明的方法有用之處為其中在對於氧化物層220的具壓力的狀態下，諸如壓力約150毫托至約400毫托或約300毫托至約400毫托；在功率為約18千瓦至約30千瓦下；及/或在溫度大於攝氏350度氮化物層240（圖2B）沉積在氧化物層220頂上。
在實施例中，氮化物層240可直接形成在氧化物層220頂上。氮化物層240可使用本領域已知的任何合適PVD技術來形成。
在實施例中，在施加氮化物層240之後，膜堆疊包括足以用於諸如蝕刻的進一步處理的硬遮罩。在實施例中，氮化物層240具有適合用作硬遮罩以供蝕刻下方氧化物層220的厚度。在實施例中，氮化物層240之厚度為從約500埃至約5,000埃、從約1,000埃至約4,000埃，或從約1,500埃至約3,000埃。
現在參照圖3，顯示適用於執行本發明的處理的PVD腔室的圖解剖面視圖。例如，本發明的方法可使用商業上可由加州聖克拉拉的應用材料公司取得的PVD腔室來執行。合適的PVD腔室的特徵在之後一般地說明。然而，儘管之後說明的PVD腔室適用於按照本發明的方法，但其他腔室也可被使用或被修改以使用，以有利地完成本發明的方法。例如，可使用諸如Siconi Preclean腔室或可由加州聖克拉拉的應用材料公司取得的應用材料之PC XT或PC XTe型預清潔腔室的真空預清潔腔室。在替代實施例中，可使用其他類型腔室。
參照圖3，PVD腔室36一般包括腔室外殼102、靶材104、基板支撐件106、氣體入口108與排氣口110。腔室外殼102包括腔室底部112與腔室側壁114。狹縫閥115安置在腔室側壁114上以助於將基板116移送進出PVD腔室36。基板支撐件106安置在穿過腔室底部112的基板支撐舉升組件118上。通常，諸如加熱器的溫度控制元件（未示出）併入基板支撐件106內以控制在處理期間基板116的溫度。在一些實施例中，基板支撐件106由不鏽鋼製成，而溫度控制元件包含鉑/銠加熱器線圈。基板支撐舉升組件118將基板支撐件106在基板移送位置與基板處理位置之間垂直地移動。舉升銷組件120將基板116舉升離開基板支撐件106以助於在腔室和用於將基板移送進出腔室的機器葉片（未示出）之間移送基板116。
在實施例中，靶材104安置在腔室外殼102的頂部分中。在實施例中，靶材104直接位於基板支撐件106上方。靶材104一般包含支撐可濺射材料124的板的背板122。在實施例中，用於氮化物膜的典型靶材材料可包括鈦，用於與反應性濺射處理使用。背板122包括固定至腔室外殼102的凸緣部分126。在實施例中，諸如O環的密封128提供在背板122的凸緣部分126和腔室外殼102之間以建立並維持處理期間的腔室中的真空環境。磁鐵組件130安置在背板122上方以提供磁場增強，其增加鄰近靶材濺射表面的電漿密度（藉由捕捉電子）以增進靶材材料的濺射。
在實施例中，下半端罩132安置在腔室中以遮蔽腔室外殼102的內部表面免於沉積。下半端罩132從腔室側壁114的上部分延伸至在處理位置的基板支撐件106的周圍邊緣。夾圈134可經使用並可移除地安置在下半端罩132的內端緣136上。當基板支撐件106移動進入處理位置時，內端緣136圍繞基板支撐件106，而基板116的周圍部分138嚙合夾圈134的內端緣133並將夾圈134舉升離開下半端罩132的內端緣136。夾圈134用於夾住或固持基板116並在沉積處理期間遮蔽基板116的周圍部分138。或者，取代夾圈134，遮蔽蓋環（未示出）安置在下半端罩的內端緣上方。當基板支撐件移動進入處理位置時，遮蔽蓋環的內端緣定位在基板的周圍部分直接上方，以遮蔽基板支撐件106的周圍部分免於沉積。
在某些實施例中，上半端罩140安置在下半端罩132的上部分內並從腔室側壁114的上部分延伸至夾圈134的周圍邊緣142。在實施例中，上半端罩140包含的材料類似於包含靶材的材料，諸如鈦及其他金屬。在一些實施例中，上半端罩140是相較於接地的上半端罩提供電漿增加的離子化的浮動接地上半端罩。增加的離子化提供更多離子撞擊靶材104，由於來自靶材104的增加的濺射造成更大的沉積速率。或者，上半端罩140在沉積處理期間可接地。
安置在腔室外殼102的腔室側壁114中的氣體入口108將處理氣體導入腔室外殼102並藉由在上半端罩140與下半端罩132之間的流動進入處理空腔146。處理空腔146藉由靶材104、安置在處理位置的基板支撐件上的基板116及上半端罩140來界定。在實施例中，氬被引導穿過氣體入口108作為用於電漿的處理氣體源。排氣口110安置在腔室側壁114上以在沉積處理之前排空腔室並控制沉積處理期間的腔室壓力。在實施例中，排氣口110包括排氣閥156與排氣泵158。排氣閥156控制PVD腔室36的內部與排氣泵158之間的傳導。
為了供給偏壓至靶材104，電源152電氣地連接至靶材104。電源152可包括DC發電機與耦接至靶材104的DC匹配網路。電源152供給能量至處理空腔以在如本文所述的清潔處理或沉積處理期間在處理空腔中點燃並維特處理氣體的電漿。
排氣口110安置在腔室側壁114上以在沉積處理之前排空腔室，且控制在沉積處理期間的腔室壓力。在實施例中，排氣口110包括排氣閥156與排氣泵158。排氣閥156控制PVD腔室36的內部與排氣泵158之間的傳導。排氣泵158可包含與低溫泵聯合的渦輪分子泵以最小化腔室的泵回時間。或者，排氣泵158包含低壓泵、高壓泵、或低壓泵與高壓泵的組合。
在實施例中，清潔處理執行在位於濺射靶材104（在實施例中包含鈦）及包括諸如四乙氧基矽烷或TEOS的含碳層的基板116之間的處理區或處理空腔146中。在實施例中，靶材104可與PVD腔室36電氣地隔離並作為用於產生濺射電漿的處理電極。在清潔處理期間，電漿（通常源自諸如氬的惰性氣體）以50 sccm與150 sccm之間的流率（諸如100 sccm）被導入PVD腔室36的處理空腔146。在實施例中，75瓦至150瓦偏壓，諸如100瓦偏壓被施加至在約30毫托至50毫托的基板持續5秒至約1分鐘的期間。在一些實施例中，諸如TiN沉積，電源供給至濺射靶材104（靶材在負電壓），以與腔室壁在PVD腔室36內形成電場，且若期望時，安置在PVD腔室36中的基板支撐件106電氣地接地。PVD腔室36中生成的電場將諸如氬的濺射氣體離子化以形成濺射靶材104的濺射電漿，致使材料沉積在基板上。在濺射處理中，電漿通常藉由施加在濺射靶材的功率位準的DC或RF電壓而產生，功率位準從約100瓦至約20,000瓦，且更典型地從約100瓦至10,000瓦，且在一些實施例中在約4000瓦與約7000瓦之間。
在一些實施例中，PVD腔室36一般包括中央處理單元(central processing unit; CPU)190、支持電路系統192、及含有相關控制軟體191的記憶體。在一些實施例中，控制單元負責半導體基板處理所需的若干步驟的自動控制，諸如晶圓傳送、氣流控制、溫度控制、腔室排空、等等。控制單元與諸如腔室外殼102、靶材104、基板支撐件106、氣體入口108與排氣口110的各種部件之間的雙向連通透過統稱為訊號匯流排的若干訊號電纜來管理。在一些實施例中，PVD腔室36包括非暫態電腦可讀取媒體（諸如記憶體），具有儲存在其上的指令，當執行指令時，導致本發明的方法或致使PVD腔室36執行本發明的方法。
圖4是本發明的一種清潔膜堆疊202中氧化物層220的方法的流程圖。在實施例中，在處理序列402，一種清潔膜堆疊202中氧化物層220的方法包括以下步驟：將安置在低k介電層頂上的氧化物層與在足以清潔氧化物層的狀態下的氬電漿接觸，其中氧化物層與低k介電層安置在基板上且在膜堆疊內。在實施例中，清潔氧化物層指稱從氧化物層及/或氧化物層的頂表面移除電弧放電源或實質上所有電弧放電源。在實施例中，氧化物層220包含四乙氧基矽烷或由其形成的氧化矽之平面膜。在實施例中，以施加至基板為75瓦至150瓦的偏壓執行將氧化物層接觸氬電漿之步驟。在實施例中，以約30毫托至約50毫托的壓力執行將氧化物層接觸氬電漿之步驟持續5秒至約1分鐘的期間，其中氬以50 sccm與150 sccm之間的流率供給至基板。在一些實施例中，將氧化物層220的頂表面230與氬電漿接觸之步驟包括足以清潔氧化物層220的量的氬電漿，包括足以清潔氧化物層220的量，以當膜堆疊經受例如氮化物層硬遮罩的沉積的高壓下游處理時，抑制或消除諸如膜堆疊202的膜堆疊內的諸如氧化物層220的一或多層的電弧放電。在實施例中，氧化物層是氧化矽或二氧化矽。在一些實施例中，將氧化物層220的頂表面230接觸氬電漿之步驟包括足以移除氧化物層220的一部分的量的氬電漿，諸如移除跨越氧化物層220的頂表面的約5-15埃的材料。在一些實施例中，將氧化物層220的頂表面230接觸氬電漿之步驟包括足以移除氧化物層220的一部分的量的氬電漿，諸如藉由接觸足以移除氧化物層220的頂部分的量的氬電漿來移除跨越氧化物層220的頂表面的約5-15埃的材料，以當膜堆疊經受例如氮化物層硬遮罩的沉積的高壓下游處理時，抑制或消除膜堆疊202內的諸如氧化物層220的一或多層的電弧放電。在實施例中，氧化物層是氧化矽或二氧化矽。
圖5是一種減少膜堆疊中氧化物層的電弧放電的方法的流程圖。在實施例中，在處理序列502，一種減少膜堆疊202中氧化物層的電弧放電的方法包括以下步驟：將安置在低k介電層210頂上的氧化物層220與在足以清潔氧化物層的狀態下的氬電漿接觸（例如，箭頭225），其中氧化物層與低k介電層安置在基板200上且在膜堆疊202內。在實施例中，氧化物層220包含四乙氧基矽烷或由四乙氧基矽烷形成的氧化矽、及類似物的平面膜或實質上平面膜。在實施例中，以施加至基板為75瓦至150瓦的偏壓功率執行將氧化物層220接觸氬電漿之步驟。在實施例中，以約30毫托至約50毫托的壓力執行將氧化物層220接觸氬電漿之步驟持續5秒至約1分鐘的期間，其中氬以50 sccm與150 sccm之間的流率供給至基板。在一些實施例中，將氧化物層220接觸氬電漿之步驟包括足以清潔氧化物層220的量的氬電漿。在一些實施例中，足以清潔氧化物層220的量包括抑制或消除諸如氧化物層220的一或多層的電弧放電的量。例如，當膜堆疊經受例如氮化物層硬遮罩的沉積的高壓下游處理時，減少或消除膜堆疊202內的氧化物層220的電弧放電。參照圖2A與圖2B，氧化物層220顯示為膜堆疊內平坦的或實質上平坦的，膜堆疊諸如包括沉積在氧化物層220頂上或直接在氧化物層220頂上的氮化物層240的膜堆疊。在實施例中，減少電弧放電可指稱根據本發明之維持諸如平坦或實質上平坦的氧化物層的平坦的層或膜，氧化物層諸如具有氮化物層240沉積在氧化物層220頂上或直接在氧化物層220頂上的氧化物層220。在實施例中，減少氧化物層的電弧放電可指將氧化物層維持在平面或實質上平面的形狀。例如，在實施例中，氧化物層維持在平面或實質上平面形狀，其中當根據本發明的氮化物層240沉積在氧化物層220頂上或直接在氧化物層220頂上時，氧化物層的下表面與氧化物層的上表面平行定位或實質上平行定位。在實施例中，減少氧化物層的電弧放電可指稱氧化物層在平面或實質上平面的形狀，例如，氧化物層維持在平面或實質上平面的形狀，其中氧化物層的整個下表面與氧化物層的整個上表面平行定位或實質上平行定位，且下表面及上表面對於基板表面平行定位或實質上平行定位。
圖6是根據本發明的一種減少膜堆疊中氧化矽層的電弧放電的方法600的流程圖。在實施例中，方法600包括在處理序列602在低k介電層頂上沉積具有頂表面的氧化矽層，其中氧化矽層與低k介電層安置在基板上且在膜堆疊內。在一些實施例中，氧化矽層包括由諸如四乙氧基矽烷或TEOS的有機矽化合物形成的氧化矽或二氧化矽。在一些實施例中，氧化矽層是半導體膜堆疊內的平面膜或實質上平面膜。在實施例中，氧化矽層在至少一表面上基本上是平面的，或完全是平面的。
在實施例中，方法600包括在處理序列604將氧化矽層與足以清潔氧化矽層的量的氬電漿接觸之步驟。在一些實施例中，以施加至基板為75瓦至150瓦的偏壓功率執行將氧化矽層接觸氬電漿之步驟。在一些實施例中，以約30毫托至約50毫托的壓力執行將氧化矽層接觸氬電漿之步驟。在一些實施例中，執行將氧化矽層接觸氬電漿之步驟持續5秒至約1分鐘的期間。在一些實施例中，以50 sccm與150 sccm之間的流率將氬供給至基板來執行將氧化矽層接觸氬電漿之步驟。
在實施例中，方法600包括在處理序列606在氧化矽層頂上沉積氮化物層之步驟。在實施例中，在氧化矽層頂上沉積氮化物層之後，氧化矽層是平面或實質上平面的膜。例如，在實施例中，氧化矽層維持在平面或實質上平面的形狀，其中氧化矽層的下表面與氧化矽層的上表面平行定位或實質上平行定位。在另一實例中，參照圖2A與圖2B，氧化物層220（以剖面顯示）包括如圖示與所說明的實質上平面的頂表面230，而無翹曲或凹陷的，或厚度上實質的改變。在實施例中，實質上平面可指稱實質上平坦層，諸如圖2B中的氧化物層220。在一些實施例中，氮化物層是氮化鈦。在實施例中，氮化物層在約300毫托至約400毫托的壓力下沉積在氧化矽層頂上。在實施例中，氮化物層在約150毫托至約400毫托或約300毫托至約400毫托的壓力下沉積在氧化矽層頂上。在實施例中，氮化物層在約18千瓦至約30千瓦的功率下沉積在氧化矽層頂上。在實施例中，氮化物層在大於攝氏350度的溫度下沉積在氧化矽層頂上。
圖7是根據本發明的一種清潔膜堆疊中氧化矽層的方法700的流程圖。在實施例中，方法700包括在處理序列702將安置在碳氧化矽低k介電層頂上的氧化矽層與在足以清潔氧化矽層的狀態下的氬電漿接觸之步驟，其中氧化矽層與碳氧化矽低k介電層安置在基板上且在膜堆疊內。在實施例中，氧化矽層包含由四乙氧基矽烷形成的平面膜。在一些實施例中，以施加至基板為75瓦至150瓦的偏壓功率來執行將氧化矽層接觸氬電漿之步驟。在一些實施例中，以約30毫托至約50毫托的壓力來執行將氧化矽層接觸氬電漿之步驟。在一些實施例中，將氧化矽層接觸氬電漿之步驟持續5秒至約1分鐘的期間。在實施例中，以50 sccm與150 sccm之間的流率將氬供給至基板來執行將氧化矽層接觸氬電漿之步驟。
圖8是根據本發明的一種形成半導體膜堆疊的方法800的流程圖。在實施例中，一種形成半導體膜堆疊的方法包括在802將安置在碳氧化矽低k介電層頂上的氧化矽層與在足以清潔氧化矽層的狀態下的氬電漿接觸之步驟，其中氧化矽層與碳氧化矽低k介電層安置在基板上且在膜堆疊內。在實施例中，氧化矽層包含由四乙氧基矽烷形成的平面膜。在一些實施例中，以施加至基板為75瓦至150瓦的偏壓功率來執行將氧化矽層接觸氬電漿之步驟。在一些實施例中，以約30毫托至約50毫托的壓力來執行將氧化矽層接觸氬電漿之步驟。在一些實施例中，將氧化矽層接觸氬電漿之步驟持續5秒至約1分鐘的期間。在實施例中，以50 sccm與150 sccm之間的流率將氬供給至基板來執行將氧化矽層接觸氬電漿之步驟。
在實施例中，諸如圖2B所示的膜堆疊的半導體膜堆疊包括複數個層，諸如氮化物層240、氧化物層220、低k介電層210與基板200，其中複數個層中的各層具有平面或實質上平面形狀。例如，複數個層中的各層被設置為一層的表面與相鄰層的相鄰表面為平行或實質上平行組態。例如，在實施例中，氧化物層220的頂層經設置以與氮化物層240的底表面為平行或實質上平行組態。
在一些實施例中，本發明涉及具有儲存在其上的指令的非暫態電腦可讀取媒體，當執行指令時，導致一種減少膜堆疊中氧化矽層的電弧放電的方法，包括以下步驟：在低k介電層頂上沉積具有頂表面的氧化矽層，其中氧化矽層與低k介電層安置在基板上且在膜堆疊內；將氧化矽層與足以清潔氧化矽層的量的氬電漿接觸；及在氧化矽層頂上沉積氮化物層。
在一些實施例中，本發明涉及具有儲存在其上的指令的非暫態電腦可讀取媒體，當執行指令時，導致一種清潔膜堆疊中氧化矽層的方法，包括以下步驟：將安置在碳氧化矽低k介電層頂上的氧化矽層與在足以清潔氧化矽層的狀態下的氬電漿接觸，其中氧化矽層與碳氧化矽低k介電層安置在基板上且在膜堆疊內。
在一些實施例中，本發明涉及具有儲存在其上的指令的非暫態電腦可讀取媒體，當執行指令時，導致一種形成半導體膜堆疊的方法，包括以下步驟：將安置在碳氧化矽低k介電層頂上的氧化矽層與在足以清潔氧化矽層的狀態下的氬電漿接觸，其中氧化矽層與碳氧化矽低k介電層安置在基板上且在膜堆疊內。
儘管前述內容關於本發明的實施例，但在不背離本發明的基本範疇下可構思出本發明的其他與進一步實施例。
36:PVD腔室 100:序列 102:腔室外殼 103:步驟 104:步驟 108:氣體入口 110:排氣口 112:腔室底部 114:腔室側壁 115:狹縫閥 116:基板 118:基板支撐舉升組件 120:舉升銷組件 122:背板 124:可濺射材料 126:凸緣部分 128:密封 130:磁鐵組件 132:下半端罩 133:內端緣 134:夾圈 136:內端緣 138:周圍部分 140:上半端罩 146:處理空腔 152:電源 156:排氣閥 158:排氣泵 190:CPU 191:軟體 192:支持電路系統 200:基板 202:膜堆疊 210:低k介電層 220:氧化物層 225:箭頭 230:頂表面 240:氮化物層 400:方法 402:處理序列 500:方法 502:處理序列 600:方法 602:處理序列 604:處理序列 606:處理序列 700:方法 702:處理序列 800:方法 802:處理序列
藉由參照描繪在隨附圖式中的繪示實施例，可理解簡短總結於上並在之後更詳細說明之本發明的實施例。然而，隨附圖式僅繪示本發明的典型實施例且因而不當作限制本發明的範疇，由於本發明可容許其他等效實施例。
圖1是根據本發明的一實施例之製造半導體膜堆疊的方法的流程圖；
圖2A-2B描繪具有根據圖1的方法形成的膜堆疊的基板的一系列圖解剖面視圖；
圖3描繪適用於根據本發明之氬處理的處理腔室；
圖4是一種清潔本發明的膜堆疊中氧化物層的方法的流程圖；
圖5是根據本發明的一種減少膜堆疊中氧化物層的電弧放電的方法的流程圖；
圖6是根據本發明的一種減少膜堆疊中氧化矽層的電弧放電的方法的流程圖；
圖7是根據本發明的一種清潔膜堆疊中氧化矽層的方法的流程圖；及
圖8是根據本發明的一種形成半導體膜堆疊的方法的流程圖。
為了易於理解，已儘可能使用相同元件符號指代圖式中共通的相同元件。圖式並未按比例描繪且可被簡化以明瞭。一實施例的元件與特徵可有利地併入其他實施例中而不需進一步闡明。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:序列
103:步驟
104:步驟

Claims (20)

  1. 一種減少一膜堆疊中一氧化矽層的電弧放電的方法，包含以下步驟： 在一低k介電層頂上沉積具有一頂表面的一氧化矽層，其中該氧化矽層與該低k介電層安置在一基板上且在一膜堆疊內； 將該氧化矽層與氬電漿接觸，該氬電漿的量足以清潔該氧化矽層；以及 在該氧化矽層頂上沉積一氮化物層。
  2. 如請求項1所述之方法，其中該氧化矽層包含由一有機矽化合物形成的氧化矽或二氧化矽。
  3. 如請求項1或2所述之方法，其中以施加至該基板為75瓦至150瓦的一偏壓功率執行將該氧化矽層接觸氬電漿之步驟。
  4. 如請求項1或2所述之方法，其中以約30毫托至約50毫托的一壓力執行將該氧化矽層接觸氬電漿之步驟。
  5. 如請求項1或2所述之方法，其中執行將該氧化矽層接觸氬電漿之步驟持續5秒至約1分鐘的一期間。
  6. 如請求項1或2所述之方法，其中以50 sccm與150 sccm之間的一流率施加至該基板的氬執行將該氧化矽層接觸氬電漿之步驟。
  7. 如請求項1或2所述之方法，其中該氧化矽層是一平面膜。
  8. 如請求項1或2所述之方法，其中在該氧化矽層頂上沉積該氮化物層之後，該氧化矽層為一實質上平面膜。
  9. 如請求項8所述之方法，其中該氮化物層是氮化鈦。
  10. 如請求項8所述之方法，其中該氮化物層在約150毫托至約400毫托的一壓力下沉積在該氧化矽層頂上。
  11. 如請求項8所述之方法，其中該氮化物層在約300毫托至約400毫托的一壓力下沉積在該氧化矽層頂上。
  12. 如請求項8所述之方法，其中該氮化物層在約18千瓦至約30千瓦的一功率下沉積在該氧化矽層頂上。
  13. 如請求項8所述之方法，其中該氮化物層在大於攝氏350度的一溫度下沉積在該氧化矽層頂上。
  14. 一種清潔一膜堆疊中一氧化矽層的方法，包含以下步驟： 將安置在一碳氧化矽低k介電層頂上的一氧化矽層與足以清潔該氧化矽層的狀態下的氬電漿接觸，其中該氧化矽層與該碳氧化矽低k介電層安置在一基板上且在一膜堆疊內。
  15. 如請求項14所述之方法，其中該氧化矽層包含一由四乙氧基矽烷形成的平面膜。
  16. 如請求項14或15所述之方法，其中以施加至該基板為75瓦至150瓦的一偏壓功率執行將該氧化矽層接觸氬電漿之步驟。
  17. 如請求項14或15所述之方法，其中以約30毫托至約50毫托的一壓力執行將該氧化矽層接觸氬電漿之步驟。
  18. 如請求項14或15所述之方法，其中執行將該氧化矽層接觸氬電漿之步驟持續5秒至約1分鐘的一期間。
  19. 如請求項14或15所述之方法，其中以50 sccm與150 sccm之間的一流率施加至該基板的氬執行將該氧化矽層接觸氬電漿之步驟。
  20. 一種形成一半導體膜堆疊的方法，包含以下步驟： 將安置在一碳氧化矽低k介電層頂上的一氧化矽層與足以清潔該氧化矽層的狀態下的氬電漿接觸，其中該氧化矽層與該碳氧化矽低k介電層安置在一基板上且在一膜堆疊內。
TW108146884A 2018-12-21 2019-12-20 清潔膜堆疊中之氧化物層以消除下游處理期間之電弧放電之方法 TW202027225A (zh)

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