KR101565174B1 - 기판 처리 방법 - Google Patents

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후미코 야마시타
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은 처리 대상막에 있어서 형상이 균일한 개구부를 형성할 수 있는 기판처리방법을 제공한다. 본 발명에 따르면, 피처리막(37)과, 피처리막(37) 위에 형성된 복수의 소폭의 라인(38a)으로 이루어지는 포토 레지스트 막(38)과, 각 라인(38a)의 사이에서 노출하는 피처리막(37) 및 라인(38a)을 덮는 Si 산화막(40)을 가지는 웨이퍼(W)에 있어서, Si 산화막(40)에 에칭을 실시해서 포토 레지스트 막(38) 및 각 라인(38a)의 사이의 피처리막(37)을 노출시켜, 노출한 포토 레지스트 막(38)을 선택적으로 제거하고, 또한 잔존하는 Si 산화막(40)(한 쌍의 라인(42a, 42b))에 에칭을 실시한다.

Description

기판 처리 방법 {SUBSTRATE PROCESSING METHOD}
본 발명은 기판처리방법에 관한 것으로, 특히, 마스크 막에 있어서 극소의 피치로 복수의 선상(線狀)부분을 형성하는 기판처리방법에 관한 것이다.
반도체 디바이스의 미소화에 따라，가까운 장래에, 반도체 디바이스의 제조 과정에서 극소의 피치, 예를 들면, 30nm 정도의 피치로 절연막 등에 트렌치 등을 마련하는 것이 요구될 것으로 예상되기 때문에, 마스크 막에 있어서 극소의 피치로 형성되는 복수의 선상부분(라인)를 형성할 필요가 있다.
종래의 레이저광 등을 이용한 포토리소그래피(photolithography)에서는, 폭의 현상 한계가 50nm 정도이기 때문에, 마스크 막으로서의 포토 레지스트 막에 있어서 50nm보다 작은 피치로 복수의 라인을 한번에 형성하는 것은 곤란하다.
따라서, 최근에는, 포토 레지스트 막에 있어서 극소의 피치로 복수의 라인을 형성하는 기술로서 더블 패터닝 처리가 개발되어 있다. 더블 패터닝 처리의 대표예로서는, 기판 위에 하층막, 중간층막 및 제 1 레지스트 막을 형성한 후, 1회째의 노광을 실행하여, 제 1 레지스트 패턴을 형성한다. 그 후, 제 1 레지스트 패턴을 중간층막에 전사하여, 제 １ 중간층 패턴을 형성한 후, 그 위에 제 ２ 레지스트 막을 형성하고, 2회째의 노광을 실행하여, 제 ２ 레지스트 패턴을 형성한다. 그 후, 제 2 레지스트 패턴을 중간층막에 전사하여, 극소의 피치로 형성된 복수의 라인을 갖는 제 2 중간층 패턴을 형성한다(예를 들면, 특허문헌 1 참조).
그런데, 마스크 막으로서는 포토 레지스트 막뿐만 아니라 탄화규소(SiC) 등의 실리콘계 재료로 이루어진 하드 마스크 막도 이용된다. 하드 마스크 막에 있어서의 더블 패터닝 처리의 대표예로서는, 도 ７a 내지 7e에 도시하는 바와 같이, 우선 처리 대상막(70) 위에 형성된 복수의 라인(71a)으로 이루어진 유기막(71)을 에칭해서 각 라인(71a)의 폭을 30nm 정도까지 축소하고(도 7a), CVD (Chemical Vapor Deposition) 처리에 의해 각 라인(71a) 및 처리 대상막(70)을 Ｓi(실리콘) 산화막(72)으로 균등하게 덮는다 (도 ７b). 이 때, 각 라인(71a)은 보다 폭이 큰 라인(72a)이 된다. 그 후, 이방성 에칭에 의해 각 라인(72a) 사이의 산화막(72)과 각 라인(72a) 상부의 Ｓi 산화막(72)을 제거한다 (도 7c). 이어서, 애싱에 의해 각 라인(72a)에 있어서 노출한 유기막(71)을 제거하여 각 라인(72a)을 각각 한 쌍의 라인(74a, 74b)으로 전환한다(도 ７d). 이 한 쌍의 라인(74a, 74b) 사이의 피치는 라인(71a)의 폭과 거의 동일하므로, 라인(74a, 74b)은 약 30nm 정도의 피치의 라인을 갖는 마스크 막으로서 이용하는 것도 가능하다.
(특허문헌1) 일본 특허공개 2008-258562호 공보
그러나, 유기막(71)을 제거할 때, 입사각이 처리 대상막(70)에 대하여 수직하지 않은 이온이 각 라인(72a)의 유기막(71)이 제거된 공간(73)에 입사되어, 해당 공간(73)을 그 상부를 제외하고 확대시킨다. 그 결과, 각 한 쌍의 라인(74a, 74b)은, 「게의 발톱」과 같은, 쌍으로 비대칭의 측벽(sidewall)을 형성한다 (도 7d). 구체적으로는, 한쪽의 라인의 상부 선단이 다른 쪽의 라인을 향해서 굴곡한다. 그 후, 각 한 쌍의 라인(74a, 74b)(이들은 Si 산화막(72)으로 이루어진다)을 마스크로 하여 처리 대상막(70)을 에칭해서 해당 처리 대상막(70)에 개구부(75)를 형성할 때, 공간(73)에 진입한 이온의 일부는 각 라인(74a, 74b)의 선단 굴곡 부분에 충돌해서 생각지 않은 방향으로 반사되는 일이 있고 (도 7d 중의 화살표 참조), 해당 이온은 처리 대상막(70)에 수직으로 충돌하지 않는다. 그 결과, 개구부(75)의 단면 형상은 순수한 직사각형으로 되지 않고, 중간이 부풀어 오른 직사각형을 나타낸다 (도 ７e).
본 발명의 목적은, 처리 대상막에 있어서 형상이 균일한 개구부를 형성할 수 있는 기판처리방법을 제공하는 것에 있다.
본 발명에 따른 기판 처리 방법은, 처리 대상막과, 해당 처리 대상막 위에 형성된 복수의 소폭의 선상부분으로 이루어진 유기막과, 각 상기 선상부분의 사이에서 노출하는 상기 처리 대상막 및 상기 선상부분을 덮는 경질막을 갖는 기판을 처리하는 기판 처리 방법에 있어서, 상기 경질막에 에칭을 실시해서 상기 유기막 및 각 상기 선상부분 사이의 상기 처리 대상막을 노출시키는 제 １ 에칭 스텝과, 상기 노출한 유기막을 선택적으로 제거하는 애싱 스텝과, 잔존하는 상기 경질막에 에칭을 실시하는 제 ２ 에칭 스텝을 갖는다.
본 발명에 따른 기판 처리 방법은, 상기 제 2 에칭 스텝에서 에칭이 실시된 후에 잔존하는 상기 경질막을 마스크로 하여 상기 처리 대상막에 에칭을 실시하는 제 ３ 에칭 스텝을 더 포함한다.
본 발명에 따른 기판 처리 방법에 있어서, 상기 제 ２ 에칭 스텝은 소정의 시간 동안만 계속해서 실행된다.
본 발명에 따른 기판 처리 방법에 있어서, 상기 기판은 이온 인입용의 고주파전력이 인가되는 탑재대에 탑재되고, 상기 제 ２ 에칭 스텝에서는, 100W 이하의 상기 이온 인입용의 고주파 전력이 상기 탑재대에 인가된다.
본 발명에 따른 기판 처리 방법에 있어서, 상기 애싱 스텝 및 상기 제 ２ 에칭 스텝이 반복된다.
본 발명에 따른 기판 처리 방법에 있어서, 상기 경질막은 실리콘을 포함하는 산화막으로 이루어진다.
본 발명에 따른 기판 처리 방법은, 처리 대상막과, 해당 처리 대상막 위에 형성된 제 １ 경질막과, 해당 제 １ 경질막 위에 형성된 복수의 소폭의 선상부분으로 이루어진 유기막과, 각 상기 선상부분 사이에서 노출하는 상기 제 １ 경질막 및 상기 선상부분을 덮는 제 ２ 경질막을 가지는 기판을 처리하는 기판처리방법에 있어서, 상기 제 ２ 경질막에 에칭을 실시해서 상기 유기막 및 각 상기 선상부분 사이의 상기 제 １ 경질막을 노출시키는 제 １ 에칭 스텝과, 상기 노출한 유기막을 선택적으로 제거하는 애싱 스텝과, 잔존하는 상기 제 ２ 경질막 및 상기 노출한 제 １ 경질막에 에칭을 실시하는 제 ２ 에칭 스텝을 갖는다.
본 발명에 따른 기판 처리 방법은, 상기 제 ２ 에칭 스텝에서 에칭이 실시된 후에 잔존하는 상기 제 ２ 경질막 및 상기 제 １ 경질막을 마스크로 하여 상기 처리 대상막에 에칭을 실시하는 제 ３ 에칭 스텝을 더 포함한다.
본 발명의 기판처리방법에 따르면，유기막을 덮는 경질막에 에칭이 실시되어 유기막이 노출되고, 상기 노출한 유기막이 선택적으로 제거된 후, 잔존하는 경질막에 에칭이 실시된다. 유기막이 제거된 후, 해당 유기막을 덮고 있던 경질막이 쌍으로 이루어지는 비대칭의 선상부분으로 되고, 한 쪽의 선상부분의 상부 선단이 다른 방면의 선상부분을 향해서 굴곡하지만, 일반적으로 에칭에서는 뾰족한 부분이 집중적으로 제거되는 경향이 있으므로, 이 후의 경질막의 에칭에 있어서 선단 굴곡 부분이 집중적으로 제거되어서 한 쌍의 선상부분은 각각 거의 좌우 대칭 형상을 나타내게 된다. 따라서, 경질막에 있어서의 상기 한 쌍의 선상부분을 마스크 막으로서 이용해서 처리 대상막을 에칭할 때, 한 쌍의 선상부분 사이의 공간에 진입한 이온은 선단 굴곡 부분에 충돌하지 않고, 처리 대상막에 거의 수직으로 충돌한다. 그 결과, 처리 대상막에 있어서 거의 균등한 개구부를 형성하는 것이 가능하다.
본 발명의 기판처리방법에 따르면，한 쌍의 비대칭의 선상부분에는 소정의 시간 동안에만 계속해서 에칭이 실시되므로, 소정의 시간을, 선굴곡된 끝부분이 제거되는데 걸리는 시간 이상으로 설정하면, 한 쌍의 선상부분 각각을 확실하게 좌우 대칭 형상으로 성형할 수 있고, 상기 소정의 시간을, 한 쌍의 선상부분이 완전히 제거되는데 걸리는 시간 이하로 설정하면, 한 쌍의 선상부분을 확실하게 남길 수 있어서, 마스크 막이 소멸하는 것을 더욱 방지할 수 있다.
본 발명의 기판처리방법에 따르면，한 쌍의 선상부분에 에칭이 실시될 때, 탑재대에 인가되는 이온 인입용의 고주파 전력은 100W 이하이므로, 한 쌍의 선상부분이 급격하게 제거되지 않기 때문에, 에칭이 계속되는 시간을 조정함으로써 한 쌍의 선상부분을 원하는 형상으로 성형할 수 있다.
본 발명의 기판처리방법에 따르면，한 쌍의 선상부분 사이의 유기막의 선택적인 제거와, 한 쌍의 선상부분의 에칭이 반복되므로, 유기막이 제거될 때, 한 쌍의 부분 사이의 공간이 확대되어서 비대칭 형상이 발생해도, 에칭이 계속되기 때문에 선단 굴곡 부분이 제거되어, 나머지 유기막이 제거된다. 따라서, 유기막 제거시, 비대칭 형상이 형성되는 것을 억제할 수 있다.
본 발명의 기판처리방법에 따르면，제 １ 경질막 및 유기막을 덮는 제 ２ 경질막에 에칭이 실시되어서 제 １ 경질막 및 유기막이 노출되고, 상기 노출한 유기막이 선택적으로 제거된 후, 잔존하는 제 ２ 경질막 및 제 １ 경질막에 에칭이 실시된다. 유기막이 제거된 후, 해당 유기막을 덮고 있던 제 ２ 경질막이 한 쌍의 선상부분으로 되고, 해당 한 쌍의 선상부분은 비대칭형상을 나타내며, 한쪽의 선상부분의 상부 선단이 다른 쪽의 선상부분을 향해서 굴곡하지만, 일반적으로 에칭에서는 뾰족한 부분이 집중적으로 제거되는 경향이 있으므로, 이 후의 제 ２ 경질막의 에칭에서 선단 굴곡 부분이 집중적으로 제거되어서 한 쌍의 선상부분은 각각 거의 좌우 대칭 형상을 나타내게 된다. 여기에서, 한 쌍의 선상부분의 제거량이 많으면, 계속되는 처리 대상막의 에칭에서 마스크 막으로서 기능하지 못하는 우려가 있지만, 제 ２ 경질막의 에칭시, 노출한 제 １ 경질막은 제거되지만 제 ２ 경질막으로 이루어진 한 쌍의 선상부분 아래의 제 １ 경질막은 제거되지 않으므로, 한 쌍의 선상부분을 제 １ 경질막으로 전사할 수 있기 때문에, 한 쌍의 선상부분은 더욱 확실하게 마스크 막으로서 기능할 수 있다. 또한, 전사된 한 쌍의 선상부분은, 선단 굴곡 부분이 제거된 제 １ 경질막으로 이루어진 한 쌍의 선상부분은 마스크 막으로 해서 형성되므로, 형상이 거의 흐트러지지 않는다. 따라서, 전사된 한 쌍의 선상부분을 마스크 막으로 이용해서 처리 대상막을 에칭할 때는, 처리 대상막에 거의 수직으로 충돌한다. 그 결과, 처리 대상막에 있어서 거의 균등하게 개구부를 형성할 수 있다.
도 1은 본 발명의 제 １ 실시예에 따른 기판처리방법으로서 극소 피치 라인 형성 처리의 주요부를 실행하는 플라즈마 처리장치의 구성을 개략적으로 나타내는 단면도이다.
도 2는 본 실시예에 따른 기판처리방법으로서의 극소 피치 라인 형성 처리가 실시되는 웨이퍼의 구조를 개략적으로 나타내는 확대 단면도이다.
도 3은 실시예에 따른 기판처리방법으로서 극소 피치 라인 형성 처리를 나타내는 공정도이다.
도 4a와 4b는 도 3(A) 및 3(B)의 극소 피치 라인 형성 처리가 실시될 때의 각 라인의 측부 형상의 변화를 나타내는 평면도로서, 도 4a는 도 3(A)의 극소 피치 라인 형성 처리가 실시되기 전의 측부 형상을 나타내고, 도 4b는 도 3의 극소 피치 라인 형성 처리가 실시된 후의 측부 형상을 나타낸다.
도 5는 본 발명의 제 2 실시예에 따른 기판처리방법으로서 극소 피치 라인 형성 처리가 실시되는 웨이퍼의 구조를 개략적으로 나타내는 확대 단면도이다.
도 6a 내지 6f은 본 실시예에 따른 기판처리방법으로서 극소 피치 라인 형성 처리를 나타내는 공정도이다.
도 7a 내지 7e는 종래의 하드 마스크 막에 있어서의 더블 패터닝 처리를 나타내는 공정도이다.
이하, 본 발명의 실시예에 대해서 도면을 참조하면서 상세히 설명한다.
우선, 본 발명의 제 １ 실시예에 따른 기판처리방법에 대해서 설명한다.
도 １은, 본 실시예에 따른 기판처리방법으로서의 극소 피치 라인 형성 처리의 주요부를 실행하는 플라즈마 처리장치의 구성을 개략적으로 나타내는 단면도이다.
도 １에 있어서, 플라즈마 처리장치(10)는, 예를 들면, 직경이 300mm인 웨이퍼(W)를 수용하는 챔버(11)를 가지며, 해당 챔버(11) 내에는 반도체 디바이스용의 웨이퍼(W)를 탑재하는 원주 형상의 서셉터(12)(탑재대)가 배치되어 있다. 플라즈마 처리장치(10)에서는, 챔버(11)의 내측벽과 서셉터(12)의 측면에 의해, 서셉터(12) 위쪽의 가스를 챔버(11)의 밖으로 배출하는 유로로서 기능하는 측방 배기로(13)가 형성된다. 이 측방 배기로(13)의 도중에는 배기 플레이트(14)가 배치된다.
배기 플레이트(14)는 다수의 관통공을 갖는 판형상 부재이며, 챔버(11) 내부를 상부와 하부로 구획하는 구획판으로서 기능한다. 배기 플레이트(14)에 의해 구획된 챔버(11) 내부의 상부(이하, 「반응실」이라 함)(15)에는 플라즈마가 발생한다. 또한, 챔버(11) 내부의 하부 (이하, 「배기실(매니폴드)」이라 함)(16)에는 챔버(11) 내의 가스를 배출하는 배기관(17)이 접속된다. 배기 플레이트(14)는 반응실(15)에 발생하는 플라즈마를 포착 또는 반사해서 매니폴드(61)로의 누설을 방지한다.
배기관(17)에는 TMP(Turbo Molecular Pump) 및 DP(Dry Pump)(함께 도시하지 않음)가 접속되고, 이들 펌프는 챔버(11) 내를 진공배기해서 감압한다. 구체적으로는, DP는 챔버(11) 내를 대기압으로부터 중진공상태(예를 들면, 1.3×10Pa(0.1Torr) 이하)까지 감압하고, TMP는 DP와 협동해서 챔버(11) 내를 중진공상태보다 낮은 압력인 고진공상태 (예를 들면, 1.3×10-3Pa(1.0×10-5Torr) 이하)까지 감압한다. 또, 챔버(11) 내의 압력은 APC 밸브(도시하지 않음)에 의해 제어된다.
챔버(11) 내의 서셉터(12)에는 제 １ 고주파 전원(18)이 제 １ 정합기(19)를 거쳐서 접속되고, 또한 제 ２ 고주파 전원(20)이 제 ２ 정합기(21)를 거쳐서 접속되고 있고, 제 １ 고주파 전원(18)은 비교적 낮은 주파수, 예를 들면, 2MHz의 이온 인입용의 고주파 전력을 서셉터(12)에 인가하고, 제 ２ 고주파 전원(20)은 비교적 높은 주파수, 예를 들면, 100MHz의 플라즈마 생성용의 고주파 전력을 서셉터(12)에 인가한다. 이에 따라, 서셉터(12)는 전극으로서 기능한다. 또한, 제 １ 정합기(19) 및 제 ２ 정합기(21)는, 서셉터(12)로부터의 고주파 전력의 반사를 저감해서 고주파 전력의 서셉터(12)에의 인가 효율을 최대로 한다.
서셉터(12)의 상부에는, 정전 전극판(22)을 내부에 가지는 정전 척(23)이 배치되어 있다. 정전 척(23)은 어떤 직경을 가지는 하부 원판형상부재 위에, 해당 하부 원판형상부재보다 직경이 작은 상부 원판형상부재를 포갠 형상을 나타낸다. 또, 정전 척(23)은 세라믹스로 구성되어 있다.
정전 전극판(22)에는 직류전원(24)이 접속되고, 정전 전극판(22)에 양의 직류 전압이 인가되면, 웨이퍼(W)의 정전 척(23)측의 면(이하, 「이면」이라 함)에는 음의 전위가 발생해서 정전 전극판 (22) 및 웨이퍼(W)의 이면의 사이에 전위차가 발생하고, 해당 전위차에 기인하는 쿨롱력 또는 죤슨·라벡력에 의해서, 웨이퍼(W)는 정전 척(23)에 있어서의 상부 원판형상부재 위에 흡착 유지된다.
또한, 정전 척(23)에는, 흡착 유지된 웨이퍼(W)를 둘러싸도록 링형상 부재인 포커스 링(25)이 탑재된다. 포커스 링(25)은, 도전체, 예를 들면, 웨이퍼(W)를 구성하는 재료와 동일한 단결정 실리콘으로 구성된다. 포커스 링(25)은 도전체로 이루어지므로, 플라즈마의 분포 구역을 웨이퍼(Ｗ) 위뿐만 아니라 해당 포커스 링(25) 위까지 확대해서 웨이퍼(W)의 주연부 위에 있어서의 플라즈마 밀도를 해당 웨이퍼(W)의 중앙부 위에 있어서의 플라즈마 밀도와 동일한 정도로 유지한다. 이에 따라, 웨이퍼(W)의 전면에 실시되는 플라즈마 에칭 처리의 균일성을 확보할 수 있다.
서셉터(12)의 내부에는, 예를 들면, 원주방향으로 연장하는 환상의 냉매실(26)이 마련된다. 이 냉매실(26)에는, 칠러 유닛(도시하지 않음)으로부터 냉매용 배관(27)을 거쳐서 저온의 냉매, 예를 들면, 냉각수나 갈덴(등록상표)이 순환 공급된다. 해당 저온의 냉매에 의해 냉각된 서셉터(12)는 정전 척(23)을 거쳐서 웨이퍼(W) 및 포커스 링(25)을 냉각한다.
정전 척(23)에 있어서의 상부 원판형상부재의 상면의 웨이퍼(W)가 흡착 유지되는 부분(이하, 「흡착면」이라 함)에는, 복수의 전열 가스 공급 구멍(28)이 개구되어 있다. 이들 복수의 전열 가스 공급 구멍(28)은, 전열 가스 공급 라인(29)을 사이에 두고 전열 가스 공급부(도시하지 않음)에 접속되고, 해당 전열 가스 공급부는 전열 가스로서의 He(헬륨) 가스를, 전열 가스 공급 구멍(28)을 거쳐서 흡착면 및 웨이퍼(W) 이면의 간극에 공급한다. 흡착면 및 웨이퍼(W)의 이면의 간극으로 공급된 헬륨 가스는 웨이퍼(W)의 열을 정전 척(23)에 효과적으로 전달한다.
챔버(11)의 천장부에는, 서셉터(12)와 대향하도록 샤워헤드(30)가 배치되어 있다. 샤워헤드(30)는, 상부전극(31)과, 해당 상부전극(31)을 착탈 가능하게 지지하는 쿨링 플레이트(32)와, 해당 쿨링 플레이트(32)를 덮는 덮개(33)를 가진다. 상부전극(31)은 두께 방향으로 관통하는 다수의 가스 구멍(34)을 갖는 도전성의 원판형상부재로 이루어진다. 또한, 쿨링 플레이트(32)의 내부에는 버퍼실(35)이 마련되고, 이 버퍼실(35)에는 처리 가스 도입 관(36)이 접속되어 있다.
플라즈마 처리장치(10)에서는, 처리 가스 도입 관(36)으로부터 버퍼실(35)로 공급된 처리 가스가 가스 구멍(34)을 거쳐서 반응실(15) 내부에 도입되고, 이 도입된 처리 가스는, 제 ２ 고주파 전원(20)으로부터 서셉터(12)를 거쳐서 반응실(15) 내부에 인가된 플라즈마 생성용의 고주파 전력에 의해 여기되어 플라즈마화 된다. 해당 플라즈마는, 제 １ 고주파전원(18)이 서셉터(12)에 인가하는 이온 인입용의 고주파 전력에 의해 탑재 웨이퍼(W)를 향해서 인입되어, 해당 웨이퍼(W)에 플라즈마 에칭 처리를 실시한다.
상술한 플라즈마 처리장치(10)의 각 구성 부품의 동작은, 플라즈마 처리장치(10)가 구비하는 제어부(도시하지 않음)의 CPU가 플라즈마 에칭 처리에 대응하는 프로그램에 따라 제어한다.
도 ２는, 본 실시예에 따른 기판처리방법으로서 극소 피치 라인 형성 처리가 실시되는 웨이퍼의 구조를 개략적으로 나타내는 확대 단면도이다.
도 2에 있어서, 웨이퍼(W)는, 피처리막(37)(처리 대상막) 위에 형성된 포토 레지스트 막(38)을 구비한다. 피처리막(37)은, 예를 들면, 폴리 실리콘으로 이루어진다. 또한, 포토 레지스트 막(38)은, 예를 들면, 포지티브(positive)형의 감광성 수지로 이루어지며, 포토 레지스트 막(38)은 리소그래피에 의해 복수의 라인(선상부분)(38a)을 갖도록 형성되고, 각 피처리막(37)을 노출시키는 개구부(39)를 가진다. 각 라인(38a)의 폭은, 리소그래피에 의해 형성된 직후는 약 60nm 이상이지만, 산소 래디컬을 이용한 애싱 등에 의해 약 30nm로 축소되어 있다.
이 웨이퍼(W)에서는 후술하는 극소 피치 라인 형성 처리에 의해, 폭이 약 30nm로 축소된 라인(38a)을 이용하여 마스크 막에 있어서 해당 라인(38a)의 폭과 거의 동일한 폭의 개구부(41)를 형성한다.
도 3은, 본 실시예에 따른 기판처리방법으로서의 극소 피치 라인 형성 처리를 나타내는 공정도이다.
도 3에 있어서, 우선, 웨이퍼(W)를 준비해서 도시하지 않은 성막장치에 반입하며(도 3(A)), 해당 웨이퍼(W)에 CVD 처리를 실시해서 그 표면에 Si 산화막(40)(경질막)을 형성한다. 이 때, Si 산화막(40)은 등방적으로 퇴적하기 때문에, 해당 Si 산화막(40)은 각 라인(38a) 및 개구부(39)에 있어서 노출하는 피처리막(37)을 덮고, 각 라인(38a)은 보다 폭이 굵은 라인(40a)으로 성장한다(도 3(B)).
이어서, 웨이퍼(W)를 성막장치로부터 반출하고, 또한 플라즈마 처리장치(10)의 챔버(11) 내부에 반입해서, 서셉터(12) 위에 탑재한다. 이 후, 샤워헤드(30)로부터 반응실(15) 내부로 CF4 가스를 포함하는 처리 가스를 도입하고, 제 2 고주파 전원(20)으로부터 반응실(15) 내부로 플라즈마 생성용의 고주파 전력을 인가해서 CF4 가스로부터 플라즈마를 생성시키고, 또한, 제 1 고주파 전원(18)으로부터 서셉터(12)에 이온 인입용의 고주파 전력을 인가해서, 발생한 플라즈마 중의 이온을 웨이퍼(W)를 향해서 인입한다. 이 때, Si 산화막(40)은 도면 중 상하방향으로 에칭되어서 제거된다(이방성 에칭) (제 1 에칭 스텝).
해당 이방성 에칭은, 라인(40a)의 정상부가 제거되어서 내부의 라인(38a)이 노출하고, 또한 라인(40a) 사이의 Ｓi 산화막(40)이 제거되어 개구부(39)에서 피처리막(37)이 노출할 때까지 계속된다(도 3(C)).
이어서, 샤워헤드(30)로부터 반응실(15) 내부로 O2 가스를 포함하는 처리 가스를 도입하여, 반응실(15) 내부에 플라즈마 생성용의 고주파 전력을 인가해서 O2 가스로부터 플라즈마를 생성시키고, 또한 서셉터(12)에 이온 인입용의 고주파 전력을 인가해서, 발생한 플라즈마 중의 이온을 웨이퍼(W)를 향해서 인입한다. 이 때, 각 라인(40a)에서 노출한 라인(38a)이 애싱에 의해 선택적으로 제거되어서 공간(41)이 형성되고(애싱 스텝), 각 라인(40a)은 한 쌍의 라인(42a, 42b)으로 전환되지만, 입사각이 피처리막(37)에 대하여 수직하지 않은 이온에 의해 한 쌍의 라인(42a, 42b)은 한 쌍의 비대칭 측벽을 형성하도록 성형된다. 구체적으로는, 한쪽의 라인의 상부 선단이 다른 쪽 라인을 향해서 굴곡하는 비대칭 형상을 나타낸다(도 3(D)).
이어서, 샤워헤드(30)로부터 반응실(15) 내부로 CF4 가스를 포함하는 처리 가스를 도입하고, 반응실(15) 내부에 플라즈마 생성용의 고주파 전력을 인가해서 CF4 가스로부터 플라즈마를 생성시키고, 서셉터(12)에 이온 인입용의 고주파 전력을, 예를 들면, 100W로 인가해서, 발생되어 있는 플라즈마 중의 이온을 웨이퍼(W)를 향해서 인입한다. 이 때, Si 산화물로 이루어진 한 쌍의 라인(42a, 42b)은 도면 중 상하방향으로 에칭되어서(제 2 에칭 스텝) 높이가 축소하지만, 일반적으로 플라즈마 에칭에서는 뾰족한 부분에 이온이 집중하는 경향이 있어서, 해당 뾰족한 부분이 우선적으로 제거된다. 따라서, 한 쌍의 라인(42a, 42b)의 에칭을 일정시간 (소정의 시간) 이상 계속하면, 선단 굴곡 부분이 집중적으로 제거되어서 한 쌍의 라인(42a ,42b)의 높이가 축소함에 따라 각 라인(42a, 42b)은 각각 좌우 대칭으로 성형된다 (도 ３e).
또한, 도 4a에 도시하는 바와 같이 웨이퍼(W)를 위쪽으로부터 바라 보았을 때, 라인(38a)이 제거된 직후의 각 라인(42a, 42b)의 측부는 직선상을 나타내지 않고, 요철을 갖는다. 즉, 각 라인(42a, 42b)의 폭은 일정하지 않게 되어 있어, 이른바 LWR(Line Width Roughness)이 크지만, 상술한 CF4 가스의 플라즈마에 의한 에칭을 실시하면, 각 라인(42a, 42b)의 측부에 있어서의 볼록부가 집중적으로 제거되기 때문에, 각 라인(42a, 42b)의 측부의 형상을 원만하게 해서, LWR을 저하시킬 수 있다 (도 4b).
도 3으로 돌아가서, 샤워헤드(30)로부터 반응실(15) 내부로 HBr 가스를 포함하는 처리 가스를 도입하고, 반응실(15) 내부에 플라즈마 생성용의 고주파 전력을 인가하여 HBr 가스로부터 플라즈마를 생성시키고, 또한, 서셉터(12)에 이온 인입용의 고주파 전력을 인가해서, 발생되어 있는 플라즈마중의 이온을 웨이퍼(W)를 향해서 인입한다. 이 때, 각각 좌우 대칭으로 성형된 라인(42a, 42b)으로 덮혀 있지 않은 피처리막(37)이 에칭되어(제 3 에칭 스텝), 해당 피처리막(37)에 개구부(39)에 대응하는 개구부(43)가 형성되는 동시에, 한 쌍의 라인(42a, 42b) 사이의 간극(갭)에 대응하는 개구부(44)가 형성된다. 여기에서, 각 라인(42a, 42b)은 비대칭 형상을 나타내지 않고 있으므로, 한 쌍의 라인(42a, 42b) 사이의 간극에 진입한 이온은 선단 굴곡 부분에 충돌하지 않고, 피처리막(37)에 거의 수직으로 충돌한다. 그 결과, 개구부(44)는 단면 형상이 불균일하게 되지 않고, 그 단면형상은 피처리막(37)에 대하여 거의 수직인 직사각형 형상을 나타낸다(도 3(F)).
도 3의 처리에 따르면，각 라인(38a)을 덮는 Si 산화막(40)에 에칭이 실시되어서 각 라인(38a)이 노출되고, 해당 노출한 각 라인(38a)이 선택적으로 제거된 후, 잔존하는 Si 산화막(40)(한 쌍의 라인(42a, 42b))에 에칭이 실시되므로, 한 쌍의 라인(42a, 42b)에 있어서의 선단 굴곡 부분이 집중적으로 제거되어서 라인(42a, 42b)은 각각 거의 좌우 대칭 형상을 갖게 된다. 그 결과, 피처리막(37)을 에칭할 때, 피처리막(37)에 있어서 거의 균일하게 개구부(44)를 형성할 수 있다.
도 3의 처리에 따르면，비대칭 형상을 나타내는 라인(42a, 42b)에는 소정 시간 이상 계속해서 에칭이 실시되므로, 소정 시간을 선단 굴곡 부분이 제거되는데 걸리는 시간 이상으로 설정하면, 라인(42a, 42b)의 각각을 확실하게 좌우 대칭 형상으로 성형할 수 있는 반면, 상기 소정 시간을 라인(42a, 42b)이 완전히 제거되는데 걸리는 시간 미만으로 설정하면, 라인(42a, 42b)을 확실하게 남길 수 있고, 따라서 피처리막(37)의 에칭으로 인하여 마스크 막이 소멸하는 것을 방지할 수 있다. 또한, 우선적으로 LWR의 축소를 할 경우에는, 상기 소정 시간을 각 라인(42a, 42b)의 측부에 있어서의 볼록부가 제거되는데 걸리는 시간 이상으로 설정하는 것이 좋다. 이와 같이 소정 시간을 설정함으로써, 각 라인(42a, 42b)의 형상을 원하는 형상으로 성형할 수 있다.
도 3의 처리에 따르면，한 쌍의 라인(42a, 42b)에 에칭이 실시될 때, 서셉터(12)에 인가되는 이온 인입용의 고주파 전력은 100W이지만, 인가되는 고주파 전력은 100W보다도 작아도 상관없다. 이온 인입용의 고주파전력이 작다고 라인(42a, 42b)이 급격하게 제거되지 않기 때문이다. 따라서, 에칭이 계속되는 시간을 조정함으로 라인(42a, 42b)을 원하는 형상으로 용이하게 성형할 수 있다. 또, 서셉터(12)에 이온 인입용의 고주파전력을 인가하지 않고, 플라즈마 생성용의 고주파 전력에 기인하는 셀프 바이어스 전압을 발생시키는 것만으로도, 라인(42a, 42b)에 약한 에칭을 실시할 수 있으므로, 이온 인입용의 고주파 전력은 0W이어도 상관없다.
상술한 도 3의 처리에서는, 라인(38a)의 선택적 제거(애싱), 및 라인(42a, 42b)(Si 산화막(40))의 에칭을 각각 1회만 실행했지만, 상기 애싱 및 라인(42a, 42b)의 에칭을 교대로 반복해도 된다. 이 경우, 라인(40a)에 있어서 라인(38a)이 중간까지 제거되어, 공간(41)의 상부를 제외하고 해당 공간(41)이 확대되어서 비대칭으로 형성되기 시작하면, 상기 애싱을 일단 중단하고 라인(42a, 42b)의 에칭을 실행한다. 이 때, 형성되기 시작한 선단 굴곡 부분이 제거된다. 이 후, 다시 상기 애싱을 시작하고, 나머지의 라인(38a)을 선택적으로 제거한다. 이에 따라, 애싱 때문에 비대칭 형상으로 성장하는 것을 억제할 수 있다. 또, 상기 애싱 및 라인(42a, 42b)의 에칭 반복 회수는 한정되지 않는다.
상술한 웨이퍼(W)에서는 Si 산화막(40)이 CVD 처리에 의해 형성되었지만, 웨이퍼(W)에 있어서 포토 레지스트 막(38)의 각 라인(38a)의 폭이 축소되지 않고, BTBAS 등의 Si 함유 가스, 및 산소 래디컬을 이용한 MLD(Molecular Layer Deposition)에 의해 Si 산화막(40)을 형성하여도 된다. 이 경우, Si 산화막(40)의 형성에 있어서 포토 레지스트 막(38)중의 Ｃ가 사용되기 때문에, 각 라인(38a)의 폭이 축소된다. 따라서, Si 산화막(40)의 형성과 포토 레지스트 막(38)의 각 라인(38a)의 폭의 축소를 동시에 행하는 것이 가능하다.
상술한 도 3의 처리에서는, 경질막으로서 Si 산화막(40)이 이용되었지만, 경질막으로서는 대체로 포토 레지스트 막(38) 및 피처리막(37)에 대하여 선택비를 확보할 수 있는 막이라면 상관없으며, 예를 들면, SOG(Spin On Glass)막이나 SiC 막이어도 상관없다.
이어서, 본 발명의 제 ２ 실시예에 따른 기판처리방법에 대해서 설명한다.
본 실시예는, 그 구성이나 작용이 상술한 제 1 실시예와 기본적으로 동일하고, 극소 피치 라인 형성 처리가 실시되는 웨이퍼가 포토 레지스트 막 아래에 Si 산화막을 갖는다는 점에서 상술한 제 1 실시예와 다르다. 따라서, 중복한 구성, 작용에 대해서는 설명을 생략하겠으며, 다른 구성, 작용에 관한해서 설명을 할 것이다.
도 5는, 본 실시예에 따른 기판처리방법으로서의 극소 피치 라인 형성 처리가 실시되는 웨이퍼의 구조를 개략적으로 나타내는 확대 단면도이다.
도 5에 있어서, 웨이퍼(W1)는, 피처리막(37) 위에 형성된 Si 산화막(45)(제 1 경질막)과, 해당 Si 산화막(45) 위에 형성된 포토 레지스트 막(38)을 구비한다. 포토 레지스트 막(38)은, 폭이 약 30nm의 복수의 라인(38a)으로 이루어지고, Si 산화막(45)을 노출시키는 다수의 개구부(39)를 갖는다.
도 6a 내지 6f은, 본 실시예에 따른 기판처리방법으로서 극소 피치 라인 형성 처리를 나타내는 공정도이다.
도 6a 내지 6f에 있어서, 우선, 웨이퍼(W1)를 준비하고(도 6a), 도 ３의 처리에 있어서의 CVD 처리를 실행해서 각 라인(38a) 및 개구부(39)에서 노출하는 Si 산화막(45)을 Si 산화막(40)(제 2 경질막)으로 덮으며(도 6b), 또한 도3의 처리에 있어서의 1회째의 CF4 가스의 플라즈마에 의한 에칭을 Si 산화막(40)에 실시해 (제 1 에칭 스텝), 라인(40a)의 정상부를 제거해서 내부의 라인(38a)을 노출시키며, 또한 라인(40a) 사이의 Si 산화막(40)을 제거하여 개구부(39)에서 Si 산화막(45)을 노출시킨다 (도 6c).
이어서, 도 3의 처리에 있어서의 애싱을 노출한 라인(38a)에 실시하고, 해당 라인(38a)을 선택적으로 제거해서, 공간(41)을 형성한다(애싱 스텝). 이 때에도 라인(40a)으로부터 전환된 한 쌍의 라인(42a, 42b)은 비대칭 형상을 나타내도록 성형된다(도 6d).
이어서, 도 3의 처리에 있어서의 2회째의 CF4 가스의 플라즈마에 의한 에칭을 한 쌍의 라인(42a, 42b)에 실시한다 (제 2 에칭 스텝). 이 때, 한 쌍의 라인(42a, 42b)이 형성하는 선단 굴곡 부분이 집중적으로 제거되어서 각 라인(42a, 42b)이 각각 좌우 대칭 형상으로 성형된다. 그러나, 각 라인(42a, 42b)은 높이가 축소되기 때문에, 예를 들면, 도 3의 처리가 실시되는 웨이퍼(W)에서는, 에칭을 긴 시간에 걸쳐 계속하면 Si 산화막(40)의 제거량이 많고, 각 라인(42a, 42b)이 찌부러져서, 각 라인(42a, 42b) 사이의 간극의 형상을 정상으로 유지할 수 없어지기 때문에, 계속되는 피처리막(37)의 에칭에 있어서 각 라인(42a, 42b)이 마스크 막으로서 작용하지 않게 될 우려가 있다.
한편, 웨이퍼(W1)에서는, 각 라인(42a, 42b)의 아래에 Si 산화막(45)이 형성되고 있어, 한 쌍의 라인(42a, 42b)의 에칭시, 개구부(41)에서 노출하는 Si 산화막(45)은 제거되지만, 각 라인(42a, 42b) 아래의 Si 산화막(45)은 제거되지 않으므로, 한 쌍의 라인(42a, 42b)을 Si 산화막(45)으로 전사하는 것이 가능하며, 결과적으로 라인 사이의 간극의 형상을 정상으로 유지할 수 있는 한 쌍의 라인(46a, 46b)을 얻을 수가 있다(도 6e).
이어서, 도 3의 처리에 있어서의 피처리막(37)의 에칭을 실행한다(제 3 에칭 스텝). 이 때, 각 라인(42a, 42b)은 비대칭 형상을 나타내지 않고, 한 쌍의 라인(46a, 46b)은 그 사이의 간격의 형상을 정상으로 유지하므로, 피처리막(37)에 있어서의 개구부(44)는 단면 형상이 변형되지 않고, 그 단면형상은 피처리막(37)에 대하여 확실하게 수직인 직사각형을 나타낸다(도 6f).
도 6a 내지 6f의 처리에 따르면， 각 라인(38a)을 덮는 Si 산화막(40)에 에칭이 실시되어서 각 라인(38a)이 노출되는 동시에 개구부(39)에서 Si 산화막(45)이 노출되어, 해당 노출한 각 라인(38a)이 선택적으로 제거된 후, 잔존하는 Si 산화막(40)(한 쌍의 라인(42a, 42b)) 및 노출한 Si 산화막(45)에 에칭이 실시되므로, 한 쌍의 라인(42a, 42b)에 있어서의 선단 굴곡 부분이 집중적으로 제거되어서 라인(42a, 42b)은 각각 거의 좌우 대칭 형상을 나타내게 되고, 해당 라인(42a, 42b) 아래에 있어서 사이의 간극의 형상을 정상으로 유지하는 한 쌍의 라인(46a, 46b)이 형성된다. 그 결과, 피처리막(37)을 에칭할 때, 피처리막(37)에 있어서 형상의 왜곡이 적은 개구부(44)를 확실하게 형성할 수 있다.
상술한 각 실시예에 있어서 극소 피치 라인 형성 처리가 실시되는 기판은 반도체 디바이스용의 웨이퍼에 한정되지 않고, LCD(Liquid Crystal Display)등을 포함하는 FPD(Flat Panel Display)등에 이용하는 각종 기판이나, 포토마스크, CD 기판, 프린트 기판 등이어도 무방하다.
또한, 본 발명의 목적은, 상술한 각 실시예의 기능을 실현하는 소프트웨어의 프로그램 코드를 기록한 기억 매체를, 컴퓨터(예를 들면, 제어부)에 공급하고, 컴퓨터의 CPU가 기억 매체에 저장된 프로그램 코드를 판독해서 실행함으로써도 달성된다.
이 경우, 기억 매체로부터 판독된 프로그램 코드 자체가 상술한 각 실시예의 기능을 실현하는 것으로 되어, 프로그램 코드 및 그 프로그램 코드를 기억한 기억 매체는 본 발명을 구성하게 된다.
프로그램 코드를 공급하기 위한 기억 매체로서는, 예를 들면, RAM, NV-RAM, 플로피(등록상표) 디스크, 하드 디스크, 광자기 디스크, CD-ROM, CD-R, CD-RW, DVD(DVD-ROM, DVD-RAM, DVD-RW, DVD+RW) 등의 광디스크, 자기 테이프, 비휘발성의 메모리 카드, 다른 ROM 등의 상기 프로그램 코드를 기억할 수 있는 것이면 무방하다. 혹은, 상기 프로그램 코드는, 인터넷, 상용 네트워크, 혹은 로칼 에어리어 네트워크(local area network) 등에 접속되는 도시하지 않은 다른 컴퓨터나 데이타베이스 등으로부터 다운로드하는 것에 의해 컴퓨터에 공급되어도 무방하다.
또한, 컴퓨터가 판독한 프로그램 코드를 실행하는 것에 의해, 상기 각 실시예의 기능이 실현될 뿐만 아니라, 그 프로그램 코드의 지시에 근거해서, CPU 상에서 가동하고 있는 OS(오퍼레이팅 시스템) 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 의해 상술한 각 실시예의 기능이 실현될 경우도 포함된다.
또한, 기억 매체로부터 판독된 프로그램 코드가, 컴퓨터에 삽입된 기능 확장 보드나 컴퓨터에 접속된 기능 확장 유닛에 구비되는 메모리에 기입된 후, 그 프로그램 코드의 지시에 근거하여, 그 기능 확장 보드나 기능 확장 유닛에 구비되는 CPU 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 의해 상술한 각 실시예의 기능이 실현될 경우도 포함된다.
상기 프로그램 코드의 형태는, 오브젝트 코드(object code), 인터프리터에 의해 실행되는 프로그램 코드, OS에 공급되는 스크립트 데이터 등의 형태로 이루어져도 좋다.
W, W1 : 웨이퍼
10: 플라즈마 처리장치
12: 서셉터
18: 제 1 고주파 전원
37: 피처리막
38: 포토 레지스트 막
38a, 40a, 42a, 42b, 46a, 46b: 라인
39, 43, 44: 개구부
40, 45 Si: 산화막
41: 공간

Claims (8)

  1. 처리 대상막과, 해당 처리 대상막 위에 형성된 복수의 소폭의 제 1 선상(線狀)부분으로 이루어진 제 1 막과, 상기 처리 대상막 및 상기 제 1 막의 선상부분을 덮는 제 2 막을 갖는 기판을 처리하는 기판처리방법에 있어서,
    상기 제 1 막의 상기 제 1 선상부분의 정상부 및 각각의 상기 제 1 막의 제 1 선상부분 사이의 상기 제 2 막을 제 1 처리 가스의 플라즈마에 의해 에칭을 실시하여 상기 제 1 막의 상기 제 1 선상부분의 정상부 및 각각의 상기 제 1 막의 제 1 선상부분 사이의 상기 처리 대상막을 노출시켜 제 1 개구부를 형성하는 제 1 에칭 스텝과,
    상기 제 1 선상부분의 정상부가 노출된 제 1 막을 제 2 처리 가스의 플라즈마에 의해 선택적으로 제거하여 제 2 개구부 및 상기 제 2 막의 제 2 선상부분을 형성하는 애싱 스텝과,
    상기 제 2 선상부분의 상기 제 2 막을 제 3 처리 가스의 플라즈마에 의해 에칭하여 상기 제 2 선상부분의 높이를 축소하는 제 2 에칭 스텝을 갖는 것을 특징으로 하는 기판처리방법.
  2. 제 1 항에 있어서,
    상기 제 2 에칭 스텝에 있어서 에칭이 실시된 후에 잔존하는 상기 제 2 막을 마스크로 해서 상기 처리 대상막에 에칭을 실시하는 제 3 에칭 스텝을 더 포함하는 것을 특징으로 하는 기판처리방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 에칭 스텝은 소정의 시간동안 계속해서 실행되는 것을 특징으로 하는 기판처리방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 이온 인입용의 고주파 전력이 인가되는 탑재대에 탑재되는 것을 특징으로 하는 기판처리방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 애싱 스텝 및 상기 제 2 에칭 스텝을 반복하는 것을 특징으로 하는 기판처리방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 막은 유기막이고, 상기 제 2 막은 경질막인 것을 특징으로 하는 기판처리방법.
  7. 처리 대상막과, 해당 처리 대상막 위에 형성된 제 1 막과, 해당 제 1 막 위에 형성된 복수의 소폭의 선상부분으로 이루어진 제 2 막과, 각각의 상기 선상부분의 사이에서 노출하는 상기 제 1 막 및 상기 선상부분을 덮는 제 3 막을 갖는 기판을 처리하는 기판처리방법에 있어서,
    상기 제 3 막에 에칭을 해서 상기 제 2 막 및 각각의 상기 선상부분 사이의 상기 제 1 막을 노출시키는 제 1 에칭 스텝과,
    잔존하는 제 1 막 및 제 3 막을 제거하지 않고 상기 노출한 제 2 막을 선택적으로 제거하는 애싱 스텝과,
    잔존하는 상기 제 3 막 및 상기 노출한 제 1 막에 상하방향에의 이방성 에칭을 실시하는 제 2 에칭 스텝을 갖고,
    상기 처리 대상막은 폴리 실리콘으로 이루어지고,
    상기 제 1 막은 Si 산화막으로 이루어지는 것을 특징으로 하는 기판처리방법.
  8. 제 7 항에 있어서,
    상기 제 2 에칭 스텝에서 에칭이 실시된 후에 잔존하는 상기 제 3 막 및 상기 제 1 막을 마스크로 하여 상기 처리 대상막에 에칭을 실시하는 제 3 에칭 스텝을 더 포함하는 것을 특징으로 하는 기판처리방법.
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