JP2010212415A - 基板処理方法 - Google Patents

基板処理方法 Download PDF

Info

Publication number
JP2010212415A
JP2010212415A JP2009056336A JP2009056336A JP2010212415A JP 2010212415 A JP2010212415 A JP 2010212415A JP 2009056336 A JP2009056336 A JP 2009056336A JP 2009056336 A JP2009056336 A JP 2009056336A JP 2010212415 A JP2010212415 A JP 2010212415A
Authority
JP
Japan
Prior art keywords
film
etching
processing method
lines
substrate processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009056336A
Other languages
English (en)
Other versions
JP5238556B2 (ja
Inventor
Eiichi Nishimura
栄一 西村
Masato Kushibiki
理人 櫛引
Fumiko Yamashita
扶美子 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2009056336A priority Critical patent/JP5238556B2/ja
Priority to TW099106763A priority patent/TWI489545B/zh
Priority to KR1020100021034A priority patent/KR101565174B1/ko
Priority to US12/721,006 priority patent/US8383521B2/en
Priority to CN201010132410.3A priority patent/CN101833239B/zh
Publication of JP2010212415A publication Critical patent/JP2010212415A/ja
Application granted granted Critical
Publication of JP5238556B2 publication Critical patent/JP5238556B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/2419—Fold at edge
    • Y10T428/24215—Acute or reverse fold of exterior component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24612—Composite web or sheet
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24942—Structurally defined web or sheet [e.g., overall dimension, etc.] including components having same physical characteristic in differing degree
    • Y10T428/2495—Thickness [relative or absolute]

Abstract

【課題】処理対象膜において形状の乱れが少ない開口部を形成することができる基板処理方法を提供する。
【解決手段】被処理膜３７と、被処理膜３７の上に形成された複数の小幅のライン３８ａからなるフォトレジスト膜と、各ライン３８ａの間において露出する被処理膜３７及びライン３８ａを覆うＳｉ酸化膜４０とを有するウエハにおいて、Ｓｉ酸化膜４０にエッチングを施してフォトレジスト膜の各ライン３８ａと被処理膜３７を露出させ、露出したフォトレジスト膜を選択的に除去し、さらに、残存するＳｉ酸化膜４０（一対のライン４２ａ，４２ｂ）にエッチングを施す。
【選択図】図３

Description

本発明は、基板処理方法に関し、マスク膜において極小のピッチで複数の線状部分を形成する基板処理方法に関する。
半導体デバイスの微小化に伴い、近い将来、半導体デバイスの製造過程において極小のピッチ、例えば、３０ｎｍ程度のピッチで絶縁膜等にトレンチ等を設けることが要求されることが予想されるため、マスク膜において極小のピッチで形成される複数の線状部分（ライン）を形成する必要がある。
従来のレーザ光等を用いたフォトリソグラフィでは、幅の現像限界が５０ｎｍ程度であるため、マスク膜としてのフォトレジスト膜において５０ｎｍよりも小さいピッチで複数のラインを一度で形成することは困難である。
そこで、近年、フォトレジスト膜において極小のピッチで複数のラインを形成する技術としてダブルパターニング処理が開発されている。ダブルパターニング処理の代表例では、基板上に下層膜、中間層膜、及び第１のレジスト膜を形成した後、１回目の露光を行い、第１のレジストパターンを形成する。その後、第１のレジストパターンを中間層膜に転写して、第１の中間層パターンを形成した後、その上に第２のレジスト膜を形成し、２回目の露光を行い、第２のレジストパターンを形成する。その後、第２のレジストパターンを中間層膜に転写して、極小のピッチで形成された複数のラインを有する第２の中間層パターンを形成する（例えば、特許文献１参照。）。
ところで、マスク膜としてはフォトレジスト膜だけでなく炭化珪素（ＳｉＣ）等のシリコン系材料からなるハードマスク膜も用いられる。ハードマスク膜におけるダブルパターニング処理の代表例では、図７に示すように、まず、処理対象膜７０の上に形成された複数のライン７１ａからなる有機膜７１をエッチングして各ライン７１ａの幅を３０ｎｍ程度まで縮小し（図７（Ａ））、ＣＶＤ（Chemical Vapor Deposition）処理によって各ライン７１ａ及び処理対象膜７０をＳｉ（シリコン）酸化膜７２で均等に覆う（図７（Ｂ））。このとき、各ライン７１ａはより幅の大きいライン７２ａに成長する。その後、異方性エッチングによって各ライン７２ａ間の酸化膜７２や各ライン７２ａの上部のＳｉ酸化膜７２を除去する（図７（Ｃ））。次いで、アッシングによって各ライン７２ａにおいて露出した有機膜７１を除去して各ライン７２ａをそれぞれ一対のライン７４ａ，７４ｂに転換する（図７（Ｄ））。この一対のライン７４ａ，７４ｂの間のピッチはライン７１ａの幅とほぼ同じなので、ライン７４ａ，７４ｂは約３０ｎｍ程度のピッチのラインを有するマスク膜として用いることができる。
特開２００８−２５８５６２号公報
しかしながら、有機膜７１を除去する際、入射角が処理対象膜７０に対して垂直でないイオンが各ライン７２ａの有機膜７１が除去された空間７３に入射され、該空間７３をその上部を除いて拡大する。その結果、各一対のライン７４ａ，７４ｂは、「蟹の爪」のような、一対且つ非対称のサイドウォールを形成する（図７（Ｄ））。具体的には、一方のラインの上部先端が他方のラインに向かって屈曲する。その後、各一対のライン７４ａ，７４ｂ（これらはＳｉ酸化膜７２からなる）をマスクとして処理対象膜７０をエッチングして該処理対象膜７０に開口部７５を形成する際、空間７３に進入したイオンの一部は各ライン７４ａ，７４ｂの先端屈曲部分に衝突して思わぬ方向へ反射されることがあり（図７（Ｄ）中の細矢印参照）、該イオンは処理対象膜７０へ垂直に衝突しない。その結果、開口部７５の断面形状は純粋な矩形とならず、途中が膨らんだ矩形を呈する（図７（Ｅ））。
本発明の目的は、処理対象膜において形状の乱れが少ない開口部を形成することができる基板処理方法を提供することにある。
上記目的を達成するために、請求項１記載の基板処理方法は、処理対象膜と、該処理対象膜の上に形成された複数の小幅の線状部分からなる有機膜と、各前記線状部分の間において露出する前記処理対象膜及び前記線状部分を覆う硬質膜とを有する基板を処理する基板処理方法であって、前記硬質膜にエッチングを施して前記有機膜及び各前記線状部分の間の前記処理対象膜を露出させる第１のエッチングステップと、前記露出した有機膜を選択的に除去するアッシングステップと、残存する前記硬質膜にエッチングを施す第２のエッチングステップとを有することを特徴とする。
請求項２記載の基板処理方法は、請求項１記載の基板処理方法において、前記第２のエッチングステップにおいてエッチングが施された後に残存する前記硬質膜をマスクとして前記処理対象膜にエッチングを施す第３のエッチングステップをさらに有することを特徴とする。
請求項３記載の基板処理方法は、請求項１又は２記載の基板処理方法において、前記第２のエッチングステップは所定の時間だけ継続して実行されることを特徴とする。
請求項４記載の基板処理方法は、請求項１乃至３のいずれか１項に記載の基板処理方法において、前記基板はイオン引き込み用の高周波電力が印加される載置台に載置され、前記第２のエッチングステップでは、１００Ｗ以下の前記イオン引き込み用の高周波電力が前記載置台に印加されることを特徴とする。
請求項５記載の基板処理方法は、請求項１乃至４のいずれか１項に記載の基板処理方法において、前記アッシングステップ及び前記第２のエッチングステップを繰り返すことを特徴とする。
請求項６記載の基板処理方法は、請求項１乃至５のいずれか１項に記載の基板処理方法において、前記硬質膜はシリコンを含む酸化膜からなることを特徴とする。
上記目的を達成するために、請求項７記載の基板処理方法は、処理対象膜と、該処理対象膜の上に形成された第１の硬質膜と、該第１の硬質膜の上に形成された複数の小幅の線状部分からなる有機膜と、各前記線状部分の間において露出する前記第１の硬質膜及び前記線状部分を覆う第２の硬質膜とを有する基板を処理する基板処理方法であって、前記第２の硬質膜にエッチングを施して前記有機膜及び各前記線状部分の間の前記第１の硬質膜を露出させる第１のエッチングステップと、前記露出した有機膜を選択的に除去するアッシングステップと、残存する前記第２の硬質膜及び前記露出した第１の硬質膜にエッチングを施す第２のエッチングステップとを有することを特徴とする。
請求項８記載の基板処理方法は、請求項７記載の基板処理方法において、前記第２のエッチングステップにおいてエッチングが施された後に残存する前記第２の硬質膜及び前記第１の硬質膜をマスクとして前記処理対象膜にエッチングを施す第３のエッチングステップをさらに有することを特徴とする。
請求項１記載の基板処理方法によれば、有機膜を覆う硬質膜にエッチングが施されて有機膜が露出され、該露出した有機膜が選択的に除去された後、残存する硬質膜にエッチングが施される。有機膜が除去された後、該有機膜を覆っていた硬質膜が一対且つ非対称の線状部分となり、一方の線状部分の上部先端が他方の線状部分に向かって屈曲するが、一般にエッチングでは尖った部分が集中的に除去される傾向があるので、その後の硬質膜のエッチングにおいて先端屈曲部分が集中的に除去されて一対の線状部分はそれぞれほぼ左右対称形状を呈するようになる。したがって、硬質膜における上記一対の線状部分をマスク膜として用いて処理対象膜をエッチングする際、一対の線状部分の間の空間に進入したイオンは先端屈曲部分に衝突することがなく、処理対象膜へほぼ垂直に衝突する。その結果、処理対象膜において形状の乱れが少ない開口部を形成することができる。
請求項３記載の基板処理方法によれば、一対且つ非対称の線状部分には所定の時間だけ継続してエッチングが施されるので、所定の時間を先端屈曲部分が除去される時間以上に設定すれば、一対の線状部分のそれぞれを確実に左右対称形状に成形できるとともに、上記所定の時間を一対の線状部分が完全に除去される時間以下に設定すれば、一対の線状部分を確実に残すことができ、もって、マスク膜が消滅するのを防止することができる。
請求項４記載の基板処理方法によれば、一対の線状部分にエッチングが施される際、載置台に印加されるイオン引き込み用の高周波電力は１００Ｗ以下であるので、一対の線状部分が急激に除去されることがなく、エッチングの継続時間を調整することによって一対の線状部分を所望の形状に成形することができる。
請求項５記載の基板処理方法によれば、一対の線状部分の間の有機膜の選択的な除去と、一対の線状部分のエッチングとが繰り返されるので、有機膜が除去される際、一対の線状部分の間の空間が拡大されて非対称形状が発生し始めても、続くエッチングによって先端屈曲部分が除去され、再度、残りの有機膜が除去される。したがって、有機膜の除去の際、非対称形状が形成されるのを抑制することができる。
請求項７記載の基板処理方法によれば、第１の硬質膜及び有機膜を覆う第２の硬質膜にエッチングが施されて第１の硬質膜及び有機膜が露出され、該露出した有機膜が選択的に除去された後、残存する第２の硬質膜及び第１の硬質膜にエッチングが施される。有機膜が除去された後、該有機膜を覆っていた第２の硬質膜が一対の線状部分となり、該一対の線状部分は非対称形状を呈し、一方の線状部分の上部先端が他方の線状部分に向かって屈曲するが、一般にエッチングでは尖った部分が集中的に除去される傾向があるので、その後の第２の硬質膜のエッチングにおいて先端屈曲部分が集中的に除去されて一対の線状部分はそれぞれほぼ左右対称形状を呈するようになる。ここで、一対の線状部分の除去量が多いと、続く処理対象膜のエッチングにおいてマスク膜として機能しない虞があるが、第２の硬質膜のエッチングの際、露出した第１の硬質膜は除去されるものの第２の硬質膜からなる一対の線状部分の下の第１の硬質膜は除去されないので、一対の線状部分を第１の硬質膜に転写することができ、もって、一対の線状部分を確実にマスク膜として機能させることができる。また、転写された一対の線状部分は、先端屈曲部分が除去された第１の硬質膜からなる一対の線状部分をマスク膜として形成されるので、形状が殆ど乱れない。したがって、転写された一対の線状部分をマスク膜として用いて処理対象膜をエッチングする際、処理対象膜へほぼ垂直に衝突する。その結果、処理対象膜において形状の乱れが少ない開口部を形成することができる。
本発明の第１の実施の形態に係る基板処理方法としての極小ピッチライン形成処理の主要部を実行するプラズマ処理装置の構成を概略的に示す断面図である。 本実施の形態に係る基板処理方法としての極小ピッチライン形成処理が施されるウエハの構造を概略的に示す拡大断面図である。 本実施の形態に係る基板処理方法としての極小ピッチライン形成処理を示す工程図である。 図３の極小ピッチライン形成処理が施される際の各ラインの側部形状の変化を示す平面図であり、図４（Ａ）は図３の極小ピッチライン形成処理が施される前の側部形状を示し、図４（Ｂ）は図３の極小ピッチライン形成処理が施された後の側部形状を示す。 本発明の第２の実施の形態に係る基板処理方法としての極小ピッチライン形成処理が施されるウエハの構造を概略的に示す拡大断面図である。 本実施の形態に係る基板処理方法としての極小ピッチライン形成処理を示す工程図である。 従来のハードマスク膜におけるダブルパターニング処理を示す工程図である。
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
まず、本発明の第１の実施の形態に係る基板処理方法について説明する。
図１は、本実施の形態に係る基板処理方法としての極小ピッチライン形成処理の主要部を実行するプラズマ処理装置の構成を概略的に示す断面図である。
図１において、プラズマ処理装置１０は、例えば、直径が３００ｍｍのウエハＷを収容するチャンバ１１を有し、該チャンバ１１内には半導体デバイス用のウエハＷを載置する円柱状のサセプタ１２（載置台）が配置されている。プラズマ処理装置１０では、チャンバ１１の内側壁とサセプタ１２の側面とによって、サセプタ１２上方のガスをチャンバ１１の外へ排出する流路として機能する側方排気路１３が形成される。この側方排気路１３の途中には排気プレート１４が配置される。
排気プレート１４は多数の貫通孔を有する板状部材であり、チャンバ１１内部を上部と下部に仕切る仕切り板として機能する。排気プレート１４によって仕切られたチャンバ１１内部の上部（以下、「反応室」という。）１５にはプラズマが発生する。また、チャンバ１１内部の下部（以下、「排気室（マニホールド）」という。）１６にはチャンバ１１内のガスを排出する排気管１７が接続される。排気プレート１４は反応室１５に発生するプラズマを捕捉又は反射してマニホールド１６への漏洩を防止する。
排気管１７にはＴＭＰ（Turbo Molecular Pump）及びＤＰ（Dry Pump）（ともに図示しない）が接続され、これらのポンプはチャンバ１１内を真空引きして減圧する。具体的には、ＤＰはチャンバ１１内を大気圧から中真空状態（例えば、１．３×１０Ｐａ（０．１Ｔｏｒｒ）以下）まで減圧し、ＴＭＰはＤＰと協働してチャンバ１１内を中真空状態より低い圧力である高真空状態（例えば、１．３×１０−３Ｐａ（１．０×１０−５Ｔｏｒｒ）以下）まで減圧する。なお、チャンバ１１内の圧力はＡＰＣバルブ（図示しない）によって制御される。
チャンバ１１内のサセプタ１２には第１の高周波電源１８が第１の整合器１９を介して接続され、且つ第２の高周波電源２０が第２の整合器２１を介して接続されており、第１の高周波電源１８は比較的低い周波数、例えば、２ＭＨｚのイオン引き込み用の高周波電力をサセプタ１２に印加し、第２の高周波電源２０は比較的高い周波数、例えば、１００ＭＨｚのプラズマ生成用の高周波電力をサセプタ１２に印加する。これにより、サセプタ１２は電極として機能する。また、第１の整合器１９及び第２の整合器２１は、サセプタ１２からの高周波電力の反射を低減して高周波電力のサセプタ１２への印加効率を最大にする。
サセプタ１２の上部には、静電電極板２２を内部に有する静電チャック２３が配置されている。静電チャック２３は或る直径を有する下部円板状部材の上に、該下部円板状部材より直径の小さい上部円板状部材を重ねた形状を呈する。なお、静電チャック２３はセラミックスで構成されている。
静電電極板２２には直流電源２４が接続されており、静電電極板２２に正の直流電圧が印加されると、ウエハＷにおける静電チャック２３側の面（以下、「裏面」という。）には負電位が発生して静電電極板２２及びウエハＷの裏面の間に電位差が生じ、該電位差に起因するクーロン力又はジョンソン・ラーベック力により、ウエハＷは静電チャック２３における上部円板状部材の上において吸着保持される。
また、静電チャック２３には、吸着保持されたウエハＷを囲うように、リング状部材であるフォーカスリング２５が載置される。フォーカスリング２５は、導電体、例えば、ウエハＷを構成する材料と同じ単結晶シリコンによって構成される。フォーカスリング２５は導電体からなるので、プラズマの分布域をウエハＷ上だけでなく該フォーカスリング２５上まで拡大してウエハＷの周縁部上におけるプラズマの密度を該ウエハＷの中央部上におけるプラズマの密度と同程度に維持する。これにより、ウエハＷの全面に施されるプラズマエッチング処理の均一性を確保することができる。
サセプタ１２の内部には、例えば、円周方向に延在する環状の冷媒室２６が設けられる。この冷媒室２６には、チラーユニット（図示しない）から冷媒用配管２７を介して低温の冷媒、例えば、冷却水やガルデン（登録商標）が循環供給される。該低温の冷媒によって冷却されたサセプタ１２は静電チャック２３を介してウエハＷ及びフォーカスリング２５を冷却する。
静電チャック２３における上部円板状部材の上面のウエハＷが吸着保持される部分（以下、「吸着面」という。）には、複数の伝熱ガス供給孔２８が開口している。これら複数の伝熱ガス供給孔２８は、伝熱ガス供給ライン２９を介して伝熱ガス供給部（図示しない）に接続され、該伝熱ガス供給部は伝熱ガスとしてのＨｅ（ヘリウム）ガスを、伝熱ガス供給孔２８を介して吸着面及びウエハＷの裏面の間隙に供給する。吸着面及びウエハＷの裏面の間隙に供給されたヘリウムガスはウエハＷの熱を静電チャック２３に効果的に伝達する。
チャンバ１１の天井部には、サセプタ１２と対向するようにシャワーヘッド３０が配置されている。シャワーヘッド３０は、上部電極３１と、該上部電極３１を着脱可能に釣支するクーリングプレート３２と、該クーリングプレート３２を覆う蓋体３３とを有する。上部電極３１は厚み方向に貫通する多数のガス穴３４を有する導電性の円板状部材からなる。また、クーリングプレート３２の内部にはバッファ室３５が設けられ、このバッファ室３５には処理ガス導入管３６が接続されている。
プラズマ処理装置１０では、処理ガス導入管３６からバッファ室３５へ供給された処理ガスがガス穴３４を介して反応室１５内部へ導入され、該導入された処理ガスは、第２の高周波電源２０からサセプタ１２を介して反応室１５内部へ印加されたプラズマ生成用の高周波電力によって励起されてプラズマとなる。該プラズマは、第１の高周波電源１８がサセプタ１２に印加するイオン引き込み用の高周波電力によって載置ウエハＷに向けて引きこまれ、該ウエハＷにプラズマエッチング処理を施す。
上述したプラズマ処理装置１０の各構成部品の動作は、プラズマ処理装置１０が備える制御部（図示しない）のＣＰＵがプラズマエッチング処理に対応するプログラムに応じて制御する。
図２は、本実施の形態に係る基板処理方法としての極小ピッチライン形成処理が施されるウエハの構造を概略的に示す拡大断面図である。
図２において、ウエハＷは、被処理膜３７（処理対象膜）の上に形成されたフォトレジスト膜３８を備える。被処理膜３７は、例えば、ポリシリコンからなる。また、フォトレジスト膜３８は、例えば、ポジ型の感光性樹脂からなり、フォトレジスト膜３８はリソグラフィによって複数のライン（線状部分）３８ａを有するように形成され、各所において被処理膜３７を露出させる開口部３９を有する。各ライン３８ａの幅は、リソグラフィによって形成された直後は約６０ｎｍ以上であるが、酸素ラジカルを用いたアッシング等によって約３０ｎｍに縮小されている。
このウエハＷでは、後述する極小ピッチライン形成処理により、幅が約３０ｎｍに縮小されたライン３８ａを用いてマスク膜において当該ライン３８ａの幅とほぼ同じ幅の開口部４１を形成する。
図３は、本実施の形態に係る基板処理方法としての極小ピッチライン形成処理を示す工程図である。
図３において、まず、ウエハＷを準備して不図示の成膜装置に搬入し（図３（Ａ））、該ウエハＷにＣＶＤ処理を施してその表面にＳｉ酸化膜４０（硬質膜）を形成する。このとき、Ｓｉ酸化膜４０は等方的に堆積するため、該Ｓｉ酸化膜４０は各ライン３８ａ及び開口部３９において露出する被処理膜３７を覆い、各ライン３８ａはより幅の太いライン４０ａに成長する（図３（Ｂ））。
次いで、ウエハＷを成膜装置から搬出し、さらに、プラズマ処理装置１０のチャンバ１１内部へ搬入し、サセプタ１２の上に載置する。その後、シャワーヘッド３０から反応室１５内部へＣＦ４ガスを含む処理ガスを導入し、第２の高周波電源２０から反応室１５内部へプラズマ生成用の高周波電力を印加してＣＦ４ガスからプラズマを生じさせ、さらに、第１の高周波電源１８からサセプタ１２へイオン引き込み用の高周波電力を印加して生じたプラズマ中のイオンをウエハＷに向けて引き込む。このとき、Ｓｉ酸化膜４０は図中上下方向にエッチングされて除去される（異方性エッチング）（第１のエッチングステップ）。
当該異方性エッチングはライン４０ａの頂部が除去されて内部のライン３８ａが露出し、且つライン４０ａ間のＳｉ酸化膜４０が除去されて開口部３９において被処理膜３７が露出するまで継続される（図３（Ｃ））。
次いで、シャワーヘッド３０から反応室１５内部へＯ２ガスを含む処理ガスを導入し、反応室１５内部へプラズマ生成用の高周波電力を印加してＯ２ガスからプラズマを生じさせ、さらに、サセプタ１２へイオン引き込み用の高周波電力を印加して生じたプラズマ中のイオンをウエハＷに向けて引き込む。このとき、各ライン４０ａにおいて露出したライン３８ａがアッシングによって選択的に除去されて空間４１が形成され（アッシングステップ）、各ライン４０ａは一対のライン４２ａ，４２ｂに転換されるが、入射角が被処理膜３７に対して垂直でないイオンによって一対のライン４２ａ，４２ｂは一対且つ非対称のサイドウォールを形成するように成形される。具体的には、一方のラインの上部先端が他方のラインに向かって屈曲するような非対称形状を呈する（図３（Ｄ））。
次いで、シャワーヘッド３０から反応室１５内部へＣＦ４ガスを含む処理ガスを導入し、反応室１５内部へプラズマ生成用の高周波電力を印加してＣＦ４ガスからプラズマを生じさせ、さらに、サセプタ１２へイオン引き込み用の高周波電力を、例えば、１００Ｗで印加して生じたプラズマ中のイオンをウエハＷに向けて引き込む。このとき、Ｓｉ酸化物からなる一対のライン４２ａ，４２ｂは図中上下方向にエッチングされて高さが縮小するが、一般にプラズマエッチングでは尖った部分にイオンが集中する傾向があり、当該尖った部分が優先的に除去される。したがって、一対のライン４２ａ，４２ｂのエッチングを一定時間（所定の時間）以上継続すると、先端屈曲部分が集中的に除去されて一対のライン４２ａ，４２ｂの高さが縮小するにつれて各ライン４２ａ，４２ｂはそれぞれ左右対称形状に成形される（図３（Ｅ））。
また、図４（Ａ）に示すように、ウエハＷを上方から眺めたとき、ライン３８ａが除去された直後の各ライン４２ａ，４２ｂの側部は直線上を呈さず、凹凸を有する。すなわち、各ライン４２ａ，４２ｂの幅は一定でなくばらついており、いわゆるＬＷＲ（Line Width Roughness）が大きいが、上述したＣＦ４ガスのプラズマによるエッチングを施すと、各ライン４２ａ，４２ｂの側部における凸部が集中的に除去されるため、各ライン４２ａ，４２ｂの側部の形状を滑らかにし、ＬＷＲを低下させることができる（図４（Ｂ））。
図３に戻り、シャワーヘッド３０から反応室１５内部へＨＢｒガスを含む処理ガスを導入し、反応室１５内部へプラズマ生成用の高周波電力を印加してＣＦ４ガスからプラズマを生じさせ、さらに、サセプタ１２へイオン引き込み用の高周波電力を印加して生じたプラズマ中のイオンをウエハＷに向けて引き込む。このとき、それぞれ左右対称形状に成形されたライン４２ａ，４２ｂに覆われていない被処理膜３７がエッチングされ（第３のエッチングステップ）、該被処理膜３７に開口部３９に対応する開口部４３が形成されるとともに、一対のライン４２ａ，４２ｂの間の間隙（ギャップ）に対応する開口部４４が形成される。ここで、各ライン４２ａ，４２ｂは非対称形状を呈していないので、一対のライン４２ａ，４２ｂの間の間隙に進入したイオンは先端屈曲部分に衝突することがなく、被処理膜３７へほぼ垂直に衝突する。その結果、開口部４４は断面形状が乱れることがなく、その断面形状は被処理膜３７に対してほぼ垂直な矩形形状を呈する（図３（Ｆ））。
図３の処理によれば、各ライン３８ａを覆うＳｉ酸化膜４０にエッチングが施されて各ライン３８ａが露出され、該露出した各ライン３８ａが選択的に除去された後、残存するＳｉ酸化膜４０（一対のライン４２ａ，４２ｂ）にエッチングが施されるので、一対のライン４２ａ，４２ｂにおける先端屈曲部分が集中的に除去されてライン４２ａ，４２ｂはそれぞれほぼ左右対称形状を呈するようになる。その結果、被処理膜３７をエッチングする際、被処理膜３７において形状の乱れが少ない開口部４４を形成することができる。
図３の処理によれば、非対称形状を呈するライン４２ａ，４２ｂには一定時間以上継続してエッチングが施されるので、一定時間を先端屈曲部分が除去される時間以上に設定すれば、ライン４２ａ，４２ｂのそれぞれを確実に左右対称形状に成形できるとともに、上記一定時間をライン４２ａ，４２ｂが完全に除去される時間以下に設定すれば、ライン４２ａ，４２ｂを確実に残すことができ、もって、被処理膜３７のエッチングのためのマスク膜が消滅するのを防止することができる。また、ＬＷＲの縮小を優先する場合には、上記一定時間を各ライン４２ａ，４２ｂの側部における凸部が除去される時間以上に設定すればよい。このように目的に応じて一定時間を設定することにより、各ライン４２ａ，４２ｂの形状を所望の形状に成形することができる。
図３の処理によれば、一対のライン４２ａ，４２ｂにエッチングが施される際、サセプタ１２に印加されるイオン引き込み用の高周波電力は１００Ｗであるが、印加される高周波電力は１００Ｗよりも小さくてもよい。イオン引き込み用の高周波電力が小さいとライン４２ａ，４２ｂが急激に除去されることがない。これにより、エッチングの継続時間を調整することによってライン４２ａ，４２ｂを所望の形状へ容易に成形することができる。なお、サセプタ１２にイオン引き込み用の高周波電力を印加せず、プラズマ生成用の高周波電力に起因するセルフバイアス電圧を発生させるだけでも、ライン４２ａ，４２ｂに弱いエッチングを施すことができるので、イオン引き込み用の高周波電力は０Ｗであってもよい。
上述した図３の処理では、ライン３８ａの選択的除去（アッシング）、及ライン４２ａ，４２ｂ（Ｓｉ酸化膜４０）のエッチングをそれぞれ１回のみ行ったが、上記アッシング及ライン４２ａ，４２ｂのエッチングを交互に繰り返してもよい。この場合、ライン４０ａにおいてライン３８ａが途中まで除去され、空間４１の上部を除いて該空間４１が拡大されて非対称形状が発生し始めると、上記アッシングを一旦中断してライン４２ａ，４２ｂのエッチングを行う。このとき、発生し始めた先端屈曲部分が除去される。その後、再び、上記アッシングを開始し、残りのライン３８ａを選択的に除去する。これにより、アッシングにおいて非対称形状が成長するのを抑制することができる。なお、上記アッシング及ライン４２ａ，４２ｂのエッチングの繰り返し回数はこれに限られない。
上述したウエハＷでは、Ｓｉ酸化膜４０がＣＶＤ処理によって形成されたが、ウエハＷにおいてフォトレジスト膜３８の各ライン３８ａの幅を縮小することなく、ＢＴＢＡＳ等のＳｉ含有ガス、並びに酸素ラジカルを用いたＭＬＤ（Molecular Layer Deposition）によってＳｉ酸化膜４０を形成してもよい。この場合、Ｓｉ酸化膜４０の形成においてフォトレジスト膜３８中のＣが消費されるため、各ライン３８ａの幅は縮小する。したがって、Ｓｉ酸化膜４０の形成とフォトレジスト膜３８の各ライン３８ａの幅の縮小を同時に行うことができる。
上述した図３の処理では、硬質膜としてＳｉ酸化膜４０が用いられたが、硬質膜としては凡そフォトレジスト膜３８及び被処理膜３７に対して選択比を確保できる膜であればよく、例えば、ＳＯＧ（Spin On Glass）膜やＳｉＣ膜であってもよい。
次に、本発明の第２の実施の形態に係る基板処理方法について説明する。
本実施の形態は、その構成や作用が上述した第１の実施の形態と基本的に同じであり、極小ピッチライン形成処理が施されるウエハがフォトレジスト膜の下にＳｉ酸化膜を有する点で上述した第１の実施の形態と異なるのみである。したがって、重複した構成、作用については説明を省略し、以下に異なる構成、作用についての説明を行う。
図５は、本実施の形態に係る基板処理方法としての極小ピッチライン形成処理が施されるウエハの構造を概略的に示す拡大断面図である。
図５において、ウエハＷ１は、被処理膜３７（処理対象膜）の上に形成されたＳｉ酸化膜４５（第１の硬質膜）と、該Ｓｉ酸化膜４５の上に形成されたフォトレジスト膜３８を備える。フォトレジスト膜３８は、幅が約３０ｎｍの複数のライン３８ａからなり、各所において被処理膜３７を露出させる開口部３９を有する。
図６は、本実施の形態に係る基板処理方法としての極小ピッチライン形成処理を示す工程図である。
図６において、まず、ウエハＷ１を準備し（図６（Ａ））、図３の処理におけるＣＶＤ処理を実行して各ライン３８ａ及び開口部３９において露出するＳｉ酸化膜４５をＳｉ酸化膜４０（第２の硬質膜）で覆い（図６（Ｂ））、さらに、図３の処理における１回目のＣＦ４ガスのプラズマによるエッチングをＳｉ酸化膜４０に施し（第１のエッチングステップ）、ライン４０ａの頂部を除去して内部のライン３８ａを露出させ、且つライン４０ａ間のＳｉ酸化膜４０を除去して開口部３９においてＳｉ酸化膜４５を露出させる（図６（Ｃ））。
次いで、図３の処理におけるアッシングを露出したライン３８ａに施して、該ライン３８ａを選択的に除去し、空間４１を形成する（アッシングステップ）、このときもライン４０ａから転換された一対のライン４２ａ，４２ｂは非対称形状を呈するように成形される（図６（Ｄ））。
次いで、図３の処理における２回目のＣＦ４ガスのプラズマによるエッチングを一対のライン４２ａ，４２ｂに施す（第２のエッチングステップ）。このとき、一対のライン４２ａ，４２ｂが形成する先端屈曲部分が集中的に除去されて各ライン４２ａ，４２ｂはそれぞれ左右対称形状に成形される。しかしながら、各ライン４２ａ，４２ｂは高さが縮小されるため、例えば、図３の処理が施されるウエハＷでは、エッチングを長い時間に亘って継続するとＳｉ酸化膜４０の除去量が多く、各ライン４２ａ，４２ｂが潰れ、各ライン４２ａ，４２ｂの間の間隙の形状を正常に保つことができなくなり、続く被処理膜３７のエッチングにおいて各ライン４２ａ，４２ｂがマスク膜として機能しなくなる虞がある。
一方、ウエハＷ１では、各ライン４２ａ，４２ｂの下にＳｉ酸化膜４５が形成されており、一対のライン４２ａ，４２ｂのエッチングの際、開口部３９において露出するＳｉ酸化膜４５は除去されるものの、各ライン４２ａ，４２ｂの下のＳｉ酸化膜４５は除去されないので、一対のライン４２ａ，４２ｂをＳｉ酸化膜４５に転写することができ、結果として間の間隙の形状を正常に保つことができる一対のライン４６ａ，４６ｂを得ることができる（図６（Ｅ））。
次いで、図３の処理における被処理膜３７のエッチングを実行する（第３のエッチングステップ）。このとき、各ライン４２ａ，４２ｂは非対称形状を呈さず、また、一対のライン４６ａ，４６ｂはその間の間隙の形状を正常に保つので、被処理膜３７における開口部４４は断面形状が乱れることがなく、その断面形状は被処理膜３７に対して確実に垂直な矩形形状を呈する（図６（Ｆ））。
図６の処理によれば、各ライン３８ａを覆うＳｉ酸化膜４０にエッチングが施されて各ライン３８ａが露出されるとともに開口部３９においてＳｉ酸化膜４５が露出され、該露出した各ライン３８ａが選択的に除去された後、残存するＳｉ酸化膜４０（一対のライン４２ａ，４２ｂ）及び露出したＳｉ酸化膜４５にエッチングが施されるので、一対のライン４２ａ，４２ｂにおける先端屈曲部分が集中的に除去されてライン４２ａ，４２ｂはそれぞれほぼ左右対称形状を呈するようになるとともに、該ライン４２ａ，４２ｂの下において間の間隙の形状を正常に保つ一対のライン４６ａ，４６ｂが形成される。その結果、被処理膜３７をエッチングする際、被処理膜３７において形状の乱れが少ない開口部４４を確実に形成することができる。
上述した各実施の形態において極小ピッチライン形成処理が施される基板は半導体デバイス用のウエハに限られず、ＬＣＤ（Liquid Crystal Display）等を含むＦＰＤ（Flat Panel Display）等に用いる各種基板や、フォトマスク、ＣＤ基板、プリント基板等であってもよい。
また、本発明の目的は、上述した各実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、コンピュータ（例えば、制御部）に供給し、コンピュータのＣＰＵが記憶媒体に格納されたプログラムコードを読み出して実行することによっても達成される。
この場合、記憶媒体から読み出されたプログラムコード自体が上述した各実施の形態の機能を実現することになり、プログラムコード及びそのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
プログラムコードを供給するための記憶媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ）等の光ディスク、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記プログラムコードを記憶できるものであればよい。或いは、上記プログラムコードは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることによりコンピュータに供給されてもよい。
また、コンピュータが読み出したプログラムコードを実行することにより、上記各実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、ＣＰＵ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部又は全部を行い、その処理によって上述した各実施の形態の機能が実現される場合も含まれる。
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部又は全部を行い、その処理によって上述した各実施の形態の機能が実現される場合も含まれる。
上記プログラムコードの形態は、オブジェクトコード、インタプリタにより実行されるプログラムコード、ＯＳに供給されるスクリプトデータ等の形態から成ってもよい。
Ｗ，Ｗ１ ウエハ
１０ プラズマ処理装置
１２ サセプタ
１８ 第１の高周波電源
３７ 被処理膜
３８ フォトレジスト膜
３８ａ，４０ａ，４２ａ，４２ｂ，４６ａ，４６ｂ ライン
３９，４３，４４ 開口部
４０，４５ Ｓｉ酸化膜
４１ 空間

Claims (8)

  1. 処理対象膜と、該処理対象膜の上に形成された複数の小幅の線状部分からなる有機膜と、各前記線状部分の間において露出する前記処理対象膜及び前記線状部分を覆う硬質膜とを有する基板を処理する基板処理方法であって、
    前記硬質膜にエッチングを施して前記有機膜及び各前記線状部分の間の前記処理対象膜を露出させる第１のエッチングステップと、
    前記露出した有機膜を選択的に除去するアッシングステップと、
    残存する前記硬質膜にエッチングを施す第２のエッチングステップとを有することを特徴とする基板処理方法。
  2. 前記第２のエッチングステップにおいてエッチングが施された後に残存する前記硬質膜をマスクとして前記処理対象膜にエッチングを施す第３のエッチングステップをさらに有することを特徴とする請求項１記載の基板処理方法。
  3. 前記第２のエッチングステップは所定の時間だけ継続して実行されることを特徴とする請求項１又は２記載の基板処理方法。
  4. 前記基板はイオン引き込み用の高周波電力が印加される載置台に載置され、
    前記第２のエッチングステップでは、１００Ｗ以下の前記イオン引き込み用の高周波電力が前記載置台に印加されることを特徴とする請求項１乃至３のいずれか１項に記載の基板処理方法。
  5. 前記アッシングステップ及び前記第２のエッチングステップを繰り返すことを特徴とする請求項１乃至４のいずれか１項に記載の基板処理方法。
  6. 前記硬質膜はシリコンを含む酸化膜からなることを特徴とする請求項１乃至５のいずれか１項に記載の基板処理方法。
  7. 処理対象膜と、該処理対象膜の上に形成された第１の硬質膜と、該第１の硬質膜の上に形成された複数の小幅の線状部分からなる有機膜と、各前記線状部分の間において露出する前記第１の硬質膜及び前記線状部分を覆う第２の硬質膜とを有する基板を処理する基板処理方法であって、
    前記第２の硬質膜にエッチングを施して前記有機膜及び各前記線状部分の間の前記第１の硬質膜を露出させる第１のエッチングステップと、
    前記露出した有機膜を選択的に除去するアッシングステップと、
    残存する前記第２の硬質膜及び前記露出した第１の硬質膜にエッチングを施す第２のエッチングステップとを有することを特徴とする基板処理方法。
  8. 前記第２のエッチングステップにおいてエッチングが施された後に残存する前記第２の硬質膜及び前記第１の硬質膜をマスクとして前記処理対象膜にエッチングを施す第３のエッチングステップをさらに有することを特徴とする請求項７記載の基板処理方法。
JP2009056336A 2009-03-10 2009-03-10 基板処理方法 Expired - Fee Related JP5238556B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2009056336A JP5238556B2 (ja) 2009-03-10 2009-03-10 基板処理方法
TW099106763A TWI489545B (zh) 2009-03-10 2010-03-09 Substrate handling method
KR1020100021034A KR101565174B1 (ko) 2009-03-10 2010-03-09 기판 처리 방법
US12/721,006 US8383521B2 (en) 2009-03-10 2010-03-10 Substrate processing method
CN201010132410.3A CN101833239B (zh) 2009-03-10 2010-03-10 基板处理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009056336A JP5238556B2 (ja) 2009-03-10 2009-03-10 基板処理方法

Publications (2)

Publication Number Publication Date
JP2010212415A true JP2010212415A (ja) 2010-09-24
JP5238556B2 JP5238556B2 (ja) 2013-07-17

Family

ID=42717357

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009056336A Expired - Fee Related JP5238556B2 (ja) 2009-03-10 2009-03-10 基板処理方法

Country Status (5)

Country Link
US (1) US8383521B2 (ja)
JP (1) JP5238556B2 (ja)
KR (1) KR101565174B1 (ja)
CN (1) CN101833239B (ja)
TW (1) TWI489545B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014045077A (ja) * 2012-08-27 2014-03-13 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置
US9156307B2 (en) 2012-08-27 2015-10-13 Tokyo Electron Limited Plasma etching method and plasma etching apparatus

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251608B2 (en) 2010-07-13 2022-02-15 Raycap S.A. Overvoltage protection system for wireless communication systems
US8314033B2 (en) 2010-09-24 2012-11-20 Applied Materials, Inc. Method of patterning a low-k dielectric film
KR101988061B1 (ko) 2013-08-30 2019-06-11 현대자동차주식회사 차량용 도어 커튼 어셈블리
DE112014005031B4 (de) * 2014-11-13 2019-04-25 Shindengen Electric Manufacturing Co., Ltd. Verfahren zur Herstellung eines Halbleiter-Bauelements und Vorrichtung zur Herstellung einer Glasschicht
US10802237B2 (en) 2015-11-03 2020-10-13 Raycap S.A. Fiber optic cable management system
US9971119B2 (en) 2015-11-03 2018-05-15 Raycap Intellectual Property Ltd. Modular fiber optic cable splitter
KR101707442B1 (ko) 2015-11-30 2017-02-17 주식회사 서연이화 차량용 도어 커튼 장치
EP3571566A4 (en) 2017-01-20 2021-01-06 Raycap, S.A. WIRELESS COMMUNICATION SYSTEMS POWER TRANSMISSION SYSTEM
CN107464749B (zh) * 2017-07-28 2021-09-17 北京北方华创微电子装备有限公司 蚀刻方法和蚀刻系统
JP2019204815A (ja) * 2018-05-21 2019-11-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US10971928B2 (en) 2018-08-28 2021-04-06 Raycap Ip Assets Ltd Integrated overvoltage protection and monitoring system
CN111293041A (zh) * 2018-12-06 2020-06-16 东京毅力科创株式会社 蚀刻处理方法和基板处理装置
US11677164B2 (en) 2019-09-25 2023-06-13 Raycap Ip Assets Ltd Hybrid antenna distribution unit

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270227A (ja) * 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
JPH0645590A (ja) * 1992-07-22 1994-02-18 Oki Electric Ind Co Ltd 半導体量子細線の形成方法
JPH0677180A (ja) * 1992-08-24 1994-03-18 Fujitsu Ltd 細線状エッチングマスクの製造方法
JP2008511991A (ja) * 2004-09-01 2008-04-17 マイクロン テクノロジー，インコーポレイテッド マスク材料の変換
JP2009016814A (ja) * 2007-06-08 2009-01-22 Tokyo Electron Ltd 微細パターンの形成方法
JP2010531051A (ja) * 2007-06-04 2010-09-16 マイクロン テクノロジー， インク． 自己組織化材料を使用するピッチマルチプリケーション

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63133513A (ja) * 1986-11-25 1988-06-06 Matsushita Electric Works Ltd カレントトランス
JPS63135131A (ja) * 1986-11-28 1988-06-07 株式会社日立製作所 経皮センサ
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
TWI286345B (en) * 2005-06-10 2007-09-01 United Microelectronics Corp Method of defining polysilicon patterns
JP4544532B2 (ja) * 2006-03-03 2010-09-15 東京エレクトロン株式会社 基板処理方法
US7579278B2 (en) * 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
JP4997826B2 (ja) * 2006-05-22 2012-08-08 東京エレクトロン株式会社 平面アンテナ部材及びこれを用いたプラズマ処理装置
JP5106020B2 (ja) 2007-02-08 2012-12-26 パナソニック株式会社 パターン形成方法
JP2008305736A (ja) * 2007-06-11 2008-12-18 Tokyo Electron Ltd プラズマ処理装置、プラズマ処理装置の使用方法およびプラズマ処理装置のクリーニング方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270227A (ja) * 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
JPH0645590A (ja) * 1992-07-22 1994-02-18 Oki Electric Ind Co Ltd 半導体量子細線の形成方法
JPH0677180A (ja) * 1992-08-24 1994-03-18 Fujitsu Ltd 細線状エッチングマスクの製造方法
JP2008511991A (ja) * 2004-09-01 2008-04-17 マイクロン テクノロジー，インコーポレイテッド マスク材料の変換
JP2010531051A (ja) * 2007-06-04 2010-09-16 マイクロン テクノロジー， インク． 自己組織化材料を使用するピッチマルチプリケーション
JP2009016814A (ja) * 2007-06-08 2009-01-22 Tokyo Electron Ltd 微細パターンの形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014045077A (ja) * 2012-08-27 2014-03-13 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置
US9156307B2 (en) 2012-08-27 2015-10-13 Tokyo Electron Limited Plasma etching method and plasma etching apparatus

Also Published As

Publication number Publication date
US8383521B2 (en) 2013-02-26
CN101833239A (zh) 2010-09-15
US20100233883A1 (en) 2010-09-16
CN101833239B (zh) 2013-06-05
KR101565174B1 (ko) 2015-11-02
JP5238556B2 (ja) 2013-07-17
KR20100102067A (ko) 2010-09-20
TWI489545B (zh) 2015-06-21
TW201104745A (en) 2011-02-01

Similar Documents

Publication Publication Date Title
JP5238556B2 (ja) 基板処理方法
KR101711669B1 (ko) 측벽 형성 공정
JP5171683B2 (ja) プラズマ処理方法
JP4652140B2 (ja) プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
TWI270937B (en) Dry etching method
US7491647B2 (en) Etch with striation control
TWI467651B (zh) 活性硬遮罩電漿蝕刻時之現場光阻剝除
JP5563860B2 (ja) 基板処理方法
JP2008524851A (ja) エッチマスクの特徴部の限界寸法の低減
JP2009111330A (ja) 基板処理方法
KR20100059843A (ko) 마스크 트리밍
JP2010206051A (ja) 基板処理方法
JP5072531B2 (ja) プラズマエッチング方法及び記憶媒体
KR101828082B1 (ko) 표면 평탄화 방법
JP5011782B2 (ja) 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。
JP2008172184A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
KR100867174B1 (ko) 반도체 장치의 제조 방법, 반도체 장치의 제조 장치, 제어프로그램 및 컴퓨터 기억 매체
JP4928832B2 (ja) エッチング方法及びコンピュータ読み取り可能な記録媒体
JP2007059666A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP2005026348A (ja) プラズマ処理方法
JP2011082577A (ja) 基板処理方法
JP2006278517A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120307

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130326

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130401

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5238556

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160405

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees