KR20120089773A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20120089773A
KR20120089773A KR1020127017540A KR20127017540A KR20120089773A KR 20120089773 A KR20120089773 A KR 20120089773A KR 1020127017540 A KR1020127017540 A KR 1020127017540A KR 20127017540 A KR20127017540 A KR 20127017540A KR 20120089773 A KR20120089773 A KR 20120089773A
Authority
KR
South Korea
Prior art keywords
film
insulating film
opening
oxide semiconductor
wiring
Prior art date
Application number
KR1020127017540A
Other languages
English (en)
Other versions
KR101273831B1 (ko
Inventor
요시마사 지까마
히로히꼬 니시끼
요시후미 오따
유지 미즈노
다께시 하라
데쯔야 아이따
마사히꼬 스즈끼
미찌꼬 다께이
오끼후미 나까가와
요시유끼 하루모또
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20120089773A publication Critical patent/KR20120089773A/ko
Application granted granted Critical
Publication of KR101273831B1 publication Critical patent/KR101273831B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치는 게이트 배선(3a), 제1 절연막(5), 섬 형상의 산화물 반도체층 (7a), 제2 절연막(9), 소스 배선(13as), 드레인 전극(13ad) 및 보호막을 구비한 박막 트랜지스터와, 게이트 배선과 동일한 도전막으로 형성된 제1 접속부(3c), 소스 배선 및 드레인 전극과 동일한 도전막으로 형성된 제2 접속부(13c) 및 제2 접속부 상에 형성된 제3 접속부(19c)를 구비한 단자부를 갖고, 제2 접속부는 제1 및 제2 절연막에 설치된 제1 개구부(11c) 내에서 제1 접속부와 접하고, 제3 접속부(19c)는 보호막에 설치된 제2 개구부(17c) 내에서 제2 접속부와 접하고, 제2 접속부(13c)는 제1 개구부(11c)에 있어서의 제1 및 제2 절연막의 단면을 덮고, 또한 제2 개구부(17c)에 있어서의 보호막(15)의 단면을 덮고 있지 않다. 이에 의해, 단자부의 컨택트 홀의 테이퍼 형상을 높은 정밀도로 제어할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME}
본 발명은 박막 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
액티브 매트릭스형의 액정 표시 장치나 유기EL 표시 장치는 일반적으로 화소마다 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; 이하, 「TFT」)가 형성된 기판(이하, 「TFT 기판」)과, 대향 전극 및 컬러 필터 등이 형성된 대향 기판과, TFT 기판과 대향 기판 사이에 설치된 액정층 등의 광 변조층을 구비하고 있다.
TFT 기판에는 복수의 소스 배선과, 복수의 게이트 배선과, 이들 교차부에 각각 배치된 복수의 TFT와, 액정층 등의 광 변조층에 전압을 인가하기 위한 화소 전극과, 보조 용량 배선 및 보조 용량 전극 등이 형성되어 있다. 또한, TFT 기판의 단부에는 소스 배선 및 게이트 배선을 구동 회로의 입력 단자에 각각 접속하기 위한 단자부가 설치되어 있다. 구동 회로는 TFT 기판 상에 형성되어 있어도 되고, 별개인 기판(회로 기판) 상에 형성되어 있어도 된다.
TFT 기판의 구성은 예를 들어 특허 문헌 1(일본 특허 출원 공개 제2008-170664호 공보)에 개시되어 있다. 이하, 도면을 참조하면서 특허 문헌 1에 개시된 TFT 기판의 구성을 설명한다.
도 12의 (a)는 TFT 기판의 개략을 도시하는 모식적인 평면도이며, 도 12의 (b)는 TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도이다. 또한, 도 13은 도 12에 도시하는 반도체 장치에 있어서의 TFT 및 단자부의 단면도이다.
도 12의 (a)에 도시한 바와 같이, TFT 기판은 복수의 게이트 배선(2016)과 복수의 소스 배선(2017)을 갖고 있다. 이들 배선(2016, 2017)으로 포위된 각각의 영역(2021)이 「화소」가 된다. TFT 기판 중 화소가 형성되는 영역(표시 영역) 이외의 영역(2040)에는 복수의 게이트 배선(2016) 및 소스 배선(2017)의 각각을 구동 회로에 접속하기 위한 복수의 접속부(2041)가 배치되어 있다. 각 접속부(2041)는 외부 배선과 접속하기 위한 단자부를 구성한다. 또한, 본 명세서에서는 복수의 단자부가 배치되는 TFT 기판의 영역(2040)을 「단자 배치 영역」이라고 부른다.
도 12의 (b) 및 도 13에 도시한 바와 같이, 화소가 되는 각 영역(2021)을 피복하도록 화소 전극(2020)이 설치되어 있다. 또한, 각 영역(2021)에는 TFT가 형성되어 있다. TFT는 게이트 전극(G)과, 게이트 전극(G)을 덮는 게이트 절연막(2025, 2026)과, 게이트 절연막(2026) 상에 배치된 반도체층(2019)과, 반도체층(2019)의 양단부에 각각 접속된 소스 전극(S) 및 드레인 전극(D)을 갖고 있다. TFT는 보호막(2028)으로 덮어져 있다. 보호막(2028)과 화소 전극(2020) 사이에는 층간 절연막(2029)이 형성되어 있다. TFT의 소스 전극(S)은 소스 배선(2017)에, 게이트 전극(G)은 게이트 배선(2016)에 접속되어 있다. 또한, 드레인 전극(D)은 컨택트 홀(2030) 내에서 화소 전극(2020)에 접속되어 있다.
또한, 게이트 배선(2016)과 평행하게 보조 용량 배선(2018)이 형성되어 있다. 보조 용량 배선(2018)은 보조 용량에 접속되어 있다. 여기에서는, 보조 용량은 드레인 전극과 같은 도전막으로 형성된 보조 용량 전극(2018b)과, 게이트 배선과 같은 도전막으로 형성된 보조 용량 전극(2018a)과, 그것들의 사이에 위치하는 게이트 절연막(2026)으로 구성되어 있다.
각 게이트 배선(2016) 또는 소스 배선(2017)으로부터 연장된 접속부(2041) 상에는 게이트 절연막(2025, 2026) 및 보호막(2028)이 형성되고 있지 않고, 접속부(2041)의 상면과 접하도록 접속 배선(2044)이 형성되어 있다. 이에 의해, 접속부(2041)와 접속 배선(2044)의 전기적인 접속이 확보되어 있다.
또한, 도 13에 도시한 바와 같이, 액정 표시 장치에서는, TFT 기판(2013)은 액정층(2015)을 사이에 끼고 대향 전극이나 컬러 필터가 형성된 기판(2014)과 대향하도록 배치된다.
이러한 TFT 기판을 제조할 때에는 화소가 되는 영역(2021)(「화소부」라고도 한다)과 단자부를 공통의 프로세스로 형성하여 마스크수나 공정수의 증대를 억제하는 것이 바람직하다.
상기 TFT 기판을 제조하려면 게이트 절연막(2025, 2026) 및 보호막(2028) 중 단자 배치 영역(2040)에 위치하는 부분, 및 게이트 절연막(2025) 및 보호막(2028) 중 보조 용량이 형성되는 영역에 위치하는 부분을 에칭할 필요가 있다. 특허 문헌 1에서는 유기 절연막을 이용하여 층간 절연막(2029)을 형성하고, 이것을 마스크로 하여 이들 절연막(2025, 2026) 및 보호막(2028)을 에칭하는 것이 개시되어 있다.
한편, 최근, 실리콘 반도체막 대신에 산화 아연 등의 산화물 반도체막을 이용하여 TFT의 활성층을 형성하는 것이 제안되고 있다. 이러한 TFT를 「산화물 반도체 TFT」라고 칭한다. 산화물 반도체는 아몰퍼스 실리콘보다도 높은 이동도를 갖고 있다. 이 때문에, 산화물 반도체(TFT)는 아몰퍼스 실리콘(TFT)보다도 고속으로 동작하는 것이 가능하다. 또한, 산화물 반도체막은 다결정 실리콘막보다도 간편한 프로세스로 형성되므로, 대면적이 요구되는 장치에도 적용할 수 있다.
그러나, 보텀 게이트 구조를 갖는 산화물 반도체(TFT)에서는 TFT의 제조 프로세스 중 예를 들어 열처리 공정 등에 있어서, 산소 결함에 의해 캐리어 전자가 생겨 저항이 낮아질 우려가 있다. 또한, 소스 드레인 전극의 에칭 공정이나 층간 절연막의 형성 공정에 있어서, 그 하방에 있는 산화물 반도체막이 손상을 입기 쉽다는 문제점이 있다.
이에 반하여 반도체층 중 채널이 형성되는 영역(채널 형성 영역)을 피복하도록 채널 보호막을 설치하는 구조(채널 보호형)가 제안되어 있다. TFT의 제조 프로세스에 있어서, 반도체층 상에 채널 보호막을 형성한 후, 소스 드레인 전극을 형성하면 소스 드레인 전극을 형성하기 위한 에칭을 행할 때에 채널 보호막이 에치 스톱으로서 기능한다. 이 때문에, 채널 형성 영역이 에칭으로 인해 받는 손상을 저감시킬 수 있다.
특허 문헌 2(일본 특허 출원 공개 제2009-157354호 공보)에는 채널 보호형의 TFT를 갖는 TFT 기판의 화소부의 구성이 기재되어 있다. 단, 특허 문헌 2의 TFT는 실리콘막을 사용하여 형성되어 있다.
도 14는 특허 문헌 2에 기재된 TFT 기판의 일부를 도시하는 단면도이다. TFT 기판의 각 화소에는 박막 트랜지스터(1141) 및 보조 용량(1142)이 설치되어 있다. 박막 트랜지스터(1141)에는 게이트 배선(1102), 게이트 절연막(1104), 채널 형성 영역을 갖는 반도체층(1113), 채널 보호막(1108), 소스 영역(1118), 드레인 영역(1117), 드레인 전극(1121) 및 소스 배선(1122)이 형성되어 있다. 박막 트랜지스터(1141)는 보호막(1127)으로 덮여 있으며, 보호막(1127) 상에는 화소 전극(1131)이 설치되어 있다. 화소 전극(1131)은 보호막(1127)에 형성된 컨택트 홀 내에서 드레인 전극(1121)과 접속되어 있다. 보조 용량(1142)은 게이트 배선(1102)과 같은 도전막으로 형성된 용량 배선(1151)과 화소 전극(1131)을 전극으로 하고, 전극 사이에 끼워진 게이트 절연막(1104) 및 보호막(1127)을 유전체로 하여 구성되어 있다.
또한, 본 명세서에서는 반도체층의 채널 형성 영역과 소스 드레인 전극의 사이에 형성된 절연막을 「채널 보호막」 또는 「에치 스토퍼」라고 부르고, TFT를 덮는 절연막, 보텀 게이트 구조의 경우에는 소스 드레인 전극 상에 설치되는 절연막을 간단하게 「보호막」이라고 불러서 양자를 구별한다.
도시되어 있지 않지만, 이 TFT 기판에 있어서의 단자부에서는 게이트 배선(1102) 상의 게이트 절연막(1104) 및 보호막(1127)에 형성된 컨택트 홀 내에서 게이트 배선(1102)과 보호막(1127) 상에 설치되는 외부 배선을 전기적으로 접속시킬 수 있다.
상기 반도체 장치의 제조 방법에서는 채널 보호막(1108)을 형성하기 위한 에칭과, 소스 드레인 전극(1121, 1122)을 형성하기 위한 에칭과, 보호막(1127)에 컨택트 홀을 형성하기 위한 에칭이 행해진다(특허 문헌 2(일본 특허 출원 공개 제2009-157354호 공보)의 도 7 내지 도 9). 단자부의 컨택트 홀은 보호막(1127)의 에칭을 행할 때에 보호막(1127) 및 게이트 절연막(1104)을 일괄하여 에칭함으로써 형성된다고 생각된다.
또한, 특허 문헌 3(일본 특허 출원 공개 제2007-258675호 공보)에는 채널 보호형의 TFT를 구비한 TFT 기판의 제조 방법에 있어서, 하프톤 마스크를 이용함으로써 사용하는 마스크의 수를 저감시키는 것이 제안되어 있다. 그러나, 특허 문헌 3의 방법은 제조 프로세스가 복잡하여 양산성이 낮아질 우려가 있다. 또한, 게이트 전극과 소스 드레인 전극의 사이에 절연막이 1층밖에 형성되어 있지 않으므로 이들 전극 사이에서 단락이 생길 가능성이 있다.
일본 특허 출원 공개 제2008-170664호 공보 일본 특허 출원 공개 제2009-157354호 공보 일본 특허 출원 공개 제2007-258675호 공보
특허 문헌 1, 2에 개시된 방법에 의하면, TFT 기판의 단자부에 있어서 게이트 절연막 및 보호막을 동시에 에칭할 필요가 있다. 본 발명자가 검토한 바, 이러한 방법을 산화물 반도체 TFT를 구비하는 TFT 기판에 적용하면 다음과 같은 문제점이 있는 것을 발견했다.
일반적으로, 산화물 반도체 TFT에서는 게이트 절연막이나 보호막으로서 SiO2막 등의 산화물막이 이용되는 경우가 많다. 이것은 산화물 반도체층에 산소 결손이 생긴 경우에 산화물막에 포함되는 산소에 의해 산소 결손을 회복할 수 있기 때문이다.
특허 문헌 1에 의하면, TFT 기판(도 12, 도 13)을 제조할 때에는 유기 절연막을 이용하여 층간 절연막(2029)을 형성하고, 이것을 마스크로 하여 게이트 절연막(2025, 2026) 및 보호막(2028) 중 단자 배치 영역(2040)에 위치하는 부분을 에칭함으로써 단자부의 컨택트 홀이 형성된다. 이 때, 게이트 절연막(2025, 2026) 및 보호막(2028) 중 어느 하나의 재료로서 SiO2가 사용되고 있다면 SiO2의 에치 레이트가 매우 낮으므로 에칭 시간이 길어진다. 이 결과, 마스크인 유기 절연막(층간 절연막)(2029)이 손상을 입을 우려가 있다.
특허 문헌 2에서는, 단자부의 컨택트 홀은 레지스트 마스크를 이용하여 보호막(1127) 및 게이트 절연막(1104)을 일괄하여 에칭함으로써 형성된다고 생각된다. 이 때, 보호막(1127) 및 게이트 절연막(1104) 중 어느 하나의 재료로서 SiO2가 사용되고 있다면 SiO2의 에치 레이트가 매우 낮으므로 에칭 공정에서 레지스트 마스크가 손상을 입어 레지스트 마스크의 박리 불량이 생길 가능성이 있다. 또한, 에치 레이트가 낮으면 단자부의 컨택트 홀의 벽면에 원하는 테이퍼 형상을 형성하기 어려워져서 벽면이 기판에 대하여 대략 수직이 될 가능성이 있다. 이와 같은 경우, 단자부의 컨택트 홀 내에 형성되는 배선에 조각이 생기기 쉬워진다는 문제점도 있다.
이와 같이, 종래는 소스 단자나 게이트 단자를 형성하기 위한 에칭 공정에 있어서, 에칭 마스크가 손상을 입거나, 혹은 컨택트 홀의 테이퍼 형상을 최적화하지 못하고 배선의 절단을 생기게 할 우려가 있어 TFT 기판의 신뢰성을 저하시킬 가능성이 있었다.
본 발명은 상기 사정을 해결하기 위해서 이루어진 것이며, 그 주된 목적은 산화물 반도체 TFT와, TFT의 전극과 외부 배선을 접속하는 단자부를 구비하는 반도체 장치에 있어서, 단자부의 컨택트 홀을 형성할 때에 마스크에의 손상을 저감시키는 동시에 높은 정밀도로 컨택트 홀의 벽면의 테이퍼 형상을 제어하는 데에 있다.
본 발명의 반도체 장치는 기판과, 상기 기판 상에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하는 단자부를 구비한 반도체장치이며, 상기 박막 트랜지스터는 상기 기판 상에 설치된 게이트 배선과, 상기 게이트 배선 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고, 채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 소스 영역 및 드레인 영역을 갖는 섬 형상의 산화물 반도체층과, 상기 산화물 반도체층 상에 접하여 설치된 제2 절연막과, 상기 제2 절연막 상에 설치되고, 상기 소스 영역과 전기적으로 접속된 소스 배선과, 상기 제2 절연막 상에 설치되고, 상기 드레인 영역과 전기적으로 접속된 드레인 전극과, 상기 소스 배선 및 상기 드레인 전극 상에 설치되고, 상기 박막 트랜지스터를 덮는 보호막을 구비하고, 상기 단자부는 상기 게이트 배선과 동일한 도전막으로 형성된 제1 접속부와, 상기 제1 접속부 상에 형성되고, 상기 소스 배선 및 상기 드레인 전극과 동일한 도전막으로 형성된 제2 접속부와, 상기 제2 접속부 상에 형성된 제3 접속부를 구비하고, 상기 제2 접속부는 상기 제1 절연막 및 상기 제2 절연막에 설치된 제1 개구부 내에서 상기 제1 접속부와 접하고 있고, 상기 제3 접속부는 상기 보호막에 설치된 제2 개구부 내에서 상기 제2 접속부와 접하고 있고, 상기 제2 접속부는 상기 제1 개구부에 있어서의 상기 제1 절연막 및 상기 제2 절연막의 단면을 덮고, 또한 상기 제2 개구부에 있어서의 상기 보호막의 단면을 덮지 않고 있다.
어떤 바람직한 실시 형태에 있어서, 상기 기판의 표면의 법선 방향에서 보아 상기 제2 개구부는 상기 제1 개구부의 내부에 위치한다.
상기 드레인 전극과 전기적으로 접속된 화소 전극을 더 구비하고, 상기 제3 접속부는 상기 화소 전극과 동일한 도전막으로 형성되어 있어도 된다.
어떤 바람직한 실시 형태에 있어서, 상기 기판에 형성된 보조 용량을 더 구비하고, 상기 보조 용량은 상기 게이트 배선과 동일한 도전막으로 형성된 보조 용량 배선과, 상기 보조 용량 배선을 덮는 상기 제1 절연막과, 상기 산화물 반도체층과 동일한 산화물 반도체막으로 형성된 보조 용량 형성용 반도체층과, 상기 보조 용량 형성용 반도체층 상에 설치된 보조 용량 전극을 갖고 있고, 상기 보조 용량 전극은 상기 제2 절연막에 형성된 개구부 내에서 상기 보조 용량 형성용 반도체층과 접하고 있다.
어떤 바람직한 실시 형태에 있어서, 상기 보조 용량 전극은 상기 드레인 전극의 일부이며, 상기 화소 전극은 상기 보호막에 형성된 개구부 내에서 상기 보조 용량 전극에 접하고 있다.
어떤 바람직한 실시 형태에 있어서, 상기 보조 용량 전극은 상기 화소 전극의 일부이다.
상기 게이트 배선과 상기 소스 배선을 전기적으로 접속하는 게이트 소스 접속부를 더 구비하고, 상기 게이트 소스 접속부에서는, 상기 소스 배선은 상기 제1 절연막 및 상기 제2 절연막에 설치된 상기 제1 개구부 내에서 상기 게이트 배선에 접해 있어도 된다.
상기 보호막과 상기 화소 전극 사이에 유기 절연막을 더 구비하고 있어도 된다.
상기 제1 절연막 및 상기 보호막 중 적어도 한쪽은 SiO2를 포함하는 것이 바람직하다.
상기 제1 절연막은 SiO2막 및 SiNx막을 포함하는 적층 구조를 갖고 있고, 상기 SiO2막은 상기 적층 구조의 최상층이며, 상기 산화물 반도체층의 하면과 접해 있어도 된다.
상기 보호막은 SiO2막 및 SiNx막을 포함하는 적층 구조를 갖고 있고, 상기 SiO2막은 상기 적층 구조의 최하층이어도 된다.
어떤 바람직한 실시 형태에 있어서, 상기 게이트 배선의 상면 및 측벽과 상기 소스 배선 사이, 및 상기 게이트 배선의 상면 및 측벽과 상기 드레인 전극의 사이에는 적어도 상기 제1 절연막 및 상기 산화물 반도체층이 설치되어 있다.
상기 게이트 배선의 상면 및 측벽과 상기 소스 배선의 사이, 및 상기 게이트 배선의 상면 및 측벽과 상기 드레인 전극의 사이에 상기 제2 절연막이 또 설치되어 있어도 된다.
상기 제2 절연막은 상기 산화물 반도체층의 표면 중 상기 소스 영역 및 상기 드레인 영역을 제외한 모든 상면 및 측벽을 덮고 있고, 또한 상기 산화물 반도체층의 측벽 근방에서 상기 제1 절연막의 상면과 접해 있어도 된다.
상기 산화물 반도체층의 채널 길이 방향에 따른 폭은 상기 게이트 배선의 채널 길이 방향에 따른 폭보다도 커도 된다.
본 발명의 반도체 장치의 제조 방법은 상기 중 어느 하나에 기재된 반도체 장치의 제조 방법이며, (A)기판 상에 게이트 배선용 도전막을 형성하고, 이것을 패터닝함으로써 게이트 배선 및 제1 접속부를 형성하는 공정과, (B)상기 게이트 배선 및 상기 제1 접속부 상에 제1 절연막을 형성하는 공정과, (C)상기 제1 절연막 상에 박막 트랜지스터의 활성층이 되는 산화물 반도체층을 형성하는 공정과, (D)상기 산화물 반도체층 및 상기 제1 절연막을 덮는 제2 절연막을 형성하는 공정과, (E)상기 산화물 반도체층을 에치 스톱으로 하여 상기 제1 및 제2 절연막의 에칭을 행함으로써, 상기 제2 절연막에 상기 산화물 반도체층을 노출시키는 소스 컨택트 형성용 개구부 및 드레인 컨택트 형성용 개구부를 형성함과 함께, 상기 제2 절연막 및 상기 제1 절연막에 상기 제1 접속부의 표면을 노출시키는 제1 개구부를 형성하는 공정과, (F)상기 제2 절연막 상에 소스 드레인 전극용 도전막을 형성하고, 이것을 패터닝함으로써 상기 소스 컨택트 형성용 개구부 내에서 상기 산화물 반도체층에 접하는 소스 배선과, 상기 드레인 컨택트 형성용 개구부 내에서 상기 산화물 반도체층에 접하는 드레인 전극과, 상기 제1 개구부 내에서 상기 제1 접속부에 접하는 제2 접속부를 형성하는 공정과, (G)상기 소스 배선, 상기 드레인 전극 및 상기 제2 접속부 상에 보호막을 형성하는 공정과, (H)상기 보호막에 상기 제2 접속부를 노출시키는 제2 개구부를 형성하는 공정과, (I)상기 보호막 상에 상기 제2 개구부 내에서 상기 제2 접속부에 접하는 제3 접속부를 형성하는 공정을 포함한다.
상기 공정(H)는 상기 보호막에 상기 드레인 전극을 노출시키는 개구부를 형성하는 공정을 포함하고, 상기 공정(I)는 상기 보호막 상에 투명 도전막을 형성하고, 이것을 패터닝함으로써 상기 제3 접속부와 화소 전극을 형성하는 공정이며, 상기 화소 전극은 상기 드레인 전극을 노출시키는 상기 개구부 내에서 상기 드레인 전극과 접하는 공정이어도 된다.
본 발명에 따르면, 산화물 반도체 TFT와, TFT의 전극과 외부 배선을 접속하는 단자부를 구비하는 반도체 장치에 있어서, 단자부의 컨택트 홀을 형성할 때에 에칭 시간을 단축하여 마스크로의 손상을 저감시키는 동시에, 높은 정밀도로 컨택트 홀의 벽면의 테이퍼 형상을 제어할 수 있다. 따라서, 반도체 장치의 신뢰성을 높일 수 있다.
또한, 상기 반도체 장치를, 제조 공정을 복잡화하지 않고 간편하게 제조할 수 있다.
도 1의 (a) 내지 (f)는 각각 본 발명에 따른 실시 형태 1의 반도체 장치의 제조 방법의 일례를 나타내는 공정 단면도.
도 2는 본 발명에 따른 실시 형태 1의 반도체 장치의 평면도이고, 도 2의 (a)는 반도체 장치에 있어서의 화소부(101)의 평면도이며, 도 2의 (b) 내지 (d)는 각각 반도체 장치에 있어서의 게이트 단자, 소스 단자 및 게이트 소스 접속부의 평면도.
도 3의 (a)는 도 2의 (a)에 도시하는 Ｉ-I’선과, 도 2의 (b)에 도시하는 II-II’선 또는 도 2의 (c)에 도시하는 III-III’선에 따른 단면도. 도 3의 (b)는 도 2의 (d)에 도시하는 IV-IV’선에 따른 단면도.
도 4의 (a) 내지 (f)는 각각 본 발명에 따른 실시 형태 2의 반도체 장치의 제조 방법의 일례를 나타내는 공정 단면도.
도 5는 본 발명에 따른 실시 형태 2의 반도체 장치의 평면도이고, 도 5의 (a)는 반도체 장치에 있어서의 화소부(201)의 평면도이며, 도 5의 (b) 내지 (d)는 각각 반도체 장치에 있어서의 게이트 단자, 소스 단자 및 게이트 소스 접속부의 평면도.
도 6의 (a)는 도 5의 (a)에 도시하는 Ｉ-I’선과, 도 5의 (b)에 도시하는 II-II’선 또는 도 5의 (c)에 도시하는 III-III’선에 따른 단면도. 도 6의 (b)는 도 5의 (d)에 도시하는 IV-IV’선에 따른 단면도.
도 7의 (a) 내지 (c)는 각각 본 발명에 따른 실시 형태 3의 반도체 장치의 제조 방법의 일례를 나타내는 공정 단면도.
도 8은 실시 형태 3의 반도체 장치에 있어서 접속부(23c)에 절단이 생긴 경우의 단자부를 예시하는 확대 단면도.
도 9는 본 발명에 따른 실시 형태 3의 다른 반도체 장치의 구성을 예시하는 단면도.
도 10은 본 발명에 따른 실시 형태 3의 또 다른 반도체 장치의 구성을 예시하는 단면도.
도 11의 (a) 내지 (c)는 각각 본 발명에 따른 실시 형태 4의 반도체 장치의 제조 방법의 일례를 나타내는 공정 단면도.
도 12의 (a)는 종래의 TFT 기판의 개략을 도시하는 모식적인 평면도이며, 도 12의 (b)는 도 12의 (a)의 TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도.
도 13은 도 12에 도시하는 종래의 TFT 기판에 있어서의 TFT 및 단자부의 단면도.
도 14는 종래의 TFT 기판의 일부를 도시하는 단면도.
(실시 형태 1)
이하, 도면을 참조하면서 본 발명에 따른 실시 형태 1의 반도체 장치의 제조 방법을 설명한다.
본 실시 형태의 반도체 장치는 적어도 1개의 산화물 반도체 TFT가 형성된 TFT 기판을 구비하고 있으면 되고, 각종 표시 장치나 TFT 기판, 전자 기기 등을 널리 포함한다.
여기서는, 산화물 반도체 TFT를 스위칭 소자로서 구비한 액정 표시 장치의 TFT 기판의 제조 방법을 예로 설명한다. TFT 기판은 복수의 화소부를 포함하는 표시 영역과, 표시 영역 이외의 영역에 형성된 단자 배치 영역을 갖고 있다. 본 실시 형태에서는 표시 영역의 각 화소부에 산화물 반도체 TFT 및 보조 용량이 형성되고, 단자배치 영역에 복수의 단자부가 형성된다.
도 1의 (a) 내지 (f)는 본 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 모식적인 공정 단면도이다.
우선, 도 1의 (a)에 도시한 바와 같이, 기판(1) 중 TFT를 형성하려고 하는 영역(TFT 형성 영역)(A)에 게이트 배선(3a), 보조 용량을 형성하려고 하는 영역(보조 용량 형성 영역)(B)에 보조 용량 배선(3b), 및 게이트 소스 단자부를 형성하려고 하는 영역(단자부 형성 영역)(C)에 게이트 배선의 접속부(3c)를 형성한다.
또한, TFT 형성 영역(A) 및 보조 용량 형성 영역(B)은 표시 영역 내의 각 화소부(101)에 각각 위치하고, 단자부 형성 영역(C)은 표시 영역 이외의 영역, 예를 들면 기판(1)의 주연에 배치된 단자 배치 영역(102) 내에 위치한다. 통상적으로, 단자 배치 영역(102)에는 다수의 소스 단자부 및 게이트 단자부가 형성되지만, 여기에서는 1개의 게이트 또는 소스 단자부의 형성 영역(C)만을 나타낸다.
게이트 배선(3a), 보조 용량 배선(3b) 및 접속부(3c)는 기판(1) 상에 스퍼터법 등으로 금속막(예를 들면 Ti/Al/Ti막)을 형성한 후, 금속막을 패터닝함으로써 형성된다. 금속막의 패터닝은 공지된 포토리소그래피에 의해 레지스트 마스크를 형성하고, 레지스트 마스크로 덮여 있지 않은 부분을 제거함으로써 행해진다. 이 후, 레지스트 마스크를 기판(1)으로부터 박리한다.
다음으로, 도 1의 (b)에 도시한 바와 같이, 게이트 배선(3a), 보조 용량 배선(3b) 및 접속부(3c)를 피복하도록 절연막(5)을 형성한다. 이어서, TFT 형성 영역(A)에 TFT의 채널층이 되는 섬 형상의 산화물 반도체층(7a), 보조 용량 형성 영역(B)에 섬 형상의 산화물 반도체층(7b)을 형성한다.
본 실시 형태에서는 절연막(5)으로서, 예를 들면 두께가 약 400nm의 SiO2막을 CVD법을 이용하여 형성한다. 또한, 절연막(5)은, 예를 들면 SiO2막으로 이루어지는 단층이어도 되고, SiNx막을 하층으로 하고 SiO2막을 상층으로 하는 적층 구조를 갖고 있어도 된다. SiO2막으로 이루어지는 단층의 경우, SiO2막의 두께는 300nm 이상 500nm 이하인 것이 바람직하다. SiNx막(하층) 및 SiO2막(상층)으로 이루어지는 적층 구조를 갖는 경우, SiNx막의 두께는 200nm 이상 500nm 이하, SiO2막의 두께는 20nm 이상 150nm 이하인 것이 바람직하다.
산화물 반도체층(7a, 7b)는 이하와 같이 하여 형성할 수 있다. 우선, 스퍼터법을 이용하여, 예를 들면 두께가 30nm 이상 300nm 이하의 In-Ga-Zn-O계 반도체(IGZO)막을 절연막(5)의 위에 형성한다. 이 후, 포토리소그래피에 의해 IGZO막의 소정의 영역을 덮는 레지스트 마스크를 형성한다. 다음으로, IGZO막 중 레지스트 마스크로 덮여 있지 않은 부분을 웨트 에칭에 의해 제거한다. 이 후, 레지스트 마스크를 박리한다. 이와 같이 하여 섬 형상의 산화물 반도체층(7a, 7b)을 얻는다. 또한, IGZO막 대신에 다른 산화물 반도체막을 이용하여 산화물 반도체층(7a, 7b)을 형성해도 된다.
다음으로, 도 1의 (c)에 도시한 바와 같이, 기판(1)의 표면 전체에 절연막(9)을 퇴적시킨 후, 절연막(9)을 패터닝한다.
구체적으로는, 우선 절연막(5) 및 산화물 반도체층(7a, 7b) 위에 절연막(9)으로서 예를 들면 SiO2막(두께: 예를 들면 약 150nm)을 CVD법으로 형성한다.
절연막(9)은 SiOy 등의 산화물막을 포함하는 것이 바람직하다. 산화물막을 이용하면, 산화물 반도체층(7a, 7b)에 산소 결손이 생긴 경우에 산화물막에 포함되는 산소에 의해 산소 결손을 회복하는 것이 가능해지므로, 산화물 반도체층(7a, 7b)의 산화 결손을 보다 효과적으로 저감시킬 수 있다. 여기에서는, 절연막(9)으로서 SiO2막으로 이루어지는 단층을 이용하고 있지만, 절연막(9)은 SiO2막을 하층으로 하고 SiNx막을 상층으로 하는 적층 구조를 갖고 있어도 된다. 절연막(9)의 두께(적층 구조를 갖는 경우에는 각층의 합계 두께)는 50nm 이상 200nm 이하인 것이 바람직하다. 50nm 이상이면 소스 드레인 전극의 패터닝 공정 등에 있어서 산화물 반도체층(7a)의 표면을 보다 확실하게 보호할 수 있다. 한편, 200nm을 초과하면 소스 전극이나 드레인 전극에 의해 큰 단차가 생기므로, 단선 등을 야기시킬 우려가 있다.
이 후, 포토리소그래피에 의해 절연막(9)의 소정의 영역을 덮는 레지스트 마스크를 형성한다. 다음으로, 절연막(9) 중 레지스트 마스크로 덮여 있지 않은 부분을 웨트 에칭에 의해 제거한다. 이 때, 단자부 형성 영역(C)에서는 절연막(9)뿐만 아니라 그 아래의 절연막(5)도 에칭되고, TFT 형성 영역(A) 및 보조 용량 형성 영역(B)에서는 절연막(9) 아래의 산화물 반도체층(7a, 7b)은 에칭되지 않도록 에칭 조건을 선택한다. 여기에서는, 에칭 가스로서 CF4/O2(유량: 475sccm/25sccm)를 이용하고, 기판(1)의 온도를 60℃도 하여 챔버 내에서 드라이 에칭을 행한다. 챔버 내의 진공도를 15mT로 한다. 또한, 인가 파워를 1000W, 에칭 시간을 7분으로 한다.
이에 의해, TFT 형성 영역(A)에서는 절연막(9) 중 소스 컨택트 및 드레인 컨택트를 형성하는 부분이 에칭되어 산화물 반도체층(7a)을 노출시키는 2개의 개구부(11as, 11ad)가 형성된다. 절연막(9)은 산화물 반도체층(7a) 중 채널이 되는 영역을 덮고 있으며, 채널 보호막(9a)으로서 기능한다. 보조 용량 형성 영역(B)에서는 절연막(9) 중 산화물 반도체층(7b) 상에 위치하는 부분이 에칭되어 산화물 반도체층(7b)을 노출시키는 개구부(11b)가 형성된다. 단자부 형성 영역(C)에서는 절연막(9) 중 접속부(3c) 상에 위치하는 부분, 및 그 아래의 절연막(5)이 연속하여 에칭되어 접속부(3c)의 표면을 노출시키는 개구부(11c)가 얻어진다. 개구부(11c)의 직경은 예를 들면 20μm이다.
본 공정에서는 산화물 반도체층(7a, 7b)을 에치 스톱으로 하여 절연막(5) 및 절연막(9)의 에칭이 행해지도록 절연막(5, 9)의 재료 등에 따라 에칭 조건이 선택되고 있는 것이 바람직하다. 이에 의해, 단자부 형성 영역(C)에서는 절연막(9) 및 절연막(5)이 일괄하여 에칭(GI/ES 동시 에칭)되는 동시에, TFT 형성 영역(A) 및 보조 용량 형성 영역(B)에서는 절연막(9)만을 에칭할 수 있다. 여기에서 말하는 에칭 조건이란, 드라이 에칭을 이용할 경우, 에칭 가스의 종류, 기판(1)의 온도, 챔버 내의 진공도 등을 포함한다. 또한, 웨트 에칭을 이용할 경우, 에칭액의 종류나 에칭 시간 등을 포함한다.
이어서, 도 1의 (d)에 도시한 바와 같이, 기판(1)의 표면 전체에 도전막을 형성한다. 본 실시 형태에서는 예를 들면 스퍼터법으로 Ti/Al/Ti막 등의 금속막을 형성한다. 이 후, 예를 들면 포토리소그래피에 의해 금속막의 패터닝을 행한다.
이에 의해, TFT 형성 영역(A)에서는 개구부(11as, 11ad)의 내부 및 절연막(9) 상에 산화물 반도체층(7a) 중 채널 영역이 되는 영역의 양측에 위치하는 영역과 각각 접하도록 소스 배선(13as) 및 드레인 전극(13ad)을 형성한다. 드레인 전극(13ad)은 보조 용량 형성 영역(B)에 있어서의 보조 용량 배선(3b) 상까지 연장되고, 개구부(11b)를 개재하여 산화물 반도체층(7b)과 접하고 있다. 드레인 전극(13ad) 중 산화물 반도체층(7b)과 접하는 부분은 보조 용량 전극으로서도 기능한다. 또한, 단자부 형성 영역(C)에서는 개구부(11c)의 내부 및 절연막(9) 상에 접속부(3c)와 전기적으로 접속된 접속부(13c)가 형성된다.
또한, 본 명세서에서는 산화물 반도체층(7a) 중 소스 배선(13as)과 접하는 영역을 「소스 영역」, 드레인 전극(13ad)과 접하는 영역을 「드레인 영역」이라고 칭한다. 또한, 산화물 반도체층(7a) 중 게이트 배선(3a) 상에 위치하고, 또한 소스 영역과 드레인 영역에 의해 끼워져 있던 영역을 「채널 영역」이라고 칭한다.
이와 같이 하여, TFT 형성 영역(A)에 산화물 반도체 TFT가 형성되고, 보조 용량 형성 영역(B)에 보조 용량(Cs)이 형성된다. 또한, 산화물 반도체층(7b)은 드라이 손상으로 인해 도전체가 될 가능성이 높다. 그 경우, 보조 용량(Cs)은 보조 용량 배선(3b)과 드레인 전극(13ad) 및 산화물 반도체층(7b)을 전극으로 하고, 절연막(5)을 유전체로 하여 구성된다.
이 후, 도 1의 (e)에 도시한 바와 같이, 산화물 반도체 TFT 및 보조 용량(Cs)을 피복하도록 기판(1)의 표면 전체에 보호막(15) 퇴적시킨다. 본 실시 형태에서는 보호막(15)으로서 SiO2막 등의 산화물막(두께: 예를 들면 약 265nm)을 CVD법으로 형성한다. 또한, 보호막(15)은 예를 들면 SiO2막으로 이루어지는 단층이어도 되고, SiO2막을 하층으로 하고 SiNx막을 상층으로 하는 적층 구조를 갖고 있어도 된다. SiO2막으로 이루어지는 단층의 경우, SiO2막의 두께는 50nm 이상 300nm 이하인 것이 바람직하다. SiO2막(하층) 및 SiNx막(상층)으로 이루어지는 적층 구조를 갖는 경우, SiO2막의 두께는 50nm 이상 150nm 이하, SiNx막의 두께는 50nm 이상 200nm 이하인 것이 바람직하다.
다음으로, 포토리소그래피에 의해 보호막(15)의 패터닝을 행한다. 이에 의해, 보조 용량 형성 영역(B)에 있어서, 보호막(15)에 드레인 전극(13ad)을 노출시키는 개구부(17b)를 형성한다. 개구부(17b)는 보조 용량(Cs) 상에 형성된다. 또한, 단자부 형성 영역(C)에 있어서, 보호막(15)에 접속부(13c)를 노출시키는 개구부(17c)를 형성한다. 또한, 도시한 바와 같이, 개구부(11c) 및 개구부(17c)의 폭은 대략 동일해도 되지만, 기판(1)의 표면의 법선 방향에서 보아 개구부(17c)는 개구부(11c)보다도 한층 작고, 개구부(11c) 내에 배치되는 것이 바람직하다. 이에 의해, 기판의 법선 방향에서 보아 개구부(11c, 17c)가 중첩되도록 배치되므로, 개구부(11c, 17c)에 의해 단자부의 컨택트 홀을 구성할 수 있다.
다음으로, 도 1의 (f)에 도시한 바와 같이, 보호막(15)의 위 및 개구부(17b, 17c) 내에 투명 도전막을 형성하고, 투명 도전막의 패터닝을 행한다. 이에 의해, 드레인 전극(13ad)이 노출된 표면과 접하는 화소 전극(19)과, 접속부(13c)가 노출된 표면과 접하는 접속부(19c)를 형성한다. 화소 전극(19)은 화소마다 분리하여 배치된다.
본 실시 형태에서는 예를 들면 스퍼터법으로 투명 도전막을 퇴적한다. 투명 도전막으로서 예를 들면 ITO막(두께: 50 내지 200nm)을 이용한다. 다음으로, 공지된 포토리소그래피에 의해 ITO막의 패터닝을 행한다.
또한, 도 1에서는 간단히 하기 위해 화소 전극(19), 보조 용량(Cs) 및 박막 트랜지스터(TFT)를 1개씩 도시하고 있지만, TFT 기판은 통상적으로 복수의 화소부(101)를 갖고 있으며, 복수의 화소부(101)의 각각에 화소 전극(19), 보조 용량(Cs) 및 박막 트랜지스터(TFT)가 배치된다. 또한, 단자 배치 영역(102)에 있어서는 소스 배선(13as) 및 게이트 배선(3a)과 같은 수의 단자부가 형성된다.
도시하지 않았지만, 단자 배치 영역(102)에는 소스 배선과 게이트 배선을 접속하는 게이트 소스 접속부를 형성하는 경우가 있다. 그 경우에는, 단자부의 개구부(11c)를 형성할 때에 게이트 배선 상의 절연막(9) 및 절연막(5)을 동시에 에칭하여 게이트 배선(또는 그 접속부)을 노출시키는 개구부를 형성하는 것이 바람직하다. 이 개구부 내에 소스 배선을 형성함으로써 소스 배선과 게이트 배선이 직접 접하는 구성을 갖는 게이트 소스 접속부가 얻어진다.
도 2 및 도 3은 본 실시 형태의 반도체 장치를 모식적으로 도시하는 도면이다. 도 2의 (a)는 반도체 장치에 있어서의 화소부(101)의 평면도이며, 도 2의 (b) 내지 (d)는 각각 반도체 장치에 있어서의 단자 배치 영역(102)의 게이트 단자, 소스 단자 및 게이트 소스 접속부의 평면도이다. 도 3의 (a)는 도 2의 (a)에 도시하는 I-I’선과, 도 2의 (b)에 도시하는 II-II’선 또는 도 2의 (c)에 도시하는 III-III’선에 따른 단면도이다. 도 3의 (b)는 도 2의 (d)에 도시하는 IV-IV’선에 따른 단면도이다.
이들 도면으로부터 알 수 있는 바와 같이, 각 화소부(101)에서는 화소의 행 방향에 따라 연장되는 소스 배선(13as)과, 화소의 열 방향에 따라 연장되는 게이트 배선(3a) 및 보조 용량 배선(3b)이 형성되어 있다.
소스 배선(13as)과 게이트 배선(3a)이 교차하는 점의 근방에는 박막 트랜지스터(TFT)가 형성되고, 보조 용량 배선(3b) 상에는 보조 용량(Cs)이 형성되어 있다.
TFT의 산화물 반도체층(7a)은 절연막(9)의 개구부(11as, 11ad)를 개재하여 소스 배선(13as) 및 드레인 전극(13ad)과 각각 접속되어 있다. 또한, 드레인 전극(13ad)은 보조 용량 배선(3b) 상까지 연신되어 있고, 보조 용량(Cs) 상에서 보호막(15)의 개구부(17b) 내에서 화소 전극(19)과 접속되어 있다.
보조 용량(Cs)의 산화물 반도체층(7b)은 절연막(9)의 개구부(11b) 내에서 보조 용량 전극(여기서는 드레인 전극(13ad))과 접속되고, 보호막(15)의 개구부(17b) 내에서 화소 전극(19)과 접속되어 있다. 기판(1)의 표면의 법선 방향에서 보아 개구부(17b)는 개구부(11b) 내에 배치되어 있다.
게이트 단자부 및 소스 단자부에서는, 접속부(3c)는 절연막(5) 및 절연막(9)을 동시에 에칭하여 얻어진 개구부(11c) 내에서 접속부(13c)와 접속되고, 보호막(15)의 개구부(17c) 내에서 접속부(19c)와 접속되어 있다. 본 실시 형태에서는, 개구부(11c) 내에 접속부(3c)가 형성된 후에 보호막(15)에 개구부(17c)가 형성되므로, 접속부(3c)는 개구부(11c)에 있어서의 절연막(5, 9)의 단면(개구부(11c)의 벽면)을 덮고, 또한 개구부(17c)에 있어서의 보호막(15)의 단면(개구부(17c)의 벽면)을 덮지 않고 있다. 또한, 기판(1)의 표면의 법선 방향에서 보아 개구부(17c)는 개구부(11c) 내에 배치되어 있다.
또한, 게이트 소스 접속부에서는, 게이트 배선의 접속부(3d)는 절연막(5) 및 절연막(9)을 동시에 에칭하여 얻어진 개구부(11d) 내에서 소스 배선(13as)과 직접 접속되어 있다. 소스 배선(13as) 상은 보호막(15)으로 덮여 있다.
본 실시 형태의 반도체 장치는 도 1을 참조하면서 상술한 방법을 이용하여 제조되므로, 종래와 비교하여 이하와 같은 이점을 갖는다.
특허 문헌 1에 개시된 종래의 방법에서는 채널 보호막만을 먼저 에칭하고, 소스 드레인 전극을 형성한 후에 보호막의 에칭을 행한다. 이 때문에, 단자부에 형성하는 컨택트 홀은 보호막의 에칭을 행할 때에 게이트 절연막 및 보호막을 일괄로 에칭함으로써 형성된다(GI/Pass 동시 에칭). 그러나, 이 방법에 의하면, 상술한 바와 같이 SiO2를 이용하여 게이트 절연막이나 보호막이 형성되어 있는 경우에는 에칭 시간이 매우 길어지고, 에칭 마스크로서 이용하는 레지스트막의 표면이 손상을 입어 레지스트막을 기판으로부터 양호하게 박리할 수 없게 될 우려가 있다.
혹은, 특허 문헌 2에 개시된 방법에서는 유기 절연막을 상층, 무기 절연막을 하층으로 하는 적층 구조의 보호막을 형성하고, 유기 절연막을 마스크로서 무기 절연막 및 게이트 절연막을 에칭함으로써 단자부의 컨택트 홀을 형성했다(GI/Pass 동시 에칭). 이 방법에서도 SiO2를 이용하여 무기 절연막이나 보호막이 형성되어 있는 경우, 에칭 시간이 매우 길어진다. 이 때문에, 에칭 시에 마스크로서 이용하는 유기 절연막의 표면이 손상을 입을 우려가 있다.
이에 반하여 본 실시 형태에서는 단자부의 컨택트 홀은 2단계로 나누어서 형성된다. 즉, 게이트 절연막이 되는 절연막(5)과, 채널 보호막(에치 스톱) 형성용의 절연막(9)에 대한 에칭을 동시에 행하여 개구부(11c)를 형성한다(GI/ES 동시 에칭). 이어서, 소스 드레인 전극 형성 후, 상기 GI/ES 동시 에칭과는 별개로 보호막(15)의 에칭을 행하여 보호막(15)에 개구부(17c)를 형성한다(Pass 에칭). 일반적으로, 보호막(15)의 두께는 채널 보호막 형성용의 절연막(9)의 두께보다도 크다. 이 때문에, 본 실시 형태에 있어서의 GI/ES 동시 에칭에서는 종래의 게이트 절연막과 보호막을 동시에 에칭하는 GI/Pass 동시 에칭과 비교하여, 에칭되는 막(피에칭막)의 합계 두께를 작게 할 수 있다. 따라서, 에칭 시간을 대폭 단축시킬 수 있으므로 에칭 마스크로의 손상을 저감시킬 수 있다.
또한, 종래의 방법에 따르면, 컨택트 홀의 테이퍼 형상을 제어하는 것이 곤란해질 우려가 있다. 단자부의 컨택트 홀의 테이퍼 형상은 종래의 방법에서는 GI/Pass 동시 에칭에 있어서의 에칭 조건에 따라 제어된다. 이에 반하여, 본 실시 형태에서는 주로 보호막(15)만의 에칭(Pass 에칭)에 있어서의 에칭 조건에 따라 제어된다. 일반적으로, 피에칭막의 재료가 같은 경우, 피에칭막이 얇은 쪽이 에칭 마스크(레지스트막)에 주는 손상을 고려할 필요가 없으므로, 에칭 조건을 선택하기 쉽다. 따라서, 본 실시 형태에 따르면, 종래의 방법보다도 피에칭막을 얇게 할 수 있으므로, 보다 높은 정밀도로 컨택트 홀의 벽면의 테이퍼 형상을 제어하는 것이 가능해진다.
특히, 게이트 절연막 및 보호막이 모두 적층 구조(예를 들면 2층 구조)를 갖는 경우에는 종래의 방법에서는 4층의 막에 대하여 에칭을 행하게 되어 테이퍼 형상의 제어가 매우 곤란해진다. 본 실시 형태에서는 그러한 경우라도 보호막을 구성하는 2층의 막에 대한 에칭에 의해 테이퍼 형상을 제어할 수 있으므로, 테이퍼 형상의 제어성을 대폭 향상시킬 수 있다.
이와 같이, 본 실시 형태에 따르면, 보다 확실하게 컨택트 홀의 벽면을 기판의 법선에 대하여 소정의 각도(테이퍼각)로 경사시킬 수 있으므로, 컨택트 홀 상에 형성되는 배선에 조각이 생기는 것을 방지할 수 있다. 따라서, 단자부에 있어서의 소스 배선 또는 게이트 배선과 구동 회로의 입력부의 전기적인 접속을 확보할 수 있다.
또한, 종래에는 게이트 소스 접속부에 있어서 화소 전극을 형성하기 위한 투명 도전막을 개재하여 게이트 배선과 소스 배선을 전기적으로 접속했었다(예를 들면 특허 문헌 2의 도 4). 이 때문에, 게이트 소스 접속부의 컨택트 홀의 벽면이 기판의 법선에 대하여 충분히 경사져 있지 않으면, 벽면을 구성하는 소스 배선과 벽면 상에 형성되는 투명 도전막을 전기적으로 접속할 수 없다는 문제점이 있다.
이에 반하여, 본 실시 형태에 따르면, 절연막(게이트 절연막)(5)과 절연막(9)이 동시에 에칭되므로, 게이트 배선의 접속부(3d)와 소스 배선(13as)이 직접 접하는 구성의 게이트 소스 접속부를 형성할 수 있다. 따라서, 가령 컨택트 홀의 벽면이 대부분 경사져 있지 않아도 컨택트 홀의 벽면의 테이퍼 형상에 상관없이 게이트 배선(3a)과 소스 배선(13as)을 보다 확실하게 전기적으로 접속할 수 있다.
또한, 본 실시 형태는 특허 문헌 3에 개시된 구성과 비교하여 다음과 같은 장점도 갖고 있다.
특허 문헌 3에 개시된 구성에서는, 게이트 전극, 게이트 절연막 및 산화물 반도체층은 동일한 마스크를 이용하여 패터닝되어 있다. 이들 층의 측벽은 에치 스톱으로서 기능하는 절연막으로 덮여 있다. 이 구성에서는, 게이트 전극의 측벽과 소스 전극의 사이에는 에치 스톱으로서 기능하는 절연막밖에 설치되어 있지 않아 이들 전극 사이에서 단락이 생길 가능성이 있었다. 이에 반하여, 본 실시 형태에 따르면, 게이트 절연막이 되는 절연막(5), 산화물 반도체층(7a) 및 에치 스톱으로서 기능하는 절연막(9)은 채널 길이 방향으로 게이트 배선(3a)보다도 길므로, 게이트 배선(3a)의 측벽은 절연막(5), 산화물 반도체층(7a) 및 절연막(9)으로 덮여 있다. 따라서, 게이트 배선(3a)의 상면 및 측벽과 소스 배선(13as)의 사이, 및 게이트 배선(3a)의 상면 및 측벽과 드레인 전극(13ad)의 사이에는 적어도 2층의 절연막(절연막(5) 및 절연막(9))이 존재한다. 이 때문에, 상술한 바와 같은 단락을 방지할 수 있다. 또한, 절연막(5), 특히 절연막(5) 중 게이트 배선(3a)과 소스 드레인 전극(13as, 13ad)의 사이에 위치하는 부분에 구멍이 열려 있는 경우라도 절연막(9)으로 커버할 수 있으므로, 이들 사이에 점 결함이 생기는 것을 억제할 수 있다.
본 실시 형태에서는 절연막(5), 절연막(9) 및 보호막(15) 중 적어도 1개가 SiO2를 포함하는 것이 바람직하다. 이에 의해, 이들 막으로부터 TFT의 활성층이 되는 산화물 반도체층(7a)에 산소가 공급되므로, 산화물 반도체층(7a)에 생기는 산소 결손을 보다 저감시킬 수 있다. 이 때문에, 산소 결함에 기인하여 산화물 반도체층(7a)가 저저항화되는 것을 억제할 수 있으므로, 리크 전류나 히스테리시스를 저감시킬 수 있다. 특히, 이들 절연막 중 산화물 반도체층(7a)측의 표면(즉, 절연막(5)의 상면, 절연막(9)의 하면, 보호막(15)의 하면)이 SiO2로부터 형성되어 있으면 보다 효과적이다.
또한, 채널 보호막(9a)을 포함하는 절연막(9)은 섬 형상의 산화물 반도체층(7a)의 상면 전체(단, 소스 드레인 영역을 제외한다) 및 측벽 전체를 덮고 있는 것이 바람직하다. 이러한 구성에 따르면, 도 1의 (d)에 도시하는 소스 드레인 전극을 형성하기 위한 패터닝 공정에 있어서, 산화물 반도체층(7a)의 채널 영역 및 그 근방에 산화 환원 반응으로 인해 산소 결함이 형성되는 것을 억제할 수 있다. 이 결과, 산소 결함에 기인하여 산화물 반도체층(7a)이 저저항화되는 것을 억제할 수 있으므로, 리크 전류나 히스테리시스를 저감시킬 수 있다. 또한, 절연막(9)은 채널 폭 방향으로 산화물 반도체층(7a)보다도 길고, 산화물 반도체층(7a)의 측벽의 근방에 위치하는 절연막(5)의 상면과도 접하는 것이 바람직하다. 이에 의해, 절연막(9)에 의해 산화물 반도체층(7a)의 상면뿐만 아니라 측벽도 보다 확실하게 보호할 수 있다.
본 실시 형태에 있어서의 산화물 반도체층(7a, 7b)은, 예를 들면 Zn-O계 반도체(ZnO), In-Ga-Zn-O계 반도체(IGZO), In-Zn-O계 반도체(IZO), 또는 Zn-Ti-O계 반도체(ZTO)로 이루어지는 층인 것이 바람직하다.
(실시 형태 2)
이하, 도면을 참조하면서 본 발명에 따른 실시 형태 2의 반도체 장치의 제조 방법을 설명한다. 본 실시 형태는 보조 용량 전극으로서 드레인 전극 대신에 화소 전극을 이용하는 점에서 실시 형태 1과 상이하다.
도 4의 (a) 내지 (f)는 본 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 모식적인 공정 단면도이다. 간단히 하기 위해 도 1과 마찬가지의 구성 요소에는 같은 참조 부호를 붙이고 설명을 생략한다.
우선, 도 4의 (a)에 도시한 바와 같이, 기판(1) 중 TFT를 형성하려고 하는 TFT 형성 영역(A)에 게이트 배선(3a), 보조 용량을 형성하려고 하는 보조 용량 형성 영역(B)에 보조 용량 배선(3b), 및 게이트 소스 단자를 형성하려고 하는 단자부 형성 영역(C)에 게이트 배선의 접속부(3c)를 형성한다. 배선(3a, 3b) 및 접속부(3c)의 형성 방법이나 재료는 도 1의 (a)를 참조하면서 상술한 방법 및 재료와 마찬가지이다.
다음으로, 도 4의 (b)에 도시한 바와 같이, 게이트 배선(3a), 보조 용량 배선(3b) 및 접속부(3c)를 피복하도록 절연막(5)을 형성한다. 이어서, TFT 형성 영역(A)에 TFT의 채널층이 되는 섬 형상의 산화물 반도체층(7a), 보조 용량 형성 영역(B)에 섬 형상의 산화물 반도체층(7b)을 형성한다. 절연막(5) 및 산화물 반도체층(7a, 7b)의 형성 방법이나 재료는 도 1의 (b)를 참조하면서 상술한 방법 및 재료와 마찬가지이다.
다음으로, 도 4의 (c)에 도시한 바와 같이, 기판(1)의 표면 전체에 절연막(9)을 퇴적시킨 후, 절연막(9)을 패터닝한다. 이에 의해, TFT 형성 영역(A)에서는 절연막(9) 중 소스 컨택트 및 드레인 컨택트를 형성하는 부분이 에칭되어 산화물 반도체층(7a)을 노출시키는 2개의 개구부(11as, 11ad)가 형성된다. 절연막(9)은 산화물 반도체층(7a) 중 채널이 되는 영역을 덮어 채널 보호막(9a)으로서 기능한다. 보조 용량 형성 영역(B)에서는 절연막(9) 중 산화물 반도체층(7b) 상에 위치하는 부분이 에칭되어 산화물 반도체층(7b)을 노출시키는 개구부(11b)가 형성된다. 단자부 형성 영역(C)에서는 절연막(9) 중 접속부(3c) 상에 위치하는 부분, 및 그 아래의 절연막(5)이 연속하여 에칭되어 접속부(3c)의 표면을 노출시키는 개구부(11c)가 얻어진다. 절연막(9)의 형성 방법, 재료 및 에칭 방법은 도 1의 (c)를 참조하면서 상술한 방법 및 재료와 마찬가지이다.
이어서, 도 4의 (d)에 도시한 바와 같이, 기판(1)의 표면 전체에 도전막을 퇴적시킨 후, 이것을 패터닝한다. 이에 의해, TFT 형성 영역(A)에서는 개구부(11as, 11ad)의 내부 및 절연막(9) 상에 산화물 반도체층(7a) 중 채널 영역이 되는 영역의 양측에 위치하는 영역과 각각 접하도록 소스 배선(23as) 및 드레인 전극(23ad)을 각각 형성한다. 본 실시 형태에 있어서의 드레인 전극(23ad)은 산화물 반도체층(7a)의 일부를 덮는 섬 형상의 패턴을 갖고 있으며, 실시 형태 1과 같이 보조 용량 형성 영역(B)까지 연장되어 있지 않다. 단자부 형성 영역(C)에서는 개구부(11c)의 내부 및 절연막(9) 상에 접속부(3c)에 접하도록 접속부(23c)를 형성한다. 또한, 본 실시 형태에서는 본 에칭 공정에 의해 도전막 중 보조 용량 형성 영역(B)의 산화물 반도체층(7b)의 표면상(즉, 개구부(11b)의 내부)에 위치하는 부분도 제거된다. 이와 같이 하여 TFT 형성 영역(A)에 산화물 반도체 TFT가 형성된다. 도전막의 재료나 형성 방법은 도 1의 (d)를 참조하면서 상술한 재료 및 방법과 마찬가지이다.
이 후, 도 4의 (e)에 도시한 바와 같이, 기판(1)의 표면 전체에 보호막(25)을 퇴적시킨다. 다음으로, 포토리소그래피, 웨트 에칭 및 레지스트 박리 세정 공정에 의해 보호막(25)의 패터닝을 행한다. 이에 의해, TFT 형성 영역(A)에 있어서 보호막(25)에 드레인 전극(23ad)의 표면을 노출시키는 개구부(27a)를 형성한다. 또한, 보조 용량 형성 영역(B)에 있어서 산화물 반도체층(7b)의 표면을 노출시키는 개구부(27b)를 형성한다. 또한, 단자부 형성 영역(C)에 있어서 접속부(23c)를 노출시키는 개구부(27c)를 형성한다. 보호막(25)의 재료, 형성 방법 및 에칭 방법은 도 1의 (e)를 참조하면서 상술한 재료 및 방법과 마찬가지이다.
이 후, 도 4의 (f)에 도시한 바와 같이, 보호막(25)의 위 및 개구부(27a, 27b, 27c) 내에 투명 도전막(예를 들면 ITO막)을 형성하여 투명 도전막의 패터닝을 행한다. 이에 의해, 드레인 전극(23ad)이 노출된 표면 및 산화물 반도체층(7b)과 접하는 화소 전극(29)과, 접속부(23c)가 노출된 표면과 접하는 접속부(29c)를 형성한다.
본 실시 형태에서는, 이 공정에 의해 보조 용량 형성 영역(B)에 보조 용량(Cs)이 형성된다. 보조 용량(Cs)은 보조 용량 배선(3b)과 산화물 반도체층(7b) 및 화소 전극(29)을 전극으로 하고, 절연막(5)을 유전체로 하여 구성되어 있다.
도 5의 및 도 6은 본 실시 형태의 반도체 장치를 모식적으로 도시하는 도면이다. 도 5의 (a)는 반도체 장치에 있어서의 화소부(201)의 평면도이며, 도 5의 (b) 내지 (d)는 각각 반도체 장치에 있어서의 단자 배치 영역(202)의 게이트 단자, 소스 단자 및 게이트 소스 접속부의 평면도이다. 도 6의 (a)는 도 5의 (a)에 도시하는 I-I’선과, 도 5의 (b)에 도시하는 II-II’선 또는 도 5의 (c)에 도시하는 III-III’선에 따른 단면도이다. 도 ６의 (b)는 도 5의 (d)에 도시하는 IV-IV’선에 따른 단면도이다.
이들 도면으로부터 알 수 있는 바와 같이, 각 화소부(201)에서는 화소의 행 방향에 따라 연장되는 소스 배선(23as)과, 화소의 열 방향에 따라 연장되는 게이트 배선(3a) 및 보조 용량 배선(3b)이 형성되어 있다. 소스 배선(23as)과 게이트 배선(3a)이 교차하는 점의 근방에는 박막 트랜지스터(TFT)가 형성되어 있다. TFT의 산화물 반도체층(7a)은 절연막(9)의 개구부(11as, 11ad) 내에서 소스 배선(23as) 및 드레인 전극(23ad)과 각각 접속되어 있다. 드레인 전극(23ad)은 보호막(25)의 개구부(27a) 내에서 화소 전극(29)과 전기적으로 접속되어 있다.
보조 용량 배선(3b) 상에는 보조 용량(Cs)이 형성되어 있다. 보조 용량(Cs)의 산화물 반도체층(7b)은 절연막(9)의 개구부(11b) 및 보호막(25)의 개구부(27b)로 이루어지는 컨택트 홀 내에서 화소 전극(29)과 접속되어 있다. 따라서, 화소 전극(29)은 보조 용량 전극으로서도 기능한다. 기판(1)의 표면의 법선 방향에서 보아 개구부(27b)는 개구부(11b)의 내부에 배치되어 있다.
게이트 단자부 및 소스 단자부에서는, 접속부(3c)는 절연막(5) 및 절연막(9)을 동시에 에칭하여 얻어진 개구부(11c) 내에서 접속부(23c)와 접속되어 있다. 접속부(23c)는 보호막(25)의 개구부(27c) 내에서 접속부(29c)와 접속되어 있다. 본 실시 형태에서도 실시 형태 1과 마찬가지로 개구부(11c) 내에 접속부(23c)가 형성된 후에 보호막(25)에 개구부(27c)가 형성되므로, 접속부(23c)는 개구부(11c)에 있어서의 절연막(5, 9)의 단면(개구부(11c)의 벽면)을 덮고, 또한 개구부(27c)에 있어서의 보호막(25)의 단면(개구부(27c)의 벽면)을 덮지 않고 있다. 또한, 기판(1)의 표면의 법선 방향에서 보아 개구부(27c)는 개구부(11c) 내에 배치되어 있다.
본 실시 형태에서도 기판(1)의 단자 배치 영역(202)에 게이트 소스 접속부가 형성되는 경우가 있다. 게이트 소스 접속부에서는 게이트 배선의 접속부(3d)는 절연막(5) 및 절연막(9)을 동시에 에칭하여 얻어진 개구부(11c) 내에서 소스 배선(23as)과 직접 접속되어 있다. 소스 배선(23as)은 보호막(25)으로 덮여 있다.
본 실시 형태에 따르면, 게이트 절연막이 되는 절연막(5) 및 채널 보호막(에치 스톱) 형성용의 절연막(9)에 대한 에칭(GI/ES 동시 에칭)과, 보호막(25)의 에칭(Pass 에칭)에 의해 단자부의 컨택트 홀을 형성한다. 이 때문에, 게이트 절연막 및 보호막을 동시에 에칭하는 종래의 방법보다도 에칭 시간을 대폭 단축시킬 수 있다. 따라서, 실시 형태 1과 마찬가지로 에칭 마스크로의 손상을 저감시킬 수 있다. 또한, 보다 높은 정밀도로 컨택트 홀의 벽면의 테이퍼 형상을 제어하는 것이 가능해진다. 또한, 게이트 소스 접속부에 있어서 게이트 배선의 접속부(3d)와 소스 배선(23as)을 직접 접속시키는 것이 가능해지므로, 게이트 소스 접속부의 컨택트 홀의 벽면의 테이퍼 형상에 상관없이 게이트 배선의 접속부(3d)와 소스 배선(23as)을 보다 확실하게 전기적으로 접속할 수 있다.
게다가, 본 실시 형태에 따르면 실시 형태 1과 달리, 다음과 같은 장점도 있다. 실시 형태 1에서는 드레인 전극의 섬 형상 패턴이 보조 용량(Cs)까지 연장되어 보조 용량 전극으로서 이용된다. 이에 반하여, 본 실시 형태에서는 보조 용량(Cs)에 드레인 전극이 형성되어 있지 않다. 이 구조는 소스 배선(23as), 드레인 전극(23ad) 및 접속부(23c)를 형성하기 위한 도전막의 패터닝 공정(도 4의 (d))에 있어서, 보조 용량 형성 영역(B)의 산화물 반도체층(7b)이 에치 스톱으로서 기능 함으로써 실현할 수 있다.
통상적으로, 실시 형태 1과 같이 드레인 전극을 보조 용량 전극으로서 이용할 경우, 드레인 전극과 보조 용량 배선이 확실하게 중첩되도록 여백을 둘 필요가 있다. 이 때문에, 보조 용량 배선 및 드레인 전극 중 어느 한쪽의 평면 형상이 커지도록 설계된다. 예를 들면 실시 형태 1에서는 보조 용량 배선의 폭보다도 그 위의 드레인 전극의 폭이 커지도록 설계되어 있다. 드레인 전극 및 보조 용량 전극은 모두 금속막 등으로 형성되어 있어, 이들 평면 형상이 커지면 개구율이 저하되는 요인이 된다.
한편, 본 실시 형태에서도 보조 용량 배선(3b)과 산화물 반도체층(7b) 및 화소 전극(29)이 확실하게 중첩되도록 여백을 둘 필요가 있다. 이 때문에, 산화물 반도체층(7b) 및 화소 전극(29)의 폭이 보조 용량 배선(3b)의 폭보다도 커지도록 설계되어 있다. 그러나, 산화물 반도체층(7b) 및 화소 전극(29)은 모두 투명하여, 이들 패턴을 확대해도 개구율을 저하시키는 요인이 되지는 않는다. 따라서, 실시 형태 1보다도 개구율을 높일 수 있다.
(실시 형태 3)
이하, 도면을 참조하면서 본 발명에 따른 실시 형태 3의 반도체 장치의 제조 방법을 설명한다. 본 실시 형태는 보호막과 화소 전극의 사이에 유기 절연막을 형성하는 점에서 상술한 실시 형태와 상이하다.
도 7의 (a) 내지 (c)는 본 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 모식적인 공정 단면도이다. 간단히 하기 위해 도 4와 마찬가지의 구성 요소에는 같은 참조 부호를 붙이고 설명을 생략한다.
우선, 도 7의 (a)에 도시한 바와 같이, 실시 형태 2와 마찬가지의 방법(도 4의 (a) 내지 (d))으로 기판(1) 상에 게이트 배선(3a), 보조 용량 배선(3b), 접속부(3c), 절연막(5), 산화물 반도체층(7a, 7b), 절연막(9), 소스 배선(23as), 드레인 전극(23ad) 및 접속부(23c)를 형성한다.
다음으로, 도 7의 (b)에 도시한 바와 같이, 기판(1)의 표면에 보호막(25) 및 유기 절연막(36)을 이 순서로 형성한다. 여기에서는, 보호막(25)으로서, 예를 들면 두께가 50nm 내지 300nm의 산화물막을 CVD법으로 형성한다. 또한, 유기 절연막(36)으로서 예를 들면 두께가 1μm 이상 4μm 이하의 아크릴계 수지막을 도포함으로써 형성한다. 유기 절연막(36)에 의해 기판(1)의 표면은 평탄화되는 것이 바람직하다.
다음으로, 포토리소그래피에 의해 유기 절연막(36)의 패터닝을 행한 후, 유기 절연막(36)을 마스크로 하여 보호막(25)을 드라이 에칭에 의해 패터닝한다. 이에 의해, TFT 형성 영역(A)에 있어서 보호막(25) 및 유기 절연막(36)에 드레인 전극(23ad)의 표면을 노출시키는 개구부(37a)를 형성한다. 또한, 보조 용량 형성 영역(B)에 있어서 산화물 반도체층(7b)의 표면을 노출시키는 개구부(37b)를 형성한다. 또한, 단자부 형성 영역(C)에 있어서 접속부(23c)를 노출시키는 개구부(37c)를 형성한다.
이 후, 도 7의 (c)에 도시한 바와 같이, 보호막(25)의 위 및 개구부(37a, 37b, 37c) 내에 투명 도전막(예를 들면 ITO막)을 형성하여 투명 도전막의 패터닝을 행한다. 이에 의해, 드레인 전극(23ad)이 노출된 표면 및 산화물 반도체층(7b)과 접하는 화소 전극(29)과, 접속부(23c)가 노출된 표면과 접하는 접속부(29c)를 형성한다. 화소 전극(29)은 보조 용량(Cs)의 전극으로서도 기능한다. 이와 같이 하여 본 실시 형태의 반도체 장치를 얻는다.
본 실시 형태의 반도체 장치의 평면도는 도 5를 참조하면서 상술한 실시 형태 2의 반도체 장치의 평면도와 마찬가지이다. 단, 도 5에 도시하는 보호막(25)의 개구부(27a, 27b, 27c)는 본 실시 형태에서는 보호막(25) 및 유기 절연막(36)의 개구부(37a, 37b, 37c)가 된다. 또한, 본 실시 형태에 있어서의 소스 드레인 접속부의 단면도는 도 6의 (b)에 도시하는 실시 형태 2의 소스 드레인 접속부의 단면도와 마찬가지이다.
본 실시 형태에 따르면, 게이트 절연막이 되는 절연막(5) 및 채널 보호막(에치 스톱) 형성용의 절연막(9)에 대한 에칭(GI/ES 동시 에칭)과, 유기 절연막(36)의 에칭 및 보호막(25)의 에칭(Pass 에칭)에 의해 단자부의 컨택트 홀을 형성한다. 이 때문에, 게이트 절연막 및 보호막을 동시에 에칭하는 종래의 방법보다도 에칭 시간을 대폭 단축시킬 수 있다. 따라서, 상술한 실시 형태와 마찬가지로 에칭 마스크로의 손상을 저감시킬 수 있다. 또한, 보다 높은 정밀도로 컨택트 홀의 벽면의 테이퍼 형상을 제어하는 것이 가능해진다. 또한, 게이트 소스 접속부에 있어서 게이트 배선의 접속부(3d)와 소스 배선(23as)을 보다 확실하게 전기적으로 접속할 수 있다. 게다가, 실시 형태 2와 마찬가지로 개구율을 저하시키지 않고, 보조 용량 배선(3b)과 산화물 반도체층(7b) 및 화소 전극(29)과의 중첩 여백을 둘 수 있다.
또한, 본 실시 형태에 따르면, 단자부의 컨택트 홀 내부에서 접속부(23c)에 절단이 생긴 경우라도 게이트 배선(3c)과 접속부(29c)의 전기적 접속을 보다 확실하게 확보할 수 있다는 장점도 있다.
도 8은 접속부(23c)에 절단이 생긴 경우의 단자부를 예시하는 확대 단면도이다. 도시한 바와 같이, 절연막(5)및 절연막(9)으로 이루어지는 개구부(11c)의 벽면이 원하는 테이퍼 형상을 갖지 않고 있을 경우(예를 들면 개구부(11c)의 벽면이 기판(1)의 표면에 대략 수직이 되는 경우), 개구부(11c)의 내부에 형성된 접속부(23c)에 절단이 생기는 경우가 있다. 접속부(23c)에 절단이 생기면, 보호막(25)은 절단이 생긴 접속부(23c) 상에만 CVD법 등으로 퇴적된다. 한편, 유기 절연막(36)은 개구부(11c)의 벽면을 피복하도록 도포되므로, 절단에 의해 생긴 공간이 매립되어 보다 원활한 벽면을 갖는 개구부(37c)를 얻을 수 있다. 이 때문에, 개구부(37c) 내에 퇴적되는 접속부(29c)에는 절단이 생기기 어렵다. 이 결과, 도시한 바와 같이, 가령 접속부(23c)에 절단이 생겨도 접속부(23c)를 개재하여 접속부(29c)와 게이트 배선(3c)을 전기적으로 접속할 수 있다.
또한, 특허 문헌 1에 개시된 방법과 같이, 보호막 상에 유기 절연막을 설치한 경우라도 무기 절연막 및 게이트 절연막을 동시에 에칭(Pass/GI 동시 에칭)하면, 도 8을 참조하여 설명한 바와 같은 장점은 얻을 수 없다고 생각된다. 상술한 바와 같이, 산화물 반도체 TFT에서는 게이트 절연막, 채널 보호막 및 보호막으로서 SiO2막을 이용하는 것이 바람직하다. SiO2막은 SiNx막보다도 에치 레이트가 낮으므로, Pass/GI 동시 에칭시에 에칭 마스크인 유기 절연막의 표면 상태나 테이퍼 형상을 제어하는 것이 곤란하기 때문이다.
본 실시 형태의 반도체 장치의 구성은 도 7을 참조하면서 상술한 구성에 한정되지 않는다. 도 9 및 도 10은 본 실시 형태의 반도체 장치의 다른 예를 나타내는 단면도이다.
도 7에 나타내는 예에서는 보호막(25) 상에 유기 절연막(36)을 형성하고 있지만, 대신에 도 9에 도시한 바와 같이, 실시 형태 1의 반도체 장치에 있어서의 보호막(15) 상에 유기 절연막(36)을 형성해도 된다. 도 9에 도시하는 반도체 장치의 평면도는 도 2에 도시하는 실시 형태 1의 반도체 장치의 평면도와 마찬가지이다. 단, 도 2에 도시하는 보호막(15)의 개구부(17b, 17c)는 본 실시 형태에서는 보호막(15) 및 유기 절연막(36)의 개구부가 된다. 또한, 소스 드레인 접속부의 단면도는 도 3의 (b)에 도시하는 실시 형태 1의 소스 드레인 접속부의 단면도와 마찬가지이다. 도 ９에 도시하는 반도체 장치에 의하면, 실시 형태 1과 마찬가지의 효과를 얻을 수 있다. 또한, 도 8을 참조하면서 상술한 바와 같이 접속부(13c)에 절단이 생겨도 단자부에 있어서의 배선간의 전기적인 접속을 확보할 수 있다.
또한, 도 7에 나타내는 예에서는 단자부 형성 영역(C)에도 보호막(25) 및 유기 절연막(36)이 형성되어 있지만, 도 10에 도시한 바와 같이 단자부 형성 영역(C)에 보호막(25) 및 유기 절연막(36)을 형성하지 않아도 된다. 또한, 도 9에 도시한 바와 같이, 보호막(15) 상에 유기 절연막(36)을 형성하는 경우라도 단자부 형성 영역(C)에 보호막(15) 및 유기 절연막(36)을 형성하지 않아도 된다.
(실시 형태 4)
이하, 도면을 참조하면서 본 발명에 따른 실시 형태 4의 반도체 장치의 제조 방법을 설명한다. 본 실시 형태는 게이트 절연막으로서 SiNx막을 하층으로 하고 SiO2막을 상층으로 하는 적층막을 형성하고, 보호막으로서 SiO2막을 하층으로 하고SiNx막을 상층으로 하는 적층막을 형성하는 점에서 상술한 실시 형태와 상이하다.
도 11의 (a) 내지 (c)는 본 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 모식적인 공정 단면도이다. 간단히 하기 위해 도 4와 마찬가지의 구성 요소에는 같은 참조 부호를 붙이고 설명을 생략한다.
우선, 도 11의 (a)에 도시한 바와 같이, 기판(1) 상에 게이트 배선(3a), 보조 용량 배선(3b), 접속부(3c)를 형성한다. 게이트 배선(3a), 보조 용량 배선(3b), 접속부(3c)의 형성 방법은 도 1의 (a)를 참조하면서 상술한 방법과 마찬가지이다.
다음으로, 도 11의 (b)에 도시한 바와 같이, 게이트 배선(3a), 보조 용량 배선(3b) 및 접속부(3c)를 피복하도록 SiNx막(5L) 및 SiO2막(5U)을 이 순서로 형성함으로써 절연막(5)을 얻는다. 이 후, 절연막(5)의 위에 산화물 반도체층(7a, 7b)을 형성한다.
여기서는, CVD법에 의해, 두께가 예를 들면 200nm 이상 500nm 이하의 SiNx막(5L), 및 두께가 예를 들면 20nm 이상 150nm 이하의 SiO2막(5U)을 형성한다. 산화물 반도체층(7a, 7b)은 스퍼터법에 의해, 두께가 예를 들면 30nm 이상 300nm 이하의 IGZO막을 형성하고, 이것을 패터닝함으로써 얻을 수 있다. 산화물 반도체층(7a, 7b)의 형성 방법은 도 1의 (b)를 참조하면서 상술한 방법과 마찬가지이다.
이어서, 도시하고 있지 않지만, 도 1의 (c)를 참조하면서 상술한 방법으로 기판(1)의 표면에 절연막(9)을 퇴적한다. 이 후, TFT 형성 영역(A)에 있어서 절연막(9)에 소스 컨택트 형성용의 개구부, 드레인 컨택트 형성용의 개구부를 형성하고, 보조 용량 형성 영역(B)에 있어서 절연막(9)에 산화물 반도체층(7b)을 노출시키는 개구부를 형성한다. 이것과 동시에 단자부 형성 영역(C)에 있어서 절연막(9) 및 절연막(5)을 에칭하여 개구부를 형성한다. 다음으로, 도 4의 (d)를 참조하면서 상술한 방법으로 절연막(9)의 위 및 절연막(9)의 개구부 내에 금속막을 형성하고, 이것을 패터닝함으로써 소스 배선(23as), 드레인 전극(23ad) 및 접속부(23c)를 형성한다.
이 후, 도 11의 (c)에 도시한 바와 같이, 기판(1)의 표면에 SiO2막(25L) 및 SiNx막(25U)을 이 순서로 형성함으로써 보호막(25)을 형성한다. 본 실시 형태에서는, 여기에서는 CVD법에 의해, 두께가 예를 들면 50nm 이상 150nm 이하인 SiO2막(25L), 및 두께가 예를 들면 50nm 이상 200nm 이하인 SiNx막(25U)을 형성한다.
다음으로, 포토리소그래피, 웨트 에칭 및 레지스트 박리 세정 공정에 의해, 보호막(25)의 패터닝을 행한다. 이에 의해, TFT 형성 영역(A)에 있어서 보호막(25)에 드레인 전극(23ad)의 표면을 노출시키는 개구부(27a)를 형성한다. 또한, 보조 용량 형성 영역(B)에 있어서 산화물 반도체층(7b)의 표면을 노출시키는 개구부(27b)를 형성한다. 또한, 단자부 형성 영역(C)에 있어서 접속부(23c)를 노출시키는 개구부(27c)를 형성한다.
도시하지 않았지만, 이 후, 도 4의 (f)를 참조하면서 상술한 바와 같이, 보호막(25)의 위 및 개구부(27a, 27b, 27c) 내에 투명 도전막(예를 들면 ITO막)을 형성하고, 투명 도전막의 패터닝을 행한다. 이에 의해, 드레인 전극(23ad)이 노출된 표면 및 산화물 반도체층(7b)과 접하는 화소 전극(29)과, 접속부(23c)가 노출된 표면과 접하는 접속부(29c)를 형성한다.
본 실시 형태의 반도체 장치의 평면도는 도 5를 참조하면서 상술한 실시 형태 2의 반도체 장치의 평면도와 마찬가지이다. 또한, 본 실시 형태에 있어서의 소스 드레인 접속부의 단면도는 도 6의 (b)에 도시하는 실시 형태 2의 소스 드레인 접속부의 단면도와 마찬가지이다.
본 실시 형태에 따르면 실시 형태 2와 마찬가지의 효과를 얻을 수 있다. 또한, 절연막(게이트 절연막)(5) 및 보호막(25)으로서 SiO2막 및 SiNx막으로 이루어지는 적층막을 이용하면 다음과 같은 장점을 얻을 수 있다.
산화물 반도체 TFT에서는 게이트 절연막 및 보호막으로서 SiNx막을 단층으로 이용하면, 제조 프로세스에 있어서 산화물 반도체층이 SiNx와 접촉된 상태에서 가열 처리가 행해지므로 산화물 반도체층 중의 산소가 환원될 가능성이 있다. 또한, SiNx막을 형성할 때에 산화물 반도체층이 플라즈마 손상을 받기 쉽다. 이 결과, 산화물 반도체(TFT)의 특성이 저하될 우려가 있다. 한편, 게이트 절연막 및 보호막으로서 SiO2막을 단층으로 이용하면, 상기한 바와 같은 문제는 생기지 않지만, SiO2막은 SiNx막보다도 유전율이 낮으므로 소스-게이트간의 내압을 확보하기 위해서는 SiO2막을 두껍게 할 필요가 있다. 이 때문에, TFT의 온 전류의 저하를 야기시키는 요인이 된다.
이에 반하여, 게이트 절연막 및 보호막으로서 SiO2막 및 SiNx막으로 이루어지는 적층막을 이용하면, SiO2막만으로 이루어지는 게이트 절연막이나 보호막보다 얇아도 충분한 내압을 확보할 수 있다. 따라서, 게이트 절연막 및 보호막에 의한 TFT의 온 전류의 저하를 억제할 수 있다. 또한, 적층막 중 산화물 반도체층에 접하는 막, 또는 산화물 반도체층에 가장 근접한 막에 SiO2막을 배치함으로써 산화물 반도체층의 산소가 SiNx에 의해 환원되거나, SiNx막을 형성할 때에 산화물 반도체층이 플라즈마 손상을 입는 것을 방지할 수 있다.
본 실시 형태에 있어서의 절연막(5)은 SiO2막 및 SiNx막을 포함하는 적층 구조를 갖고 있고, 또한 적층 구조의 최상층, 즉 산화물 반도체층의 하면과 접하는 층이 SiO2막이면 된다. 마찬가지로, 보호막(25)은 SiO2막 및 SiNx막을 포함하는 적층 구조를 갖고 있고, 또한 적층 구조의 최하층, 즉 가장 산화물 반도체층측에 위치하는 층이 SiO2막이면 된다. 도 11에 나타내는 예에서는 절연막(5) 및 보호막(25)이 모두 적층 구조를 갖고 있지만, 이것들 중 한쪽만이 상기한 바와 같은 적층 구조를 갖고 있다면 상기 효과를 얻을 수 있다. 단, 이들 막(5, 25)이 양쪽 모두 상기한 바와 같은 적층 구조를 갖고 있다면 보다 현저한 효과를 얻을 수 있다.
또한, 종래의 방법에서는 보호막 및 게이트 절연막에 대한 에칭을 동시에 행하므로(Pass/GI 동시 에칭), 이들 막이 상기한 바와 같은 적층막이면 SiNx/SiO2/SiO2/SiNx로 이루어지는 막을 일괄하여 에칭한다. 다시 말하면, 드라이 에치 레이트가 서로 다른 3층(SiNx/SiO2/SiNx)을 일괄하여 에칭한다. 이 때문에, 에칭시의 테이퍼 제어는 극히 어렵다. SiNx막의 쪽이 SiO2막보다도 드라이 에치 레이트가 몇배 높으므로, 이들 적층막을 에칭하면 SiNx막이 시프트하여 우산 형상이 되는 경우가 있다. 또한, 특허 문헌 1과 같이 보호막 상에 유기 절연막을 설치하면 Pass/GI 동시 에칭시에 에칭 마스크인 유기 절연막의 표면 손상도 제어하는 것이 필요해지므로 테이퍼 제어는 거의 불가능해진다.
이에 반하여, 본 실시 형태에 따르면 ES/GI 동시 에칭에 있어서 SiO2/SiNx, 보호막(Pass 에칭)에 있어서 SiNx/SiO2의 2층에만 에칭을 행하므로 SiNx/SiO2/SiNx의 3층을 에칭하는 종래 방법보다도 높은 정밀도로 테이퍼 제어를 행할 수 있다.
또한, 실시 형태 3에서 설명한 바와 같이, 본 실시 형태의 반도체 장치에 있어서도 보호막(25)과 화소 전극(29)의 사이에 유기 절연막을 설치하여도 된다. 이 경우에도, 절연막(5, 9)의 동시 에칭과는 별개로 유기 절연막을 에칭 마스크로서 보호막(SiNx/SiO2)(25)의 에칭을 행해도 된다(Pass 에칭). 이에 의해, 유기 절연막의 표면 손상을 억제하면서 보호막(25)의 개구부의 테이퍼 형상을 제어할 수 있다.
또한, 도 11에 나타내는 예에서는, 실시 형태 2의 반도체 장치에 있어서의 절연막(5) 및 보호막(25)으로서 SiNx막 및 SiO2막으로 이루어지는 적층막을 이용하고 있지만, 실시 형태 1의 반도체 장치에 있어서의 절연막(5) 및 보호막(15)으로서 SiO2 및 SiNx로 이루어지는 적층막을 이용해도 된다. 이에 의해, 상기와 마찬가지의 효과를 얻을 수 있다. 즉, 테이퍼 형상의 제어성을 저하시키지 않고 TFT 특성의 저하를 억제할 수 있다. 이 경우에도, 보호막(15)과 화소 전극(19)의 사이에 실시 형태 3에서 설명한 바와 같은 유기 절연막을 설치하여도 된다.
본 발명은 액티브 매트릭스 기판 등의 회로 기판, 액정 표시 장치, 유기 일렉트로루미네슨스(EL) 표시 장치 및 무기 일렉트로루미네슨스 표시 장치 등의 표시 장치, 이미지 센서 장치 등의 촬상 장치, 화상 입력 장치나 지문 판독 장치 등의 전자 장치 등의 박막 트랜지스터를 구비한 장치에 널리 적용할 수 있다. 특히, 대형 액정 표시 장치 등에 적절히 적용될 수 있다.
1 : 기판
3a : 게이트 배선
3b : 보조 용량 배선
3c : 접속부
3d : 접속부
5 : 절연막(게이트 절연막)
5L : 게이트 절연막의 하층
5U : 게이트 절연막의 상층
7a, 7b : 산화물 반도체층(활성층)
9 : 절연막(보호막, 에치 스토퍼)
11as, 11ad, 11b, 11c, 11d, 17b, 17c, 27a, 27b, 27c, 37a, 37b, 37c : 개구부
13as, 23as : 소스 배선
13ad, 23ad : 드레인 전극
13c, 23c, 19c, 29c : 접속부
15, 25 : 보호막
19, 29 : 화소 전극
36 : 유기 절연막
25L : 보호막의 하층
25U : 보호막의 상층
101, 201 : 표시 영역에 있어서의 1개의 화소부
102, 202 : 단자 배치 영역

Claims (17)

  1. 기판과, 상기 기판 상에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하는 단자부를 구비한 반도체 장치로서,
    상기 박막 트랜지스터는,
    상기 기판 상에 설치된 게이트 배선과,
    상기 게이트 배선 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성되고, 채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 소스 영역 및 드레인 영역을 갖는 섬 형상의 산화물 반도체층과,
    상기 산화물 반도체층 상에 접하여 설치된 제2 절연막과,
    상기 제2 절연막 상에 설치되고, 상기 소스 영역과 전기적으로 접속된 소스 배선과,
    상기 제2 절연막 상에 설치되고, 상기 드레인 영역과 전기적으로 접속된 드레인 전극과,
    상기 소스 배선 및 상기 드레인 전극 상에 설치되고, 상기 박막 트랜지스터를 덮는 보호막을 구비하고,
    상기 단자부는,
    상기 게이트 배선과 동일한 도전막으로 형성된 제1 접속부와,
    상기 제1 접속부 상에 형성되고, 상기 소스 배선 및 상기 드레인 전극과 동일한 도전막으로 형성된 제2 접속부와,
    상기 제2 접속부 상에 형성된 제3 접속부를 구비하고,
    상기 제2 접속부는 상기 제1 절연막 및 상기 제2 절연막에 설치된 제1 개구부 내에서 상기 제1 접속부와 접하고 있고,
    상기 제3 접속부는 상기 보호막에 설치된 제2 개구부 내에서 상기 제2 접속부와 접하고 있고,
    상기 제2 접속부는 상기 제1 개구부에 있어서의 상기 제1 절연막 및 상기 제2 절연막의 단면을 덮고, 또한 상기 제2 개구부에 있어서의 상기 보호막의 단면을 덮고 있지 않은, 반도체 장치.
  2. 제1항에 있어서,
    상기 기판의 표면의 법선 방향에서 보아 상기 제2 개구부는 상기 제1 개구부의 내부에 위치하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 드레인 전극과 전기적으로 접속된 화소 전극을 더 구비하고,
    상기 제3 접속부는 상기 화소 전극과 동일한 도전막으로 형성되어 있는, 반도체 장치.
  4. 제3항에 있어서,
    상기 기판에 형성된 보조 용량을 더 구비하고,
    상기 보조 용량은,
    상기 게이트 배선과 동일한 도전막으로 형성된 보조 용량 배선과,
    상기 보조 용량 배선을 덮는 상기 제1 절연막과,
    상기 산화물 반도체층과 동일한 산화물 반도체막으로 형성된 보조 용량 형성용 반도체층과,
    상기 보조 용량 형성용 반도체층 상에 설치된 보조 용량 전극을 갖고 있고,
    상기 보조 용량 전극은 상기 제2 절연막에 형성된 개구부 내에서 상기 보조 용량 형성용 반도체층과 접하고 있는, 반도체 장치.
  5. 제4항에 있어서,
    상기 보조 용량 전극은 상기 드레인 전극의 일부이며,
    상기 화소 전극은 상기 보호막에 형성된 개구부 내에서 상기 보조 용량 전극에 접하고 있는, 반도체 장치.
  6. 제4항에 있어서,
    상기 보조 용량 전극은 상기 화소 전극의 일부인, 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 게이트 배선과 상기 소스 배선을 전기적으로 접속하는 게이트 소스 접속부를 더 구비하고,
    상기 게이트 소스 접속부에서는, 상기 소스 배선은 상기 제1 절연막 및 상기 제2 절연막에 설치된 상기 제1 개구부 내에서 상기 게이트 배선에 접하고 있는, 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 보호막과 상기 화소 전극의 사이에 유기 절연막을 더 구비하는, 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 절연막 및 상기 보호막 중 적어도 한쪽은 SiO2를 포함하는, 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 절연막은 SiO2막 및 SiNx막을 포함하는 적층 구조를 갖고 있고,
    상기 SiO2막은 상기 적층 구조의 최상층이며, 상기 산화물 반도체층의 하면과 접하고 있는, 반도체 장치.
  11. 제9항 또는 제10항에 있어서,
    상기 보호막은 SiO2막 및 SiNx막을 포함하는 적층 구조를 갖고 있고,
    상기 SiO2막은 상기 적층 구조의 최하층인, 반도체 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 게이트 배선의 상면 및 측벽과 상기 소스 배선의 사이, 및 상기 게이트 배선의 상면 및 측벽과 상기 드레인 전극의 사이에는 적어도 상기 제1 절연막 및 상기 산화물 반도체층이 설치되어 있는, 반도체 장치.
  13. 제12항에 있어서,
    상기 게이트 배선의 상면 및 측벽과 상기 소스 배선의 사이, 및 상기 게이트 배선의 상면 및 측벽과 상기 드레인 전극의 사이에 상기 제2 절연막이 더 설치되어 있는, 반도체 장치.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 절연막은 상기 산화물 반도체층의 표면 중 상기 소스 영역 및 상기 드레인 영역을 제외한 모든 상면 및 측벽을 덮고 있고, 또한 상기 산화물 반도체층의 측벽 근방에서 상기 제1 절연막의 상면과 접하고 있는, 반도체 장치.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 산화물 반도체층의 채널 길이 방향에 따른 폭은 상기 게이트 배선의 채널 길이 방향에 따른 폭보다도 큰, 반도체 장치.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서의 반도체 장치의 제조 방법으로서,
    (A)기판 상에 게이트 배선용 도전막을 형성하고, 이것을 패터닝함으로써 게이트 배선 및 제1 접속부를 형성하는 공정과,
    (B)상기 게이트 배선 및 상기 제1 접속부 상에 제1 절연막을 형성하는 공정과,
    (C)상기 제1 절연막 상에 박막 트랜지스터의 활성층이 되는 산화물 반도체층을 형성하는 공정과,
    (D)상기 산화물 반도체층 및 상기 제1 절연막을 덮는 제2 절연막을 형성하는 공정과,
    (E)상기 산화물 반도체층을 에치 스톱으로 하여 상기 제1 및 제2 절연막의 에칭을 행함으로써, 상기 제2 절연막에 상기 산화물 반도체층을 노출시키는 소스 컨택트 형성용 개구부 및 드레인 컨택트 형성용 개구부를 형성함과 함께, 상기 제2 절연막 및 상기 제1 절연막에 상기 제1 접속부의 표면을 노출시키는 제1 개구부를 형성하는 공정과,
    (F)상기 제2 절연막 상에 소스 드레인 전극용 도전막을 형성하고, 이것을 패터닝함으로써 상기 소스 컨택트 형성용 개구부 내에서 상기 산화물 반도체층에 접하는 소스 배선과, 상기 드레인 컨택트 형성용 개구부 내에서 상기 산화물 반도체층에 접하는 드레인 전극과, 상기 제1 개구부 내에서 상기 제1 접속부에 접하는 제2 접속부를 형성하는 공정과,
    (G)상기 소스 배선, 상기 드레인 전극 및 상기 제2 접속부 상에 보호막을 형성하는 공정과,
    (H)상기 보호막에 상기 제2 접속부를 노출시키는 제2 개구부를 형성하는 공정과,
    (I)상기 보호막 상에 상기 제2 개구부 내에서 상기 제2 접속부에 접하는 제3 접속부를 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 공정(H)은 상기 보호막에 상기 드레인 전극을 노출시키는 개구부를 형성하는 공정을 포함하고,
    상기 공정(I)는 상기 보호막 상에 투명 도전막을 형성하고, 이것을 패터닝함으로써 상기 제3 접속부와 화소 전극을 형성하는 공정이며, 상기 화소 전극은 상기 드레인 전극을 노출시키는 상기 개구부 내에서 상기 드레인 전극과 접하는 공정인, 반도체 장치의 제조 방법.
KR1020127017540A 2009-12-09 2010-12-03 반도체 장치 및 그 제조 방법 KR101273831B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2009-279826 2009-12-09
JP2009279826 2009-12-09
PCT/JP2010/071728 WO2011070981A1 (ja) 2009-12-09 2010-12-03 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20120089773A true KR20120089773A (ko) 2012-08-13
KR101273831B1 KR101273831B1 (ko) 2013-06-11

Family

ID=44145526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127017540A KR101273831B1 (ko) 2009-12-09 2010-12-03 반도체 장치 및 그 제조 방법

Country Status (8)

Country Link
US (1) US8685803B2 (ko)
EP (1) EP2511896B1 (ko)
JP (2) JP5095864B2 (ko)
KR (1) KR101273831B1 (ko)
CN (1) CN102652330B (ko)
BR (1) BR112012013851A2 (ko)
RU (1) RU2503085C1 (ko)
WO (1) WO2011070981A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007983A (ko) * 2013-07-12 2015-01-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치의 제작 방법
KR20150028214A (ko) * 2013-09-05 2015-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20200016179A (ko) * 2018-08-06 2020-02-14 도쿄엘렉트론가부시키가이샤 에칭 방법 및 반도체 디바이스의 제조 방법

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030080119A (ko) * 2002-04-03 2003-10-11 유종학 창출의 새로운 추출방법
US8507916B2 (en) * 2010-06-08 2013-08-13 Sharp Kabushiki Kaisha Thin film transistor substrate, LCD device including the same, and method for manufacturing thin film transistor substrate
EP2587472B1 (en) * 2010-06-24 2020-11-11 Sharp Kabushiki Kaisha Semiconductor device and process for production thereof
JP5253686B2 (ja) * 2011-03-30 2013-07-31 シャープ株式会社 アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法
KR101925495B1 (ko) * 2011-07-15 2018-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치의 구동 방법
KR20130010834A (ko) * 2011-07-19 2013-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5613635B2 (ja) * 2011-07-21 2014-10-29 株式会社ジャパンディスプレイ 表示装置
TWI605590B (zh) 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN102646676B (zh) * 2011-11-03 2015-06-10 京东方科技集团股份有限公司 一种tft阵列基板
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
KR102072244B1 (ko) 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2013105537A1 (ja) * 2012-01-11 2013-07-18 シャープ株式会社 半導体装置、表示装置、ならびに半導体装置の製造方法
WO2013108783A1 (ja) 2012-01-19 2013-07-25 シャープ株式会社 カラーフィルタ基板、表示素子、及びカラーフィルタ基板の製造方法
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6007445B2 (ja) * 2012-06-08 2016-10-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及び薄膜トランジスタの製造方法
US20140014948A1 (en) * 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
TWI575663B (zh) * 2012-08-31 2017-03-21 半導體能源研究所股份有限公司 半導體裝置
CN102800709B (zh) * 2012-09-11 2015-07-01 深圳市华星光电技术有限公司 薄膜晶体管主动装置
US20150221677A1 (en) * 2012-09-24 2015-08-06 Sharp Kabushiki Kaisha Active matrix substrate, display device, and production method therefor
JP6127425B2 (ja) * 2012-09-26 2017-05-17 凸版印刷株式会社 積層構造体、薄膜トランジスタアレイおよびそれらの製造方法
CN102891106A (zh) * 2012-10-19 2013-01-23 深圳市华星光电技术有限公司 薄膜晶体管阵列制作方法
TWI627483B (zh) * 2012-11-28 2018-06-21 半導體能源研究所股份有限公司 顯示裝置及電視接收機
KR102459007B1 (ko) 2012-12-25 2022-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
TWI607510B (zh) 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP6083089B2 (ja) * 2013-03-27 2017-02-22 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
JP6300589B2 (ja) 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
TWI687748B (zh) * 2013-06-05 2020-03-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
CN103413811B (zh) * 2013-07-23 2016-04-13 北京京东方光电科技有限公司 阵列基板及其制造方法、显示装置
KR102244553B1 (ko) * 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
JP6367655B2 (ja) * 2013-09-13 2018-08-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6433757B2 (ja) * 2013-10-31 2018-12-05 株式会社半導体エネルギー研究所 半導体装置、表示装置、電子機器
CN103560112B (zh) 2013-11-12 2015-11-18 深圳市华星光电技术有限公司 薄膜晶体管基板的制造方法及用该方法制造的薄膜晶体管基板
JP6556998B2 (ja) * 2013-11-28 2019-08-07 株式会社半導体エネルギー研究所 表示装置
JP6496132B2 (ja) * 2013-12-02 2019-04-03 株式会社半導体エネルギー研究所 半導体装置
US9577110B2 (en) * 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
TWI545733B (zh) * 2014-02-11 2016-08-11 群創光電股份有限公司 顯示面板
CN106104810A (zh) * 2014-03-11 2016-11-09 夏普株式会社 半导体器件及其制造方法
CN104022079A (zh) * 2014-06-19 2014-09-03 深圳市华星光电技术有限公司 薄膜晶体管基板的制造方法
US9698173B2 (en) * 2014-08-24 2017-07-04 Royole Corporation Thin film transistor, display, and method for fabricating the same
WO2016063169A1 (en) 2014-10-23 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element
US9525021B2 (en) * 2014-11-06 2016-12-20 Texas Instruments Incorporated Methods and apparatus for high voltage integrated circuit capacitors
US10680017B2 (en) 2014-11-07 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element including EL layer, electrode which has high reflectance and a high work function, display device, electronic device, and lighting device
US9589890B2 (en) * 2015-07-20 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for interconnect scheme
WO2017018416A1 (ja) * 2015-07-27 2017-02-02 シャープ株式会社 半導体装置およびその製造方法
WO2017051791A1 (ja) * 2015-09-24 2017-03-30 シャープ株式会社 半導体装置およびその製造方法
CN105158996A (zh) * 2015-10-13 2015-12-16 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
CN105655349B (zh) * 2016-01-05 2019-08-20 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板、显示装置
JP6726973B2 (ja) * 2016-02-01 2020-07-22 株式会社ジャパンディスプレイ 表示装置
KR102461413B1 (ko) 2016-08-03 2022-10-31 가부시키가이샤 니콘 반도체 장치, pH 센서, 바이오 센서, 및 반도체 장치의 제조 방법
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
WO2018030298A1 (ja) * 2016-08-12 2018-02-15 シャープ株式会社 アクティブマトリクス基板および表示装置
US10790318B2 (en) 2016-11-22 2020-09-29 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and electronic device
WO2018163892A1 (ja) * 2017-03-06 2018-09-13 シャープ株式会社 液晶表示装置
CN111656427B (zh) * 2018-01-31 2022-02-22 夏普株式会社 显示装置
JP7046705B2 (ja) * 2018-04-27 2022-04-04 株式会社ジャパンディスプレイ 表示装置
CN109308470B (zh) * 2018-09-28 2021-01-01 武汉华星光电技术有限公司 指纹感测装置及其制造方法
JP7147953B2 (ja) * 2019-02-25 2022-10-05 株式会社ニコン 半導体装置、ｐＨセンサ及びバイオセンサ並びに半導体装置の製造方法
JP7284613B2 (ja) * 2019-03-29 2023-05-31 シャープ株式会社 アクティブマトリクス基板およびその製造方法
CN110277431A (zh) * 2019-06-26 2019-09-24 云谷（固安）科技有限公司 一种显示面板及显示装置
KR20210021218A (ko) 2019-08-16 2021-02-25 삼성디스플레이 주식회사 표시 장치
WO2022249872A1 (ja) 2021-05-26 2022-12-01 株式会社ニコン 半導体装置、電子デバイス、ｐＨセンサ、バイオセンサ、半導体装置の製造方法、及び電子デバイスの製造方法
RU207482U1 (ru) * 2021-06-24 2021-10-29 Акционерное общество "Микрон" (АО "Микрон") Кремниевая коммутационная плата для многокристальных интегральных модулей

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3420135B2 (ja) * 1999-10-26 2003-06-23 日本電気株式会社 アクティブマトリクス基板の製造方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003179069A (ja) 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
KR101202034B1 (ko) * 2005-11-24 2012-11-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
CN100570863C (zh) * 2006-01-13 2009-12-16 中华映管股份有限公司 像素结构及其制造方法
JP5000290B2 (ja) 2006-01-31 2012-08-15 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
JP2007258675A (ja) * 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法
CN102244103A (zh) 2006-01-31 2011-11-16 出光兴产株式会社 Tft基板
KR20070112954A (ko) * 2006-05-24 2007-11-28 엘지.필립스 엘시디 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
KR101318436B1 (ko) * 2006-06-14 2013-10-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
KR101182322B1 (ko) * 2006-06-30 2012-09-20 엘지디스플레이 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
JP2008129314A (ja) * 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
JP2008170664A (ja) 2007-01-11 2008-07-24 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
JP5242083B2 (ja) 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
JP5143514B2 (ja) 2007-09-21 2013-02-13 株式会社ジャパンディスプレイウェスト 表示装置及び表示装置の製造方法
JP5357493B2 (ja) * 2007-10-23 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5292066B2 (ja) 2007-12-05 2013-09-18 株式会社半導体エネルギー研究所 表示装置
JP4626659B2 (ja) * 2008-03-13 2011-02-09 ソニー株式会社 表示装置
US8049292B2 (en) 2008-03-27 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2009128424A1 (ja) 2008-04-16 2009-10-22 住友金属鉱山株式会社 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法
KR102359831B1 (ko) * 2008-11-21 2022-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007983A (ko) * 2013-07-12 2015-01-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치의 제작 방법
US10998341B2 (en) 2013-07-12 2021-05-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
US11502109B2 (en) 2013-07-12 2022-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
KR20150028214A (ko) * 2013-09-05 2015-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20200016179A (ko) * 2018-08-06 2020-02-14 도쿄엘렉트론가부시키가이샤 에칭 방법 및 반도체 디바이스의 제조 방법

Also Published As

Publication number Publication date
JP5518966B2 (ja) 2014-06-11
JP5095864B2 (ja) 2012-12-12
JPWO2011070981A1 (ja) 2013-04-22
US8685803B2 (en) 2014-04-01
CN102652330B (zh) 2014-09-17
EP2511896B1 (en) 2019-05-08
US20120241750A1 (en) 2012-09-27
RU2503085C1 (ru) 2013-12-27
EP2511896A4 (en) 2016-08-31
CN102652330A (zh) 2012-08-29
WO2011070981A1 (ja) 2011-06-16
EP2511896A1 (en) 2012-10-17
BR112012013851A2 (pt) 2019-09-24
JP2013051421A (ja) 2013-03-14
KR101273831B1 (ko) 2013-06-11

Similar Documents

Publication Publication Date Title
KR101273831B1 (ko) 반도체 장치 및 그 제조 방법
KR101346874B1 (ko) 반도체 장치 및 그 제조 방법
KR101630503B1 (ko) 반도체 장치 및 표시 장치
KR101640293B1 (ko) 반도체 장치, 표시 장치, 및 반도체 장치 및 표시 장치의 제조 방법
US9754977B2 (en) Thin film transistor and method of manufacturing the same
KR20130118894A (ko) 반도체 장치, 표시 장치, 및 반도체 장치 및 표시 장치의 제조 방법
TWI406420B (zh) 主動矩陣基板、顯示裝置及主動矩陣基板之製造方法
JP6526215B2 (ja) 半導体装置およびその製造方法
CN107851668B (zh) 半导体装置及其制造方法
TW201635555A (zh) 半導體裝置、顯示裝置以及半導體裝置的製造方法
KR101428940B1 (ko) 표시 장치 및 그 제조 방법
WO2012169388A1 (ja) Ｔｆｔ基板およびその製造方法
JP6218923B2 (ja) 半導体装置およびその製造方法
US9577113B2 (en) Semiconductor device and method for manufacturing same
JP6427595B2 (ja) 半導体装置およびその製造方法
JP5964967B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180529

Year of fee payment: 6