JP2022009230A - 半導体装置 - Google Patents

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敦司 梅崎
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Abstract

【課題】安定した電気的特性を有する薄膜トランジスタを有する表示パネルを供えた電子書籍を提供する。また、画像の保持特性の高い電子書籍を提供する。また、高解像度の電子書籍を提供する。また、消費電力の低い電子書籍を提供する。【解決手段】酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル形成領域が形成される薄膜トランジスタによって、電子書籍の表示パネルの表示を制御するものである。【選択図】図２

Description

本発明の一形態は、酸化物半導体を用いた電界効果型トランジスタにより構成される表示
パネルを有する電子書籍に関する。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を
構成する技術が注目されている。薄膜トランジスタは液晶テレビに代表されるような表示
装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導
体材料が公知であるが、その他の材料として酸化物半導体が注目されている。
酸化物半導体の材料として、例えば、酸化亜鉛又は酸化亜鉛を成分とするものが知られて
いる。そして、キャリア（電子）濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化
物半導体）なるもので形成された薄膜トランジスタが開示されている（特許文献１乃至３
）。
特開２００６－１６５５２７号公報 特開２００６－１６５５２８号公報 特開２００６－１６５５２９号公報
しかしながら、酸化物半導体は、薄膜形成工程において化学量論的組成からのずれが生じ
てしまう。例えば、酸素の過不足によって酸化物半導体の電気伝導度が変化してしまう。
また、酸化物半導体の薄膜形成中に混入する水素が、酸素（Ｏ）－水素（Ｈ）結合を形成
して電子供与体となり、電気伝導度を変化させる要因となる。さらにＯ－Ｈ結合は、極性
を有する結合であるため、酸化物半導体によって作製される薄膜トランジスタのような能
動デバイスに対して特性の変動要因となる。
キャリア（電子）濃度が１０１８／ｃｍ３未満としても、酸化物半導体においては実質的
にはｎ型であり、前記特許文献に開示される薄膜トランジスタのオン・オフ比は１０３し
か得られていない。このような薄膜トランジスタのオン・オフ比が低い理由はオフ電流が
高いことによるものである。
このような問題に鑑み本発明の一形態は、安定した電気的特性（例えば、オフ電流がきわ
めて低減されている）を有する薄膜トランジスタを有する表示パネルを備えた電子書籍を
提供することを目的とする。また、本発明の一形態は、画像の保持特性の高い電子書籍を
提供することを課題とする。また、本発明の一形態は、高解像度の電子書籍を提供するこ
とを課題とする。また、本発明の一形態は、消費電力の低い電子書籍を提供することを課
題とする。
本発明の一形態は、酸化物半導体中で電子供与体（ドナー）となり得る不純物を除去する
ことで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャ
ップが大きい酸化物半導体でチャネル形成領域が形成される薄膜トランジスタによって、
電子書籍の表示パネルの表示を制御するものである。代表的には、表示パネルの画素にお
ける画素電極に印加する電圧を制御するものである。
すなわち、本発明の一形態は、酸化物半導体に含まれる水素の濃度が５×１０１９／ｃｍ
３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以
下として、酸化物半導体に含まれる水素若しくはＯ－Ｈ結合を除去し、キャリア濃度を５
×１０１４／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下とした酸化物半導体膜で
チャネル形成領域が形成される薄膜トランジスタによって、電子書籍の表示パネルの表示
を制御するものである。代表的には、表示パネルの画素における画素電極に印加する電圧
を制御するものである。
酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ま
しくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度
を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにする。
このように高純度化された酸化物半導体は、薄膜トランジスタのチャネル形成領域に用い
ることで、チャネル幅が１０ｍｍの場合でさえも、ドレイン電圧が１Ｖ及び１０Ｖの場合
において、ゲート電圧が－２０Ｖから－５Ｖの範囲において、ドレイン電流は１×１０－
１３Ａ以下となるように作用する。
また、本発明の一形態の電子書籍は、電力供給装置として、一次電池あるいは蓄電機能を
有する二次電池またはキャパシタが設けられており、さらに、本発明の一形態の電子書籍
は、表示パネルとして、一対の電極と、一対の電極の間に設けられた表示媒体とを有する
表示素子で構成される表示パネルを有する。本発明の一形態において表示パネルは、電気
泳動方式による電気泳動パネルの他に、粒子移動方式、粒子回転方式、液晶表示方式、電
解析出方式、エレクトロクロミック方式、フィルム移動方式等の、一度表示した画像を保
持することが可能である表示パネルである。
本発明の一形態によれば、水素濃度が低く高純度化された酸化物半導体を用いた薄膜トラ
ンジスタで、電子書籍の表示パネルの表示を制御することで、表示パネルの各画素に設け
られる画素電極の電位の保持が高まる。このため、画素の走査回数が減り、また、走査線
駆動回路の駆動周波数を低くすることができるので、電子書籍の消費電力を小さくするこ
とができると共に、画像の保持特性を高めることができる。また、オフ電流が１×１０－
１３Ａ以下に低減されていることで、画素に印加した信号電圧を保持する容量を縮小する
ことが可能であり、その面積を縮小することが可能である。このため、電子書籍の解像度
を高めることができる。
電子書籍を説明する上面図及び断面図である。 表示パネルの上面図及び断面図を示す図。 酸化物半導体を用いた逆スタガー型の薄膜トランジスタの縦断面図。 図３に示すＡ－Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（－ＶＧ）が印加された状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 表示パネルのブロック図を示す図。 表示媒体の構造を説明する断面図。 従来の表示パネルの表示方法を説明する図。 本発明の一形態の表示パネルの表示方法を説明する図。 蓄電装置を説明する上面図及び断面図。 薄膜トランジスタを説明する図。 薄膜トランジスタの作製方法を説明する図。 薄膜トランジスタを説明する図。 薄膜トランジスタの作製方法を説明する図。 薄膜トランジスタを説明する図。 薄膜トランジスタの作製方法を説明する図。 薄膜トランジスタの作製方法を説明する図。 薄膜トランジスタの作製方法を説明する図。 薄膜トランジスタの作製方法を説明する図。 薄膜トランジスタを説明する図。 表示パネルを説明する断面図。 電子書籍を説明する斜視図及び半導体装置を説明するブロック図。 電子書籍を説明する斜視図。 昇圧回路を説明する等価回路図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
なお、本明細書にて用いる第１、第２、第３等の用語は、構成要素の混同を避けるために
付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第
２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、本発明の一形態である電子書籍の構造について、図１を用いて説明す
る。
図１（Ａ）は電子書籍の平面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ－Ｂの断
面図に相当する。
図１（Ａ）に示すように、電子書籍０１は、筐体０３に囲われた表示部０５と、操作キー
０７、０９を有する。また、図１（Ａ）には図示されないが、筐体の裏面や側面に、外部
接続用端子（イヤホン端子、ＵＳＢ端子、またはＵＳＢケーブルなどの各種ケーブルと接
続可能な端子）、記録媒体挿入部、スピーカー、音量調節ボタン等を備えてもよい。操作
キー０７、０９により、頁送り戻し、文字入力、表示内容の拡大及び縮小、その他の操作
が可能である。
次に、電子書籍０１の筐体０３の内部について、図１（Ｂ）を用いて説明する。
筐体０３の内部には、表示パネル１０と、配線基板３１と、表示パネル１０及び配線基板
３１を接続するＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）３３と
、配線基板３１に実装された半導体装置３５と、電力供給装置３７とを有する。
表示パネル１０は、第１の基板１１と、素子層１３と、表示媒体２１と、第２の電極１７
と、第２の基板１５と、第３の基板２７と、第１の基板１１、第２の基板１５、及び第３
の基板２７を固着するシール材２３とを有する。また、ここでは、素子層１３と表示媒体
２１とを接着する接着材１９、第２の基板１５及び第３の基板２７を接着する接着材２５
を有する。
第１の基板１１は、素子層１３を形成するための基板である。第１の基板１１としては、
少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。第１
の基板１１としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラ
ス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐
熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いること
が好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いてもよい。他にも、結晶化ガラス基板などを用いることができる。
また、後の加熱処理に耐えうる程度の耐熱性を有していれば、ポリエチレンテレフタレー
ト、ポリイミド、アクリル樹脂、ポリカーボネート、ポリプロピレン、ポリエステル、ポ
リ塩化ビニル等のプラスチックフィルムなどを用いることができる。
素子層１３は、表示媒体２１を駆動するための能動素子、受動素子、及び画素電極として
機能する第１の電極を含む。能動素子としては、薄膜トランジスタ、ダイオード等がある
。また、受動素子としては、抵抗素子、容量素子等がある。
ここで、素子層１３の構造の一形態について、図２を用いて説明する。
図２では、素子層１３において画素が有する薄膜トランジスタ（以下、ＴＦＴともいう。
）及び当該ＴＦＴに接続された画素電極として機能する第１の電極（単に画素電極ともい
う。）について示し、説明する。なお画素とは、薄膜トランジスタ、画素電極として機能
する電極、及び配線等の電気的な信号により表示を制御するための素子で構成される素子
群のことをいう。なお画素は、カラーフィルター等を含むものであってもよく、一画素に
よって、明るさを制御できる色要素一つ分としてもよい。よって、一形態として、ＲＧＢ
の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素と
Ｂの画素との三画素から構成されるものとなり、複数の画素によって画像を得ることがで
きるものとなる。
なお、ＡとＢとが接続されている、と記載する場合は、ＡとＢとが電気的に接続されてい
る場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、
対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、など）であるとする。
図２（Ａ）は画素の上面図である。なお、図２（Ａ）に示すＴＦＴの構造は、一例として
、ボトムゲート型構造について示しており、ＴＦＴのソース電極及びドレイン電極となる
配線が、ゲート電極となる配線と重畳して形成されたチャネル領域となる酸化物半導体膜
の上面一部と接する、いわゆる逆スタガー型の構成について示している。
図２（Ａ）に示す画素１００は、走査線として機能する第１の配線１０１、信号線として
機能する第２の配線１０２Ａ、酸化物半導体膜１０３、容量線１０４、画素電極１０５を
有する。また、酸化物半導体膜１０３と画素電極１０５とを電気的に接続するための第３
の配線１０２Ｂを有し、薄膜トランジスタ１０６が構成される。第１の配線１０１は薄膜
トランジスタ１０６のゲートとして機能する配線でもある。第２の配線１０２Ａは、ソー
ス電極またはドレイン電極の一方及び保持容量の一方の電極として機能する配線でもある
。第３の配線１０２Ｂは、ソース電極またはドレイン電極の他方として機能する配線でも
ある。容量線１０４は、保持容量の他方の電極として機能する配線である。なお第１の配
線１０１と、容量線１０４とが同層に設けられ、第２の配線１０２Ａと、第３の配線１０
２Ｂとが同層に設けられる。また第３の配線１０２Ｂと容量線１０４とは、一部重畳して
設けられており、表示媒体の保持容量を形成している。画素電極１０５は、表示媒体へ電
圧を印加する面積をより広くするため、第１の配線１０１及び第２の配線１０２Ａと重畳
している。なお、薄膜トランジスタ１０６が有する酸化物半導体膜１０３は、第１の配線
１０１より分岐した配線上にゲート絶縁膜（図示せず）を介して設けられている。また、
図２（Ａ）においては、画素電極１０５のハッチングパターンを付与していない。
図２（Ｂ）は、図２（Ａ）における一点鎖線Ａ－Ｂ間の断面図を示す。第１の基板１１１
上には、下地膜１１２を介して、ゲートである第１の配線１０１、容量線１０４が設けら
れている。第１の配線１０１及び容量線１０４を覆うように、ゲート絶縁膜１１３が設け
られている。ゲート絶縁膜１１３上には、酸化物半導体膜１０３が設けられている。酸化
物半導体膜１０３上には、第２の配線１０２Ａ、第３の配線１０２Ｂが設けられている。
また、酸化物半導体膜１０３、第２の配線１０２Ａ、及び第３の配線１０２の上には、パ
ッシベーション膜として機能する酸化物絶縁膜１１４が設けられている。酸化物絶縁膜１
１４上には、平坦化絶縁膜１１５が設けられている。酸化物絶縁膜１１４及び平坦化絶縁
膜１１５には開口部が形成されており、開口部において画素電極１０５と第３の配線１０
２Ｂとの接続がなされる。また、第３の配線１０２Ｂと容量線１０４とは、ゲート絶縁膜
１１３を誘電体として容量素子を形成している。ここでは、下地膜１１２から画素電極１
０５までの積層物を素子層１３とする。
なお、薄膜トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端
子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有しており
、ドレイン領域とチャネル形成領域とソース領域とを介して電流を流すことができる。こ
こで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、い
ずれがソースまたはドレインであるかを限定することが困難である。そこで、ソース及び
ドレインとして機能する領域を、ソースもしくはドレインとよばない場合がある。その場
合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、そ
れぞれを第１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表
記する場合がある。
次に、本実施の形態の薄膜トランジスタ１０６が有する酸化物半導体膜１０３について説
明する。
本実施の形態で用いる酸化物半導体は、酸化物半導体に含まれる水素の濃度が５×１０１
９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／
ｃｍ３以下として、酸化物半導体に含まれる水素若しくはＯ－Ｈ結合が除去されている。
また、キャリア濃度は５×１０１４／ｃｍ３以下、好ましくは１×１０１４／ｃｍ３以下
、好ましくは５×１０１２／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下である。
即ち、酸化物半導体膜のキャリア濃度は、限りなくゼロに近い。また、エネルギーギャッ
プは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。なお、
酸化物半導体膜中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行えばよい。
次に、エネルギーバンド図を用いて、当該酸化物半導体膜１０３を有する薄膜トランジス
タの動作について説明する。
図３に、本実施の形態に示す酸化物半導体を用いた逆スタガー型の薄膜トランジスタの縦
断面図を示す。ゲート電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体膜
（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられてい
る。
図４は、図３に示すＡ－Ａ’断面におけるエネルギーバンド図（模式図）を示す。図４（
Ａ）はソースおよびドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図４
（Ｂ）はドレインに正の電位（ＶＤ＞０Ｖ）を加えた場合を示す。
図５は、図３におけるＢ－Ｂ’の断面におけるエネルギーバンド図（模式図）である。図
５（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソースおよび
ドレイン間にキャリア（電子）が流れるオン状態を示している。また、図５（Ｂ）は、ゲ
ート（Ｇ１）に負の電位（－ＶＧ）が印加された状態であり、オフ状態（少数キャリアは
流れない）である場合を示す。
図６は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を
示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（ＥＦ）は、バンドギ
ャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している
。なお、酸化物半導体において水素の一部はドナーとなりｎ型化する一つの要因であるこ
とが知られている。
これに対して本実施の形態に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体
から除去し、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化するこ
とにより真性（ｉ型）とし、または真性型とせんとしたものである。すなわち、不純物を
添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化
されたｉ型（真性半導体）またはそれに近づけることを特徴としている。そうすることに
より、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることが
できる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕
事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属－酸化物半導
体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図４（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図４（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加された上で、破
線はゲートに正の電位（ＶＧ＞０Ｖ）を印加した場合を示す。ゲートに電位が印加されな
い場合は、高いオーミック接触抵抗の為に電極から酸化物半導体側へキャリア（電子）が
注入されず電流を流さないオフ状態を示す。一方、ゲートに正の電位を印加するとオーミ
ック接触抵抗が低下し、電流を流すオン状態を示す。
このとき電子は、図５（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体と
の界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図５（Ｂ）において、ゲート（Ｇ１）に負の電位が印加されると、少数キャリアで
あるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素
子であっても、オフ電流が１０－１３Ａ以下であり、サブスレッショルドスイング値（Ｓ
値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）である。
このように、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化するこ
とにより、薄膜トランジスタの動作を良好なものとすることができる。特に、オフ電流を
低減することができる。
図２（Ｂ）において、素子層１３に形成される第１の電極（画素電極１０５）は、代表的
には、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオ
ジム、スカンジウムから選ばれた元素でなる単体、上述の元素を成分とする合金、上述の
元素を成分とする化合物（酸化物や窒化物）などの反射性または遮光性を有する導電材料
を用いることができる。また、インジウム錫酸化物（以下、ＩＴＯと示す。）、酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適
用することもできる。また、これらの材料を含む積層構造を適用することもできる。素子
層１３に形成される第１の電極を、反射性を有する導電材料で形成することで、外光を反
射させることが可能であり、光の反射効率を向上させることができる。
素子層１３には第１の電極（画素電極１０５）が、各画素に形成される。また、第１の電
極（画素電極１０５）は、薄膜トランジスタ１０６に接続され、当該薄膜トランジスタに
より各画素の第１の電極（画素電極１０５）に印加される電圧が制御される。
なお、図２（Ａ）及び（Ｂ）に示す画素は、図７に示すように、第１の基板１２０上に複
数の画素１２１がマトリクス状に配置されるものである。図７では、第１の基板１２０上
には、画素部１２２、走査線駆動回路１２３、及び信号線駆動回路１２４を有する構成に
ついて示している。画素１２１は、走査線駆動回路１２３に接続された第１の配線１０１
によって供給される走査信号により、各行ごとに選択状態か、非選択状態かが決定される
。また走査信号によって選択されている画素１２１は、信号線駆動回路１２４に接続され
た配線１０２Ａによって、配線１０２Ａからビデオ信号（画像信号、ビデオ電圧、ビデオ
データともいう）が供給される。
図７においては、画素部１２２は、複数の画素１２１がマトリクス状に配置（ストライプ
配置）する構成について示している。なお、画素１２１は必ずしもマトリクス状に配置さ
れている必要はなく、例えば、画素１２１をデルタ配置、またはベイヤー配置してもよい
。また、画素部１２２における表示方式はプログレッシブ方式、インターレース方式のい
ずれかを用いることができる。なお、カラー表示する際に画素で制御する色要素としては
、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青）の三色に限定されず、それ以上でもよく、例えば、
ＲＧＢＷ（Ｗは白）、またはＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加
したものなどがある。なお、色要素のドット毎にその表示領域の大きさが異なっていても
よい。
図７において、第１の配線１０１及び第２の配線１０２Ａは、画素の行方向及び列方向の
数に応じて示している。なお、第１の配線１０１及び第２の配線１０２Ａは、画素を構成
するサブ画素（副画素、サブピクセルともいう）の数、または画素内のトランジスタの数
に応じて、本数を増やす構成としてもよい。また画素間で第１の配線１０１及び第２の配
線１０２Ａを共有して画素１２１を駆動する構成としてもよい。
なお、図２（Ａ）では、第２の配線１０２Ａ及び第３の配線１０２Ｂの対向部が直線型構
造を示しているが、第２の配線１０２Ａが第３の配線１０２Ｂを囲む形状（具体的には、
Ｕ字型またはＣ字型）とし、キャリアが移動する領域の面積を増加させ、薄膜トランジス
タの導通時に流れる電流（オン電流ともいう）の量を増やす構成としてもよい。
なお本明細書で説明するオン電流とは、薄膜トランジスタがオン状態（導通状態ともいう
）のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型の薄膜トランジス
タでは、ゲートとソースとの間に印加される電圧が閾値電圧（Ｖｔｈ）よりも大きい場合
に、ソースとドレインとの間を流れる電流のことをいう。
図７に示す走査線駆動回路１２３または信号線駆動回路１２４の一方は、図１（Ｂ）に示
す半導体装置２９に相当する。ここでは、走査線駆動回路１２３または信号線駆動回路１
２４の一方が、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）で第１の基板１２０上に設けられ
る構成について示したが、走査線駆動回路１２３の及び信号線駆動回路１２４の両方が第
１の基板１２０上に設けられる構成としてもよい。また画素部１２２のみを第１の基板１
２０上に設け、走査線駆動回路１２３または信号線駆動回路１２４を図１（Ｂ）に示す配
線基板３１に設けてもよい。
また、走査線駆動回路１２３及び信号線駆動回路１２４の一方または両方を、素子層１３
に設けてもよい。この場合、画素電極と接続する薄膜トランジスタと同様に形成された薄
膜トランジスタを用いて走査線駆動回路１２３及び信号線駆動回路１２４の一方または両
方を作製することができる。
図１（Ｂ）に示す第２の基板１５は、表示媒体２１の封止基板として機能する。第２の基
板１５側が視認面となるため、第２の基板１５は、透光性を有する基板が好ましい。透光
性を有する基板としては、ガラス基板、ポリエチレンテレフタレート、ポリイミド、アク
リル樹脂、ポリカーボネート、ポリプロピレン、ポリエステル、ポリ塩化ビニル等のプラ
スチックフィルムなどがある。
第２の基板１５上には、第２の電極１７が形成される。第２の電極１７は透光性を有する
導電膜で形成する。透光性を有する導電膜の代表例としては、インジウム錫酸化物、酸化
タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、
酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム
亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などがある。
第２の電極１７は、共通電極（対向電極）に相当し、第１の基板１１に形成される共通電
位線と電気的に接続されている。
表示媒体２１は、電気泳動方式、粒子移動方式、粒子回転方式、液晶表示方式、電解析出
方式、エレクトロクロミック方式、フィルム移動方式等で表示が可能な構造物である。本
実施の形態では、電気泳動方式、粒子移動方式、粒子回転方式について、詳細に説明する
が、液晶表示方式、電解析出方式、エレクトロクロミック方式、フィルム移動方式等を適
宜用いることができる。
電気泳動方式の代表例としては、マイクロカプセル型電気泳動、水平移動型電気泳動、垂
直移動型電気泳動等がある。粒子回転方式では、球状ツイストボール方式、磁気ツイスト
ボール方式、円柱ツイストボール方式等がある。粒子移動方式では、帯電トナー（帯電ト
ナーを用いた方式を帯電トナー型表示方式ともいう。）、電子粉流体、磁気泳動粒子（磁
気泳動粒子を用いた方式を磁気泳動方式ともいう。）等を用いた方式がある。図８に、表
示パネルの表示素子の構造を示す。なお、図８においては、図１（Ｂ）に示す接着材１９
を省略している。
図８（Ａ）は、電気泳動方式を用いた表示媒体２１及びその近傍の断面図を示す。第１の
電極４１（図２（Ｂ）の画素電極１０５に相当する。）及び第２の電極１７の間に、有機
樹脂などの充填材５１が充填されており、表示媒体２１としてマイクロカプセル５３を有
する。マイクロカプセル５３中において、負に帯電した黒色粒子５５と、正に帯電した白
色粒子５７とが、透明な分散媒５９中に分散されている。マイクロカプセル５３の大きさ
は、直径１０μｍ～２００μｍ程度である。マイクロカプセル５３は、透光性を有する有
機樹脂などで形成される。
第１の電極４１と第２の電極１７との間に設けられるマイクロカプセル５３は、第１の電
極４１及び第２の電極１７によって電圧が印加されると、第１の粒子である黒色粒子５５
と、第２の粒子である白色粒子５７とが互いに逆の方向に移動し、画素において白または
黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子である。
マイクロカプセル５３中に含まれる第１の粒子及び第２の粒子は、導電体材料、絶縁体材
料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロクロミック材料、磁気
泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
なお、第１の粒子及び第２の粒子の色は黒色と白色に限定されず、互いに異なる色（無色
を含む）であればよい。このため、第１の粒子と第２の粒子の一方または両方に、色素を
有する粒子を用いることで、カラー表示が可能である。
図８（Ｂ）は、粒子移動方式を用いた表示媒体２１及びその近傍の断面図を示す。第１の
電極４１（図２（Ｂ）の画素電極１０５に相当する。）と、第２の電極１７と、リブ６１
に囲まれた空間６３に、正に帯電した黒色粉粒体６５と、負に帯電した白色粉粒体６７と
、が充填される。なお、空間６３には、空気、窒素、希ガス等の気体が充填されている。
黒色粉粒体６５及び白色粉粒体６７の直径は０．１～２０μｍである。
第１の電極４１及び第２の電極１７によって電圧が印加されると、黒色粉粒体６５と、白
色粉粒体６７が互いに逆の方向に移動し、画素において白または黒を表示することができ
る。粉粒体として赤、黄、青のようなカラー粉体を用いることで、カラー表示が可能であ
る。
図８（Ｃ）は、粒子回転方式を用いた表示媒体２１及びその近傍の断面図を示す。粒子回
転方式は、第１の電極４１（図２（Ｂ）の画素電極１０５に相当する。）及び第２の電極
１７の間に、白と黒に塗り分けられた球形の粒子が配置される。第１の電極４１及び第２
の電極１７の間の電位差によって球形粒子の向きを制御することで、画像を表示する方式
をいう。ここでは、粒子回転式の代表例として、球状ツイストボールを用いた例を示す。
球状ツイストボールは、有機樹脂などの充填材７１が充填されている。球状ツイストボー
ルは、マイクロカプセル７３と、マイクロカプセル７３中に設けられた黒色領域７５およ
び白色領域７７を有するボールと、ボールとマイクロカプセル７３の間を充填する液体７
９とを有する。球状ツイストボールの直径は５０～１００μｍである。
電気泳動方式、粒子移動方式、粒子回転方式、液晶表示方式、電解析出方式、エレクトロ
クロミック方式、フィルム移動方式等で表示が可能な表示素子は、反射率が高いため補助
光源は不要であり、消費電力が小さい。また、電圧が印加されない状態では、電気泳動、
粒子移動、粒子回転が生じない。このため、一度表示した画像を保持することが可能であ
る。
本実施の形態では、表示媒体２１と素子層１３との間に接着材１９が設けられている（図
１（Ｂ）参照）。これは、表示媒体２１を有する第２の基板１５を素子層１３上に固着す
るために設けられている。なお、素子層１３上に直接表示媒体２１を形成する場合は、接
着材１９は必要ない。また、第２の基板１５が、表示媒体２１を保護すると共に、反射や
映り込みを低減する機能を有する場合は、第３の基板２７を設けなくともよい。
第３の基板２７は、防眩、反射防止、保護、紫外線吸収等の機能を有する。防眩性を高め
るため、外光を散乱させるため、表面が凹凸状である。また、第３の基板２７は、複数の
層からなることが好ましく、当該層の界面で反射光の干渉を利用することで、反射光を減
衰させることができる。また、第３の基板２７を高硬度の有機樹脂で形成することで、傷
つきを低減することができる。また、第３の基板２７を紫外線を吸収する材料で形成する
ことで、紫外線によるマイクロカプセル内の粒子の劣化を低減することができる。第３の
基板２７は、これらの機能を有する公知の材料を適宜用いることができる。ここでは、接
着材２５により第２の基板１５と第３の基板２７が接着されている。
シール材２３は、第１の基板１１と第３の基板２７とを封止する。シール材２３としては
、可視光硬化性樹脂、紫外線硬化性樹脂、または熱硬化性樹脂を用いることができる。代
表的には、可視光硬化性、紫外光硬化性、または熱硬化性のアクリル系樹脂、メタクリル
系樹脂、エポキシ樹脂等がある。
ここで、本実施の形態に示す表示パネルの表示方法について、図１０を用いて説明する。
はじめに、比較例として従来の電子書籍の表示方法について、図９を用いて説明する。
図９（Ａ）は、１行目からｎ行目の画素のタイミングチャートを示す。画像書き換え期間
１３１において、１行目からｎ行目の画素における一回の書込み期間１３３を斜線で示す
。また、画像書き換え期間１３１には、一回の書き込み期間１３３の間に非書込み期間１
３５がある。電子ペーパーにおいては、１行目からｎ行目の画素には複数回の書込が行わ
れる。
図９（Ｂ）は、ｉ行目のゲート線に入力されるゲート信号の電位を示す。書込み期間１３
３においては、ゲート信号の電位はＶＨｉｇｈであり、非書込み期間１３５においては、
ＶＬｏｗである。
図９（Ｃ）は、任意の列のソース線に入力されるビデオ信号の電位を示し、画像に合わせ
た任意の電位をとる。
図９（Ｄ）は、ｉ行目の画素における画素電極の電位を示す。書込み期間１３３において
、画素電極の電位はビデオ信号と同様の電位である。ここでは、各書込み期間１３３にお
ける画素電極の電位を同じ電位を示したが、書き込まれるビデオ信号により電位は任意の
値となる。また、画像書き換え期間１３１の最後の書込み期間１３７においては、画素電
極に共通電極と同じ電位Ｖｃｏｍを印加することで、表示媒体に印加される電圧を０Ｖと
し、表示媒体の電気泳動、粒子移動、粒子回転を停止させ、画像を保持する。
従来の薄膜トランジスタはリーク電流が高いため、非書込み期間１３５において画素電極
の電位が保持されず、電位が変動してしまう。このため、画素の書込みが開始されてから
、次の書込みが始まるまでの期間Ｔ１を短くする必要がある。この結果、画素を走査する
回数が増え、また、走査線駆動回路の駆動周波数（クロック周波数）が高くなるので、消
費電力が増加してしまう。
次に、図１０に本実施の形態に示す表示パネルの表示方法について示す。図１０（Ａ）は
、１行目からｎ行目の画素のタイミングチャートを示す。画像書き換え期間１４１におい
て、１行目からｎ行目の画素における一回の書込み期間１４３を斜線で示す。画像書き換
え期間１４１には、一回の書き込み期間１４３の間に非書込み期間１４５がある。
図１０（Ｂ）は、ｉ行目のゲート線に入力されるゲート信号の電位を示し、図１０（Ｃ）
は、任意の列のソース線に入力されるビデオ信号の電位を示し、図１０（Ｄ）は、ｉ行目
の画素における画素電極の電位を示す。また、画像書き換え期間１４１の最後の書込み期
間１４７においては、画素電極に共通電極と同じ電位Ｖｃｏｍを印加する。
本実施の形態に示す表示パネルは、画素電極に接続される薄膜トランジスタに、水素濃度
が低減され高純度化された酸化物半導体を有する。当該薄膜トランジスタは、チャネル幅
Ｗが数十μｍ～数百μｍの薄膜トランジスタであり、オフ電流を１×１０－１６Ａ以下と
、きわめて低くすることができる。このため、図１０（Ｄ）に示すように、非書込み期間
１４５における画素電極の電位の変動が小さい。一方、低温ポリシリコンを具備する薄膜
トランジスタでは、オフ電流が１×１０－１２Ａ相当であると見積もって設計等行うこと
となっている。そのため、酸化物半導体を有する薄膜トランジスタは、低温ポリシリコン
を具備する薄膜トランジスタに比べて、保持容量が同等（０．１ｐＦ程度）である際、電
圧の保持期間を１００００倍程度に引き延ばすことができる。即ち、画素の書込みが開始
されてから、次の書込みが始まるまでの期間（Ｔ２）を長くすることができる。これによ
り、画素の走査回数が減り、また、走査線駆動回路の駆動周波数を低くすることができる
ので、消費電力を小さくすることができる。
また、本実施の形態に示す水素濃度が低減され高純度化された酸化物半導体を有する薄膜
トランジスタは、オフ電流を低減することができるため、各画素に形成される容量素子の
平面面積を低減することができる。電気泳動方式、粒子移動方式、粒子回転方式、液晶表
示方式、電解析出方式、エレクトロクロミック方式、フィルム移動方式等の、一度表示し
た画像を保持することが可能である表示パネルにおいては、駆動電圧が高い（数十Ｖ程度
）。従来の薄膜トランジスタを用いると、リーク電流が高くなってしまい、画素電極に印
加される電位が変動しやすい。このため、保持容量を高くする、即ち容量素子の平面面積
を大きくする必要があり、画素に占める容量素子の平面面積が大きく、画素面積の縮小化
が困難である。しかしながら、薄膜トランジスタのオフ電流が少ないと、画素電極に印加
される電圧の変動が少ないため、容量素子の平面面積を縮小することが可能である。この
結果、本実施の形態に示すように、水素濃度が低減され高純度化された酸化物半導体を有
する薄膜トランジスタを用いることで、容量素子および画素面積の縮小化が可能であり、
表示パネルの解像度を高めることができる。
また、薄膜トランジスタのオフ電流が低いと、画素電極に印加される電位の変動が少ない
。このため、画素電極及び共通電極の電圧が一定に保持される。即ち、画素電極及び共通
電極の間に設けられる表示媒体に印加される電圧を一定に保持することが可能である。こ
のため、帯電粒子の移動を低減することが可能であり、各画素の階調の維持が可能である
。即ち、表示パネルの画像の保持特性を高めることができる。
図１（Ｂ）に示す配線基板３１には半導体装置３５が設けられる。半導体装置３５として
は、表示パネルの表示内容を制御するコントローラ、代表的には、ＣＰＵ、記憶部、電源
供給回路等がある。
素子層１３および配線基板３１はＦＰＣ３３で接続されている。半導体装置３５の信号が
ＦＰＣ３３を介して、素子層１３に伝達し、表示パネル１０において画像を表示する。
電力供給装置３７は配線基板３１を介して半導体装置３５に接続されており、電力供給装
置３７の電力により、コントローラを駆動し、表示パネル１０で画像を表示する。
電力供給装置３７としては、一次電池あるいは、蓄電機能を有する二次電池またはキャパ
シタ等を用いることができる。一次電池の代表例としては、マンガン電池、アルカリマン
ガン電池、ニッケル電池、リチウム電池等がある。二次電池の代表例としては、リチウム
イオン電池、ニッケル水素蓄電池、リチウムイオンポリマー電池等がある。キャパシタの
代表例としては、二重層キャパシタ、リチウムイオンキャパシタ等がある。
ここで、電力供給装置３７の構造について、図１１を用いて説明する。また、本実施の形
態では、電力供給装置３７として蓄電機能を有する二次電池およびキャパシタを用いる場
合について説明する。
図１１（Ａ）は、電力供給装置３７の平面図であり、図１１（Ａ）の一点鎖線Ａ－Ｂの断
面図を図１１（Ｂ）に示す。
図１１（Ａ）に示す電力供給装置３７は、外装部材１５３の内部に蓄電セル１５５を有す
る。また、蓄電セル１５５に接続する端子部１５７、１５９を有する。外装部材１５３は
、ラミネートフィルム、高分子フィルム、または金属フィルム、金属ケース、プラスチッ
クケース等を用いることができる。
図１１（Ｂ）に示すように、蓄電セル１５５は、負極１６３と、正極１６５と、負極及び
正極の間に設けられるセパレータ１６７と、外装部材１５３及びセパレータ１６７中に満
たされる電解質１６９とで構成される。負極１６３は、負極集電体１７１及び負極活物質
１７３で構成される。また、正極１６５は、正極集電体１７５及び正極活物質１７７で構
成される。負極活物質１７３は、負極集電体１７１の一方の面または対向する二つの面に
形成される。正極活物質１７７は、正極集電体１７５の一方の面または対向する二つの面
に形成される。
また、負極集電体１７１は、端子部１５９と接続する。また、正極集電体１７５は、端子
部１５７と接続する。また、端子部１５７、１５９は、それぞれ一部が外装部材１５３の
外側に導出されている。
なお、本実施の形態では、電力供給装置３７（図１（Ｂ）参照）として、パウチされた薄
型蓄電装置を示したが、円筒型、角型、ボタン型等様々な形状の蓄電装置を用いることが
できる。また、本実施の形態では、正極、負極、及びセパレータが積層された構造を示し
たが、正極、負極、及びセパレータが捲回された構造であってもよい。
蓄電セル１５５の一形態である二次電池において、ＬｉＣｏＯ２等のリチウム含有金属酸
化物を用いたリチウムイオン電池は、容量が高く、安全性が高い。ここでは、二次電池の
代表例であるリチウムイオン電池の構造について、図１１（Ｂ）を用いて説明する。
負極集電体１７１は、ステンレス、銅、ニッケル等を用いる。負極集電体１７１は、箔状
、板状、網状等の形状を適宜用いることができる。
負極活物質１７３は、リチウムイオンを可逆的に吸蔵できる材料、導電性材料、およびバ
インダーで構成される。リチウムイオンを可逆的に吸蔵できる材料の代表例としては、黒
鉛、難黒鉛化炭素、ポリアセン系半導体（ＰＡＳ）等があり、リンが吸蔵されていること
が好ましい。また、ＰＡＳは高容量が得られるため好ましい。また、バインダーの代表例
としては、ポリ四フッ化エチレン、ポリフッ化ビニリデン等のフッ素樹脂、ポリプロピレ
ン、ポリエチレン等の熱可塑性樹脂等がある。また、導電性材料の代表例としては、アセ
チレンブラック、グラファイト、金属粉末等がある。
正極集電体１７５は、アルミニウム、ステンレス等を用いる。正極集電体１７５は、箔状
、板状、網状等の形状を適宜用いることができる。
正極活物質１７７としては、ＬｉＦｅＯ２、ＬｉＣｏＯ２、ＬｉＮｉＯ２、ＬｉＭｎ２Ｏ
４、ＬｉＦｅＰＯ４、ＬｉＣｏＰＯ４、ＬｉＮｉＰＯ４、ＬｉＭｎ２ＰＯ４、Ｖ２Ｏ５、
Ｃｒ２Ｏ５、ＭｎＯ２、その他の材料がある。
電解質１６９の溶質は、リチウムイオンを移送可能で、且つリチウムイオンが安定に存在
する材料を用いる。電解質の溶質の代表例としては、ＬｉＣｌＯ４、ＬｉＡｓＦ６、Ｌｉ
ＢＦ４、ＬｉＰＦ６、Ｌｉ（Ｃ２Ｆ５ＳＯ２）２Ｎ等のリチウム塩がある。
また、電解質１６９の溶媒としては、リチウムイオンの移送が可能な材料を用いる。電解
質１６９の溶媒としては、非プロトン性有機溶媒が好ましい。非プロトン性有機溶媒の代
表例としては、エチレンカーボネート、プロピレンカーボネート、ジメチルカーボネート
、ジエチルカーボネート、γーブチロラクトン、アセトニトリル、ジメトキシエタン、テ
トラヒドロフラン等があり、これらの一つまたは複数を用いることができる。また、電解
質１６９の溶媒としてゲル化される高分子材料を用いることで、漏液性を含めた安全性が
高まる。また、蓄電装置１５１の薄型化及び軽量化が可能である。ゲル化される高分子材
料の代表例としては、シリコンゲル、アクリルゲル、アクリロニトリルゲル、ポリエチレ
ンオキサイド、ポリプロピレンオキサイド、フッ素系ポリマー等がある。また、電解質１
６９として、Ｌｉ３ＰＯ４等の固体電解質を用いることができる。
セパレータ１６７は、絶縁性の多孔体を用いる。セパレータ１６７の代表例としては、紙
、不織布、ガラス繊維、合成樹脂材料またはセラミック材料がある。ただし、上記電解液
に溶解しない材料を選ぶ必要がある。
リチウムイオン電池は、いわゆるメモリー効果が小さく、エネルギー密度が高く、容量が
大きい。また、動作電圧が高い。これらのため、小型化及び軽量化が可能である。また、
充放電の繰り返しによる劣化が少なく、長期間の使用が可能であり、コスト削減が可能で
ある。
次に、蓄電セル１５５の他の一形態であるキャパシタにおいて、リチウムイオンキャパシ
タは、エネルギー密度が高く、充放電特性が高い。ここで、キャパシタの代表例であるリ
チウムイオンキャパシタの構造について、図１１（Ｂ）を用いて説明する。
負極集電体１７１、負極活物質１７３、および正極集電体１７５は、上記リチウムイオン
二次電池で説明した同様のものを用いることができる。
正極活物質１７７は、リチウムイオン及び／またはアニオンを可逆的に吸蔵できる材料が
好ましい。正極活物質１７７の代表例としては、活性炭、導電性高分子、ポリアセン系半
導体（ＰＡＳ）がある。
電解質１６９の溶質、電解質１６９の溶媒、およびセパレータ１６７は、上記リチウムイ
オン二次電池で説明した同様のものを用いることができる。
リチウムイオンキャパシタは、充放電の効率が高く、急速充放電が可能であり、繰り返し
利用による寿命も長い。表示パネルは、書き込み電圧が高く、また書込み後は電力を必要
としないため、急速放電が可能なリチウムイオンキャパシタを用いることが好ましい。
以上より、本実施の形態に示す電子書籍は、水素濃度が低く高純度化された酸化物半導体
を用いた薄膜トランジスタで、電子書籍の表示パネルの表示を制御するため、画素の走査
回数が減り、また、走査線駆動回路の駆動周波数を低くすることができるので、電子書籍
の消費電力を小さくすることができると共に、画像の保持特性を高めることができる。ま
た、水素濃度が低く高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流が
１×１０－１３Ａ以下に低減されているため、画素に印加した信号電圧を保持する容量を
縮小することが可能であり、容量素子および画素の面積を縮小することが可能である。こ
のため、電子書籍の解像度を高めることができる。
（実施の形態２）
本実施の形態は、実施の形態１で開示する表示パネルに適用できる薄膜トランジスタの一
形態を示す。本実施の形態で示す薄膜トランジスタ４１０は、実施の形態１の薄膜トラン
ジスタ１０６（図２参照。）として用いることができる。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図１２及
び図１３を用いて説明する。
図１２（Ａ）、（Ｂ）に薄膜トランジスタの平面及び断面構造の一形態を示す。図１２（
Ａ）、（Ｂ）に示す薄膜トランジスタ４１０は、トップゲート構造の薄膜トランジスタの
一つである。
図１２（Ａ）はトップゲート構造の薄膜トランジスタ４１０の平面図であり、図１２（Ｂ
）は図１２（Ａ）の一点鎖線Ａ－Ｂにおける断面図である。
図１２（Ａ）及び（Ｂ）において、薄膜トランジスタ４１０は、第１の基板４００上に、
絶縁膜４０７、酸化物半導体膜４１２、ソース電極またはドレイン電極の一方４１５ａ、
及びソース電極またはドレイン電極の他方４１５ｂ、ゲート絶縁膜４０２、ゲート電極４
１１を含み、ソース電極またはドレイン電極の一方４１５ａ、ソース電極またはドレイン
電極の他方４１５ｂにそれぞれ配線４１４ａ、配線４１４ｂが接して設けられ電気的に接
続している。
また、薄膜トランジスタ４１０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも作製することができる。
以下、図１３（Ａ）乃至図１３（Ｅ）を用い、第１の基板４００上に薄膜トランジスタ４
１０を作製する工程を説明する。
まず、第１の基板４００上に下地膜となる絶縁膜４０７を形成する。酸化物半導体膜と接
する絶縁膜４０７は、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、また
は酸化窒化アルミニウム膜などの酸化物絶縁膜を用いると好ましい。絶縁膜４０７の形成
方法としては、プラズマＣＶＤ法またはスパッタリング法等を用いることができるが、絶
縁膜４０７中に水素が多量に含まれないようにするためには、スパッタリング法で絶縁膜
４０７を形成することが好ましい。
本実施の形態では、絶縁膜４０７として、スパッタリング法により酸化シリコン膜を形成
する。第１の基板４００を処理室へ搬送し、水素及び水分が除去された高純度酸素を含む
スパッタガスを導入しシリコンターゲットを用いて、第１の基板４００に絶縁膜４０７と
して、酸化シリコン膜を成膜する。また第１の基板４００は室温でもよいし、加熱されて
いてもよい。
例えば、石英（好ましくは合成石英）を用い、基板温度１０８℃、基板とターゲットの間
との距離（Ｔ－Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及
びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲ
Ｆスパッタリング法により酸化シリコン膜を成膜する。膜厚は１００ｎｍとする。なお、
石英（好ましくは合成石英）に代えてシリコンターゲットを酸化シリコン膜を成膜するた
めのターゲットとして用いることができる。なお、スパッタガスとして酸素または、酸素
及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ絶縁膜４０７を成膜することが好ま
しい。絶縁膜４０７に水素、水酸基または水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、一例として水素原子や、水（Ｈ
２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気さ
れる。このため当該処理室で成膜した絶縁膜４０７に含まれる不純物の濃度を低減できる
。
絶縁膜４０７を、成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法、直流
電源を用いるＤＣスパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパ
ッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、Ｄ
Ｃスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
また、絶縁膜４０７は積層構造でもよく、例えば、第１の基板４００側から窒化シリコン
膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などの窒
化物絶縁膜と、上記酸化物絶縁膜との積層構造としてもよい。
例えば、酸化シリコン膜と基板との間に水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコンターゲットを用いて窒化シリコン膜を成膜する。この場合にお
いても、酸化シリコン膜の場合と同様に、処理室内の残留水分を除去しつつ窒化シリコン
膜を成膜することが好ましい。
窒化シリコン膜を形成する場合も、成膜時に基板を加熱してもよい。
絶縁膜４０７として窒化シリコン膜と酸化シリコン膜とを積層する場合、窒化シリコン膜
と酸化シリコン膜を同じ処理室において、共通のシリコンターゲットを用いて成膜するこ
とができる。先に窒素を含むスパッタリングガスを導入して、処理室内に装着されたシリ
コンターゲットを用いて窒化シリコン膜を形成し、次に酸素を含むスパッタリングガスに
切り替えて同じシリコンターゲットを用いて酸化シリコン膜を成膜する。窒化シリコン膜
と酸化シリコン膜とを大気に曝露せずに連続して形成することができるため、窒化シリコ
ン膜表面に水素や水分などの不純物が吸着することを防止することができる。
次に、絶縁膜４０７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜４０７が形成された第１
の基板４００を予備加熱し、第１の基板４００に吸着した水素、水分などの不純物を脱離
し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ま
しい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、後に形
成するゲート絶縁膜４０２の成膜前の第１の基板４００に行ってもよいし、後に形成する
ソース電極またはドレイン電極の一方４１５ａ及びソース電極またはドレイン電極の他方
４１５ｂまで形成した第１の基板４００にも同様に行ってもよい。
なお、酸化物半導体膜をスパッタリング法により形成する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、ゲート絶縁膜４０２の表面に付着しているゴミ
を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴ
ン雰囲気下で基板側に高周波電源を用いて電圧を印加して基板近傍にプラズマを形成して
表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを
用いてもよい。
酸化物半導体膜はスパッタリング法により形成する。酸化物半導体膜は、Ｉｎ－Ｇａ－Ｚ
ｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系
、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－
Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物半導体膜を用い
る。本実施の形態では、酸化物半導体膜をＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲッ
トを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（代表的
にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素
の混合雰囲気下においてスパッタリング法により形成することができる。また、スパッタ
リング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて
成膜を行いてもよい。
酸化物半導体膜を形成する際に用いるスパッタガスは水素、水、水酸基または水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
酸化物半導体膜をスパッタリング法で形成するためのターゲットとして、酸化亜鉛を主成
分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲット
の他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（組成比として
、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、Ｉｎ：Ｇａ：Ｚｎ＝１
：１：０．５［ｍｏｌ数比］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含
む酸化物半導体ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ｍｏｌ数比］、また
はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットを用いるこ
ともできる。酸化物半導体ターゲットの充填率は９０％以上１００％以下、好ましくは９
５％以上９９．９％以下である。充填率の高い酸化物半導体ターゲットを用いることによ
り、成膜した酸化物半導体膜は緻密な膜となる。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、金属酸化物をター
ゲットとして第１の基板４００上に酸化物半導体膜を形成する。処理室内の残留水分を除
去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポ
ンプを用いて排気した処理室は、一例として水素原子、水（Ｈ２Ｏ）など水素原子を含む
化合物（より好ましくは炭素原子を含む化合物も）等が排気される。このため当該処理室
で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜
成膜時に基板を加熱してもよい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を１１０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０
ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
次に、酸化物半導体膜を第１のフォトリソグラフィ工程により形成したレジストマスクを
用いてエッチングして島状の酸化物半導体膜４１２を形成する（図１３（Ａ）参照。）。
また、島状の酸化物半導体膜４１２を形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（Ｓ
Ｆ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水＝５：２）などを用い
ることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の形状の酸化物半導体膜４１２を形成するために、材料に合わせてエッチング条件（
エッチング液、エッチング時間、温度等）を適宜調節する。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体膜４１２に加工する。
本実施の形態では、酸化物半導体膜４１２に、第１の加熱処理を行う。第１の加熱処理の
温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒
素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れさせることなく、
酸化物半導体膜への水や水素の混入を防ぐことで、酸化物半導体膜を得る。この第１の加
熱処理によって酸化物半導体膜４１２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンラ
ンプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナト
リウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処
理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置で
ある。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理
物と殆ど反応しない不活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能と
なる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体膜の材料によっては、酸化物半導体膜
が結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体膜の材料によっては、結晶成分を含まない非晶質の酸化物半
導体膜となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上
２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体膜となる場
合もある。
また、酸化物半導体膜の第１の加熱処理は、島状の酸化物半導体膜を形成する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
なお、酸化物半導体膜に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導
体膜成膜後、酸化物半導体膜上にソース電極及びドレイン電極を積層させた後、ソース電
極及びドレイン電極上にゲート絶縁膜を形成した後、のいずれで行ってもよい。
次に、絶縁膜４０７及び酸化物半導体膜４１２上に、導電膜を形成する。導電膜をスパッ
タリング法や真空蒸着法で形成すればよい。導電膜の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、または上述し
た元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、
マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数
から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積
層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム
膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を
積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チ
タン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（
Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、または複数
組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
次に、第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的
にエッチングを行ってソース電極またはドレイン電極の一方４１５ａ、ソース電極または
ドレイン電極の他方４１５ｂを形成した後、レジストマスクを除去する（図１３（Ｂ）参
照。）。なお、形成されたソース電極、ドレイン電極の端部がテーパであると、上に積層
するゲート絶縁膜の被覆性が向上するため好ましい。
本実施の形態ではソース電極またはドレイン電極の一方４１５ａ、ソース電極またはドレ
イン電極の他方４１５ｂとしてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成
する。
なお、導電膜のエッチングの際に、酸化物半導体膜４１２が除去されて、その下の絶縁膜
４０７が露出しないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体膜４１２にはＩｎ－Ｇａ
－Ｚｎ－Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、
水、過酸化水素水の混合液）を用いる。
なお、第２のフォトリソグラフィ工程の後のエッチング工程では、酸化物半導体膜４１２
は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体膜となることもある。
また、ソース電極またはドレイン電極の一方４１５ａ、ソース電極またはドレイン電極の
他方４１５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レ
ジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コス
トを低減できる。
第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体膜４１２上で隣り合うソース電極の下端
部とドレイン電極の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネ
ル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ
～数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）
を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外
線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジ
スタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動
作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることが
できる。
次に、絶縁膜４０７、酸化物半導体膜４１２、ソース電極またはドレイン電極の一方４１
５ａ、ソース電極またはドレイン電極の他方４１５ｂ上にゲート絶縁膜４０２を形成する
（図１３（Ｃ）参照。）。
不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化さ
れた酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁膜
４０２との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁
膜４０２は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲー
ト絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすること
ができるからである。
もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング
法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理
によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であっても
良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化
物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成
された未結合手がしきい値電圧（Ｖｔｈ）のシフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲー
ト絶縁膜との界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トランジ
スタを得ることを可能としている。
ゲート絶縁膜４０２は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸
化シリコン膜、または酸化アルミニウム膜を単層でまたは積層して形成することができる
。なお、スパッタリング法でゲート絶縁膜４０２を成膜することでゲート絶縁膜４０２中
の水素濃度を低減することができる。スパッタリング法により酸化シリコン膜を成膜する
場合には、ターゲットとしてシリコンターゲットまたは石英ターゲットを用い、スパッタ
ガスとして酸素または、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁膜４０２は、ソース電極またはドレイン電極の一方４１５ａ、ソース電極また
はドレイン電極の他方４１５ｂ側から酸化シリコン膜と窒化シリコン膜を積層した構造と
することもできる。例えば、第１のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の
酸化シリコン膜（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁膜上に第２のゲート
絶縁膜としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン膜
（ＳｉＮｙ（ｙ＞０））を積層して、合計膜厚が５５ｎｍ以上５００ｎｍ以下のゲート絶
縁膜としてもよい。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及
びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲ
Ｆスパッタリング法により膜厚１００ｎｍの酸化シリコン膜を形成する。
次に、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチン
グを行ってゲート絶縁膜４０２の一部を除去して、ソース電極またはドレイン電極の一方
４１５ａ、ソース電極またはドレイン電極の他方４１５ｂに達する開口４２１ａ、４２１
ｂを形成する（図１３（Ｄ）参照。）。
次に、ゲート絶縁膜４０２、及び開口４２１ａ、４２１ｂ上に導電膜を形成した後、第４
のフォトリソグラフィ工程によりゲート電極４１１、配線４１４ａ、４１４ｂを形成する
。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインク
ジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極４１１、配線４１４ａ、４１４ｂは、モリブデン、チタン、クロム、タ
ンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料または
これらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。
例えば、ゲート電極４１１、配線４１４ａ、４１４ｂの２層の積層構造としては、アルミ
ニウム膜上にモリブデン膜が積層された２層の積層構造、または銅膜上にモリブデン膜を
積層した２層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した２層
構造、窒化チタン膜とモリブデン膜とを積層した２層構造とすることが好ましい。３層の
積層構造としては、タングステン膜または窒化タングステン膜と、アルミニウムとシリコ
ンの合金またはアルミニウムとチタンの合金と、窒化チタン膜またはチタン膜とを積層し
た積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極を形成す
ることもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げ
ることができる。
本実施の形態ではゲート電極４１１、配線４１４ａ、４１４ｂとしてスパッタリング法に
より膜厚１５０ｎｍのチタン膜を形成する。
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、
窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、薄
膜トランジスタ４１０上に保護絶縁膜や平坦化絶縁膜を形成してから行ってもよい。
さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行
ってもよい。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体膜４１
２を有する薄膜トランジスタ４１０を作製することができる（図１３（Ｅ）参照。）。
次に、図示しないが薄膜トランジスタ４１０上に図２に示すような酸化物絶縁膜１１４や
、平坦化のための平坦化絶縁膜１１５を設ける。例えば、平坦化絶縁膜としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化
絶縁膜１１５を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）を用いてもよい。また、有機基はフルオロ基を有していてもよい。
平坦化絶縁膜の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯ
Ｇ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷等）などの方法や、ドクターナイフ、ロールコーター、カーテ
ンコーター、ナイフコーター等の器具を用いることができる。次に、保護絶縁膜や平坦化
絶縁膜にソース電極またはドレイン電極として機能する配線４１４ｂに達する開口を形成
し、その開口に、ソース電極またはドレイン電極として機能する配線４１４ｂと電気的に
接続する画素電極を形成する（図示せず。）。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減し、高純度化することができる
。それにより酸化物半導体膜の安定化を図ることができる。
本実施の形態に示すような、水素濃度が低く高純度化された酸化物半導体を用いた薄膜ト
ランジスタで、電子書籍の表示パネルの表示を制御することで、画素の走査回数が減り、
また、走査線駆動回路の駆動周波数を低くすることができるので、電子書籍の消費電力を
小さくすることができると共に、画像の保持特性を高めることができる。また、水素濃度
が低く高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流が１×１０－１
３Ａ以下に低減されているため、画素に印加した信号電圧を保持する容量を縮小すること
が可能であり、容量素子および画素の面積を縮小することが可能である。このため、電子
書籍の解像度を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態は、実施の形態１で開示する表示パネルに適用できる薄膜トランジスタの他
の形態を示す。なお、実施の形態２と同一部分または同様な機能を有する部分、及び工程
は、実施の形態２と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の
詳細な説明も省略する。本実施の形態で示す薄膜トランジスタ４６０は、実施の形態１の
薄膜トランジスタ１０６（図２参照。）として用いることができる。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図１４及
び図１５を用いて説明する。
図１４（Ａ）、（Ｂ）に薄膜トランジスタの平面及び断面構造の一形態を示す。図１４（
Ａ）、（Ｂ）に示す薄膜トランジスタ４６０は、トップゲート構造の薄膜トランジスタの
一つである。
図１４（Ａ）はトップゲート構造の薄膜トランジスタ４６０の平面図であり、図１４（Ｂ
）は図１４（Ａ）の一点鎖線Ａ－Ｂにおける断面図である。
図１４（Ａ）および図１４（Ｂ）において、薄膜トランジスタ４６０は、第１の基板４５
０上に、絶縁膜４５７、ソース電極またはドレイン電極４６５ａ１、４６５ａ２、酸化物
半導体膜４６２、ソース電極またはドレイン電極４６５ｂ、配線４６８、ゲート絶縁膜４
５２、ゲート電極４６１（４６１ａ、４６１ｂ）を含み、ソース電極またはドレイン電極
４６５ａ１、４６５ａ２は配線４６８を介して配線４６４と電気的に接続している。また
、図示していないが、ソース電極またはドレイン電極４６５ｂもゲート絶縁膜４５２に設
けられた開口において配線と電気的に接続される。
以下、図１５（Ａ）乃至図１５（Ｅ）を用い、第１の基板４５０上に薄膜トランジスタ４
６０を作製する工程を説明する。
まず、第１の基板４５０上に下地膜となる絶縁膜４５７を形成する。
本実施の形態では、絶縁膜４５７は、実施の形態２に示す絶縁膜４０７と同様に形成する
ことができる。
次に、絶縁膜４５７上に、導電膜を形成し、第１のフォトリソグラフィ工程により導電膜
上にレジストマスクを形成し、選択的にエッチングを行ってソース電極またはドレイン電
極４６５ａ１、４６５ａ２を形成した後、レジストマスクを除去する（図１５（Ａ）参照
。）。ソース電極またはドレイン電極４６５ａ１、４６５ａ２は断面図では分断されて示
されているが、連続した膜である。なお、形成されたソース電極、ドレイン電極の端部が
テーパであると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。
ソース電極またはドレイン電極４６５ａ１、４６５ａ２は、実施の形態２に示すソース電
極またはドレイン電極４１５ａ、４１５ｂと同様に形成することができる。
次に、ゲート絶縁膜４５２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成
し、第２のフォトリソグラフィ工程により形成したレジストマスクを用いてエッチングし
て、島状の酸化物半導体膜４６２を形成する（図１５（Ｂ）参照。）。酸化物半導体膜４
６２となる酸化物半導体膜は、実施の形態２に示す酸化物半導体膜４１２となる酸化物半
導体膜と同様にして形成することができる。
本実施の形態では、実施の形態２と同様に、酸化物半導体膜４６２に、第１の加熱処理を
行う。第１の加熱処理の条件、または酸化物半導体膜の材料によっては、酸化物半導体膜
が結晶化し、微結晶膜または多結晶膜となる場合もある。
また、酸化物半導体膜の第１の加熱処理は、島状の酸化物半導体膜に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
酸化物半導体膜に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体膜成
膜後、酸化物半導体膜上にさらにソース電極及びドレイン電極を積層させた後、ソース電
極及びドレイン電極上にゲート絶縁膜を形成した後、のいずれで行ってもよい。
次に、絶縁膜４５７及び酸化物半導体膜４６２上に、導電膜を形成し、第３のフォトリソ
グラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソ
ース電極またはドレイン電極４６５ｂ、配線４６８を形成した後、レジストマスクを除去
する（図１５（Ｃ）参照。）。ソース電極またはドレイン電極４６５ｂ、配線４６８はソ
ース電極またはドレイン電極４６５ａ１、４６５ａ２と同様な材料及び工程で形成すれば
よい。
本実施の形態では、ソース電極またはドレイン電極４６５ｂ、配線４６８としてスパッタ
リング法により膜厚１５０ｎｍのチタン膜を形成する。本実施の形態では、ソース電極ま
たはドレイン電極４６５ａ１、４６５ａ２とソース電極またはドレイン電極４６５ｂに同
じチタン膜を用いる例のため、ソース電極またはドレイン電極４６５ａ１、４６５ａ２と
ソース電極またはドレイン電極４６５ｂとはエッチングにおいて選択比がとれない。よっ
て、ソース電極またはドレイン電極４６５ａ１、４６５ａ２が、ソース電極またはドレイ
ン電極４６５ｂのエッチング時にエッチングされないように、酸化物半導体膜４６２に覆
われないソース電極またはドレイン電極４６５ａ２上に配線４６８を設けている。ソース
電極またはドレイン電極４６５ａ１、４６５ａ２とソース電極またはドレイン電極４６５
ｂとにエッチング工程において高い選択比を有する異なる材料を用いる場合には、エッチ
ング時にソース電極またはドレイン電極４６５ａ２を保護する配線４６８は必ずしも設け
なくてもよい。
なお、導電膜のエッチングの際に、酸化物半導体膜４６２は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体膜４６２にはＩｎ－Ｇａ
－Ｚｎ－Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、
水、過酸化水素水の混合液）を用いる。
なお、第２のフォトリソグラフィ工程の後のエッチングでは、酸化物半導体膜４６２は一
部のみがエッチングされ、溝部（凹部）を有する酸化物半導体膜となることもある。また
、ソース電極またはドレイン電極４６５ｂ、配線４６８を形成するためのレジストマスク
をインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成すると
フォトマスクを使用しないため、製造コストを低減できる。
次に、絶縁膜４５７、酸化物半導体膜４６２、ソース電極またはドレイン電極４６５ａ１
、４６５ａ２、ソース電極またはドレイン電極４６５ｂ上にゲート絶縁膜４５２を形成す
る。
ゲート絶縁膜４５２は、実施の形態２に示すゲート絶縁膜４０２と同様に形成することが
できる。
次に、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチン
グを行ってゲート絶縁膜４５２の一部を除去して、配線４６８に達する開口４２３を形成
する（図１５（Ｄ）参照。）。図示しないが開口４２３の形成時にソース電極またはドレ
イン電極４６５ｂに達する開口を形成してもよい。本実施の形態では、ソース電極または
ドレイン電極４６５ｂへの開口はさらに層間絶縁膜を積層した後に形成し、ソース電極ま
たはドレイン電極４６５ｂに電気的に接続する配線を開口に形成する構成とする。
次に、ゲート絶縁膜４５２、及び開口４２３上に導電膜を形成した後、第５のフォトリソ
グラフィ工程により形成したレジストマスクを用いてエッチングを行い、ゲート電極４６
１（４６１ａ、４６１ｂ）、配線４６４を形成する。なお、レジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
また、ゲート電極４６１（４６１ａ、４６１ｂ）、配線４６４は、実施の形態２に示すゲ
ート電極４１１、配線４１４ａ、４１４ｂと同様に形成することができる。
次に、実施の形態２と同様に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加
熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行
う。
さらに、実施の形態２と同様に、大気中、１００℃以上２００℃以下、１時間以上３０時
間以下での加熱処理を行ってもよい。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体膜４６
２を有する薄膜トランジスタ４６０を形成することができる（図１５（Ｅ）参照。）。
次に、図示しないが薄膜トランジスタ４６０上に図２に示すような酸化物絶縁膜１１４や
、平坦化のための平坦化絶縁膜１１５を設ける。次に、保護絶縁膜や平坦化絶縁膜にソー
ス電極またはドレイン電極４６５ｂに達する開口を形成し、その開口に、ソース電極また
はドレイン電極４６５ｂと電気的に接続する画素電極を形成する（図示せず。）。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減し、高純度化することができる
。それにより酸化物半導体膜の安定化を図ることができる。
本実施の形態に示すような、水素濃度が低く高純度化された酸化物半導体を用いた薄膜ト
ランジスタで、電子書籍の表示パネルの表示を制御することで、画素の走査回数が減り、
また、走査線駆動回路の駆動周波数を低くすることができるので、電子書籍の消費電力を
小さくすることができると共に、画像の保持特性を高めることができる。また、水素濃度
が低く高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流が１×１０－１
３Ａ以下に低減されているため、画素に印加した信号電圧を保持する容量を縮小すること
が可能であり、容量素子および画素の面積を縮小することが可能である。このため、電子
書籍の解像度を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態は、実施の形態１で開示する表示パネルに適用できる薄膜トランジスタの他
の形態を示す。なお、実施の形態２と同一部分または同様な機能を有する部分、及び工程
は、実施の形態２と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の
詳細な説明も省略する。本実施の形態で示す薄膜トランジスタ４２５、４２６は、実施の
形態１の薄膜トランジスタ１０６（図２参照。）として用いることができる。
本実施の形態の薄膜トランジスタを、図１６を用いて説明する。
図１６（Ａ）、（Ｂ）に薄膜トランジスタの断面構造の一形態を示す。図１６（Ａ）、（
Ｂ）に示す薄膜トランジスタ４２５、４２６は、酸化物半導体膜を導電膜とゲート電極と
で挟んだ構造の薄膜トランジスタの一つである。
また、図１６（Ａ）、（Ｂ）において、第１の基板４５０は、実施の形態２に示す基板４
００を用いることができる。また、第１の基板４５０としてシリコンウェハを用いてもよ
い。第１の基板４５０上に設けられた絶縁膜４２２上に薄膜トランジスタ４２５、４２６
がそれぞれ設けられている。
図１６（Ａ）において、第１の基板４５０に設けられた絶縁膜４２２と絶縁膜４０７との
間に少なくとも酸化物半導体膜４１２全体と重なるように導電膜４２７が設けられている
。
なお、図１６（Ｂ）は、絶縁膜４２２と絶縁膜４０７との間の導電膜が、導電膜４２４の
ようにエッチングされ、酸化物半導体膜４１２の少なくともチャネル形成領域を含む一部
と重なる。
導電膜４２７、４２４は、後工程で行われる加熱処理温度に耐えられる金属材料であれば
よく、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、または上
述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元
素を成分とする窒化物などを用いることができる。また、単層構造でも積層構造でもよく
、例えばタングステン膜単層、または窒化タングステン膜とタングステン膜との積層構造
などを用いることができる。
また、導電膜４２７、４２４は、電位が薄膜トランジスタ４２５、４２６のゲート電極４
１１と同じでもよいし、異なっていてもよく、第２のゲート電極として機能させることも
できる。また、導電膜４２７、４２４の電位がＧＮＤまたは０Ｖという固定電位であって
もよい。
導電膜４２７、４２４によって、薄膜トランジスタ４２５、４２６の電気特性を制御する
ことができる。
本実施の形態に示すような、水素濃度が低く高純度化された酸化物半導体を用いた薄膜ト
ランジスタで、電子書籍の表示パネルの表示を制御することで、画素の走査回数が減り、
また、走査線駆動回路の駆動周波数を低くすることができるので、電子書籍の消費電力を
小さくすることができると共に、画像の保持特性を高めることができる。また、水素濃度
が低く高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流が１×１０－１
３Ａ以下に低減されているため、画素に印加した信号電圧を保持する容量を縮小すること
が可能であり、容量素子および画素の面積を縮小することが可能である。このため、電子
書籍の解像度を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、実施の形態１で開示する表示パネルに適用できる薄膜トランジスタの形
態を示す。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図１７を
用いて説明する。
図１７（Ａ）乃至（Ｅ）に薄膜トランジスタの断面構造の一形態を示す。図１７（Ａ）乃
至（Ｅ）に示す薄膜トランジスタ３９０は、ボトムゲート構造の一つであり、逆スタガー
型薄膜トランジスタともいう。
また、薄膜トランジスタ３９０は、シングルゲート構造の薄膜トランジスタを用いて説明
した（実施の形態１を参照。）が、必要に応じて、チャネル形成領域を複数有するマルチ
ゲート構造の薄膜トランジスタも形成することができる。
以下、図１７（Ａ）乃至（Ｅ）を用い、第１の基板３９４上に薄膜トランジスタ３９０を
作製する工程を説明する。
まず、第１の基板３９４上に導電膜を形成した後、第１のフォトリソグラフィ工程により
形成したレジストマスクを用いてエッチングしてゲート電極３９１を形成する。形成され
たゲート電極の端部がテーパであると、後に積層するゲート絶縁膜の被覆性が向上するた
め好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマス
クをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減で
きる。
第１の基板３９４に使用することができる基板に大きな制限はないが、第１の基板３９４
としては、実施の形態１に示す第１の基板１１として用いることが出来る基板の中でも特
に、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している基板を適宜用いるこ
とができる。
下地膜となる絶縁膜を第１の基板３９４とゲート電極３９１との間に設けてもよい。下地
膜は、第１の基板３９４からの不純物元素の拡散を防止する機能があり、実施の形態２に
示す下地膜となる絶縁膜４０７と同様に形成することができる。
また、ゲート電極３９１は、実施の形態２に示すゲート電極４１１と同様に形成すること
ができる。
次に、ゲート電極３９１上にゲート絶縁膜３９７を形成する。
ゲート絶縁膜３９７は、実施の形態２に示すゲート絶縁膜４０２と同様に形成することが
できる。
ゲート絶縁膜３９７は、ゲート電極３９１側から窒化シリコン膜と酸化シリコン膜を積層
した構造とすることもできる。例えば、第１のゲート絶縁膜としてスパッタリング法によ
り膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン膜（ＳｉＮｙ（ｙ＞０））を形成し、
第１のゲート絶縁膜上に第２のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化
シリコン膜（ＳｉＯｘ（ｘ＞０））を積層して、膜厚５５ｎｍ以上５００ｎｍ以下のゲー
ト絶縁膜とすることができる。
また、ゲート絶縁膜３９７、酸化物半導体膜３９３に水素、水酸基及び水分がなるべく含
まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲ
ート電極３９１が形成された第１の基板３９４、またはゲート絶縁膜３９７までが形成さ
れた第１の基板３９４を予備加熱し、第１の基板３９４に吸着した水素、水分などの不純
物を脱離し排気することが好ましい。なお、予備加熱の温度としては、１００℃以上４０
０℃以下好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手
段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。ま
たこの予備加熱は、酸化物絶縁膜３９６の成膜前に、ソース電極３９５ａ及びドレイン電
極３９５ｂまで形成した第１の基板３９４にも同様に行ってもよい。
次に、ゲート絶縁膜３９７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３９３
を形成する（図１７（Ａ）参照。）。
なお、酸化物半導体膜３９３をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜３９７の表面に付着してい
るゴミを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
酸化物半導体膜３９３は実施の形態２に示す酸化物半導体膜と同様に形成することができ
る。
次に、酸化物半導体膜を第２のフォトリソグラフィ工程により形成したレジストマスクを
用いてエッチングを行い、島状の酸化物半導体膜３９６を形成する（図１７（Ｂ）参照。
）。また、島状の酸化物半導体膜３９６を形成するためのレジストマスクをインクジェッ
ト法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを
使用しないため、製造コストを低減できる。
また、ゲート絶縁膜３９７にコンタクトホールを形成する場合、その工程は酸化物半導体
膜３９９の形成時に行うことができる。
なお、ここでの酸化物半導体膜３９３のエッチングは、実施の形態２に示す酸化物半導体
膜のエッチング方法を適宜用いることができる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜３９９及びゲー
ト絶縁膜３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
次に、ゲート絶縁膜３９７、及び酸化物半導体膜３９９上に、ソース電極３９５ａ、ドレ
イン電極３９５ｂを形成する（図１７（Ｃ）参照。）。ソース電極３９５ａ、ドレイン電
極３９５ｂは、実施の形態２に示すソース電極、ドレイン電極４１５ａ、４１５ｂと同様
に形成することができる。
なお、ソース電極３９５ａ、ドレイン電極３９５ｂの作製工程におけるエッチングの際に
、酸化物半導体膜３９９が除去されないようにそれぞれの材料及びエッチング条件を適宜
調節する。
次に、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している
酸化物半導体膜の表面に付着または吸着された水などを除去してもよい。また、酸素とア
ルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体膜の一部に接する保護
絶縁膜として機能する酸化物絶縁膜として酸化物絶縁膜３９６を形成する（図１７（Ｄ）
参照。）。本実施の形態では、酸化物半導体膜３９９がソース電極３９５ａ、ドレイン電
極３９５ｂと重ならない領域において、酸化物半導体膜３９９と酸化物絶縁膜３９６とが
接するように形成する。
本実施の形態では、酸化物絶縁膜３９６として、島状の酸化物半導体膜３９９、ソース電
極３９５ａ、ドレイン電極３９５ｂまで形成された第１の基板３９４を室温または１００
℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入
しシリコンターゲットを用いて、欠陥を含む酸化シリコン膜を成膜する。
例えば、スパッタガスの純度が６Ｎであり、ボロンがドープされたシリコンターゲット（
抵抗値０．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ－Ｓ間距離）を８９
ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気
下でパルスＤＣスパッタリング法により酸化シリコン膜を成膜する。膜厚は３００ｎｍと
する。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸化シリコン膜
を成膜するためのターゲットとして用いることができる。なお、スパッタガスとして酸素
または、酸素及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁膜３９６を成膜すること
が好ましい。酸化物半導体膜３９９及び酸化物絶縁膜３９６に水素、水酸基または水分が
含まれないようにするためである。処理室内の残留水分を除去するためには、吸着型の真
空ポンプを用いることが好ましい。
なお、酸化物絶縁膜３９６として、酸化シリコン膜に代えて、酸化窒化シリコン膜、酸化
アルミニウム膜、または酸化窒化アルミニウム膜などを用いることもできる。
さらに、酸化物絶縁膜３９６と酸化物半導体膜３９９の一部とを接した状態で１００℃乃
至４００℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁膜３９６は欠陥
を多く含むため、この加熱処理によって酸化物半導体膜３９９中に含まれる水素、水分、
水酸基または水素化物などの不純物を酸化物絶縁膜３９６に拡散させ、酸化物半導体膜３
９９中に含まれる該不純物をより低減させることができる。上記加熱処理によって、水素
、水分、水酸基または水素化物の濃度が低減された酸化物半導体膜３９２が形成される。
以上の工程で、水素、水分、水酸基または水素化物の濃度が低減された酸化物半導体膜３
９２を有する薄膜トランジスタ３９０を作製することができる（図１７（Ｅ）参照。）。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体膜の安定化を図ることができる。
酸化物絶縁膜上に保護絶縁膜を設けてもよい。本実施の形態では、保護絶縁膜３９８を酸
化物絶縁膜３９６上に形成する。保護絶縁膜３９８としては、窒化シリコン膜、窒化酸化
シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いる。
保護絶縁膜３９８として、酸化物絶縁膜３９６まで形成された第１の基板３９４を１００
℃～４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガス
を導入しシリコンターゲットを用いて窒化シリコン膜を成膜する。この場合においても、
酸化物絶縁膜３９６と同様に、処理室内の残留水分を除去しつつ保護絶縁膜３９８を成膜
することが好ましい。
保護絶縁膜３９８を形成する場合、保護絶縁膜３９８の成膜時に１００℃～４００℃に第
１の基板３９４を加熱することで、酸化物半導体膜中に含まれる水素若しくは水分を酸化
物絶縁膜に拡散させることができる。この場合上記酸化物絶縁膜３９６の形成後に加熱処
理を行わなくてもよい。
酸化物絶縁膜３９６として酸化シリコン膜を形成し、保護絶縁膜３９８として窒化シリコ
ン膜を積層する場合、酸化シリコン膜と窒化シリコン膜を同じ処理室において、共通のシ
リコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導入し
て、処理室内に装着されたシリコンターゲットを用いて酸化シリコン膜を形成し、次にス
パッタガスを、窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて窒
化シリコン膜を成膜する。酸化シリコン膜と窒化シリコン膜とを大気に曝露せずに連続し
て形成することができるため、酸化シリコン膜表面に水素や水分などの不純物が吸着する
ことを防止することができる。この場合、酸化物絶縁膜３９６として酸化シリコン膜を形
成し、保護絶縁膜３９８として窒化シリコン膜を積層した後、酸化物半導体膜中に含まれ
る水素若しくは水分を該酸化物絶縁膜に拡散させるための加熱処理（温度１００℃乃至４
００℃）を行うとよい。
保護絶縁膜の形成後、さらに、実施の形態２と同様に、大気中、１００℃以上２００℃以
下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理によって、ノー
マリーオフとなる薄膜トランジスタを得ることができる。よって表示パネルの信頼性を向
上できる。
また、ゲート絶縁膜上にチャネル形成領域とする酸化物半導体膜を成膜するに際し、反応
雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を
低減することができる。
次に、図示しないが保護絶縁膜３９８上に図２に示すような平坦化のための平坦化絶縁膜
１１５を設けてもよい。次に、保護絶縁膜や平坦化絶縁膜にソース電極またはドレイン電
極３９５ｂに達する開口を形成し、その開口に、ソース電極またはドレイン電極３９５ｂ
と電気的に接続する画素電極を形成する（図示せず。）。
本実施の形態に示すような、水素濃度が低く高純度化された酸化物半導体を用いた薄膜ト
ランジスタで、電子書籍の表示パネルの表示を制御することで、画素の走査回数が減り、
また、走査線駆動回路の駆動周波数を低くすることができるので、電子書籍の消費電力を
小さくすることができると共に、画像の保持特性を高めることができる。また、水素濃度
が低く高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流が１×１０－１
３Ａ以下に低減されているため、画素に印加した信号電圧を保持する容量を縮小すること
が可能であり、容量素子および画素の面積を縮小することが可能である。このため、電子
書籍の解像度を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態は、実施の形態１で開示する表示パネルに適用できる薄膜トランジスタの他
の形態を示す。本実施の形態で示す薄膜トランジスタ３１０は、実施の形態１の薄膜トラ
ンジスタ１０６（図２参照。）として用いることができる。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を図１８を用
いて説明する。
図１８（Ａ）乃至（Ｅ）に薄膜トランジスタの断面構造の一形態を示す。図１８（Ａ）乃
至（Ｅ）に示す薄膜トランジスタ３１０は、ボトムゲート構造の一つであり逆スタガー型
薄膜トランジスタともいう。
また、薄膜トランジスタ３１０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１８（Ａ）乃至（Ｅ）を用い、第１の基板３００上に薄膜トランジスタ３１０を
作製する工程を説明する。
まず、第１の基板３００上に導電膜を形成した後、第１のフォトリソグラフィ工程により
形成したレジストマスクを用いてエッチングしてゲート電極３１１を形成する。なお、レ
ジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法
で形成するとフォトマスクを使用しないため、製造コストを低減できる。
第１の基板３００は、実施の形態１に示す第１の基板１１を適宜用いることができる。
下地膜となる絶縁膜を第１の基板３００とゲート電極３１１との間に設けてもよい。下地
膜は、第１の基板３００からの不純物元素の拡散を防止する機能があり、実施の形態２に
示す下地膜となる絶縁膜４０７と同様に形成することができる。
また、ゲート電極３１１は、実施の形態２に示すゲート電極４１１と同様に形成すること
ができる。
次に、ゲート電極３１１上にゲート絶縁膜３０２を形成する。
ゲート絶縁膜３０２は、実施の形態２に示すゲート絶縁膜４０２と同様に形成することが
できる。
次に、ゲート絶縁膜３０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３３０
を形成する。
なお、酸化物半導体膜３３０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜３０２の表面に付着してい
るゴミを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
酸化物半導体膜３３０は、実施の形態２に示す酸化物半導体膜と同様に形成することがで
きる。本実施の形態では、酸化物半導体膜３３０としてＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物タ
ーゲットを用いてスパッタリング法により成膜する。この段階での断面図は図１８（Ａ）
に相当する。
なお、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃
以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することによ
り、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパ
ッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び
水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして第１の基板３０
０上に酸化物半導体膜３３０を成膜する。処理室内の残留水分を除去するためには、吸着
型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタ
ンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポ
ンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した
処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは
炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に
含まれる不純物の濃度を低減できる。
次に、酸化物半導体膜３３０を第２のフォトリソグラフィ工程により島状の酸化物半導体
膜３３１に加工する。また、島状の酸化物半導体膜３３１を形成するためのレジストマス
クをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成する
とフォトマスクを使用しないため、製造コストを低減できる。
次に、実施の形態２と同様に、酸化物半導体膜に第１の加熱処理を行う。この第１の加熱
処理によって酸化物半導体膜の脱水化または脱水素化を行うことができる。（図１８（Ｂ
）参照。）。
また、酸化物半導体膜の第１の加熱処理は、島状の酸化物半導体膜３３１に加工する前の
酸化物半導体膜３３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装
置から基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体膜に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体膜成
膜後、酸化物半導体膜上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上に保護絶縁膜を形成した後、のいずれで行ってもよい。
また、ゲート絶縁膜３０２にコンタクトホールを形成する場合、その工程は酸化物半導体
膜に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライ
エッチングを用いてもよい。酸化物半導体膜を所望の加工形状にエッチングできるように
、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節
する。
次に、ゲート絶縁膜３０２、及び酸化物半導体膜３３１上に、ソース電極３１５ａ、ドレ
イン電極３１５ｂを形成する（図１８（Ｃ）参照。）。ソース電極３１５ａ、ドレイン電
極３１５ｂは、実施の形態２に示すソース電極、ドレイン電極４１５ａ、４１５ｂと同様
に形成することができる。
なお、ソース電極３１５ａ、ドレイン電極３１５ｂを形成する際のエッチングの際に、酸
化物半導体膜３３１が除去されないようにそれぞれの材料及びエッチング条件を適宜調節
する。
また、酸化物半導体膜とソース電極及びドレイン電極の間に、酸化物導電膜を形成しても
よい。酸化物導電膜とソース電極及びドレイン電極を形成するための金属膜は、連続成膜
が可能である。酸化物導電膜はソース領域及びドレイン領域として機能しうる。
ソース領域及びドレイン領域として、酸化物導電膜を酸化物半導体膜とソース電極及びド
レイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることが
でき、トランジスタの高速動作をすることができる。
次に、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ
処理によって露出している酸化物半導体膜の表面に付着または吸着された水などを除去す
る。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った後、大気に触れることなく、酸化物半導体膜の一部に接する保護絶
縁膜となる酸化物絶縁膜３１６を形成する。
酸化物絶縁膜３１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁膜３１６に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。酸化物絶縁膜３１６に水素が含まれると、その水素の酸化物半導体膜への侵入、ま
たは水素による酸化物半導体膜中の酸素の引き抜き、が生じ酸化物半導体膜のバックチャ
ネルがＮ型化（低抵抗化）してしまい、寄生チャネルが形成されるおそれがある。よって
、酸化物絶縁膜３１６はできるだけ水素を含まない膜になるように、形成方法に水素を用
いないことが重要である。
本実施の形態では、酸化物絶縁膜３１６としてスパッタリング法により、膜厚２００ｎｍ
の酸化珪素膜を成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本
実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及
び酸素混合雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲ
ットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸
素、及び窒素雰囲気下でスパッタリング法により酸化珪素を形成することができる。低抵
抗化した酸化物半導体膜に接して形成する酸化物絶縁膜３１６は、水分や、水素イオンや
、ＯＨ－などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁
膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、また
は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁膜３１６を成膜すること
が好ましい。酸化物半導体膜３３１及び酸化物絶縁膜３１６に水素、水酸基または水分が
含まれないようにするためである。処理室内の残留水分を除去するためには、吸着型の真
空ポンプを用いることが好ましい。
酸化物絶縁膜３１６を、成膜する際に用いるスパッタガスは水素、水、水酸基または水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用い
ることが好ましい。
次に、実施の形態２と同様に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加
熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行
う。第２の加熱処理では、酸化物半導体膜の一部（チャネル形成領域）が酸化物絶縁膜３
１６と接した状態で加熱される。
以上の工程によって、成膜後の酸化物半導体膜３１２に対して脱水化または脱水素化のた
めの加熱処理を行って低抵抗化した後、酸化物半導体膜３１２の一部を選択的に酸素過剰
な状態とする。その結果、ゲート電極３１１と重なるチャネル形成領域３１３はＩ型とな
る。なお、ソース電極３１５ａおよびドレイン電極３１５ｂをチタン（Ｔｉ）で形成する
と、ソース電極３１５ａに接する高抵抗ソース領域と、ドレイン電極３１５ｂに接する高
抵抗ドレイン領域とが自己整合的に形成される。以上の工程で薄膜トランジスタ３１０が
形成される（図１８（Ｄ）参照。）。
さらに、実施の形態２と同様に、大気中、１００℃以上２００℃以下、１時間以上３０時
間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行
う。この加熱処理によって、酸化物半導体膜から酸化物絶縁膜中に水素がとりこまれ、ノ
ーマリーオフとなる薄膜トランジスタを得ることができる。よって表示パネルの信頼性を
向上できる。また、酸化物絶縁膜に欠陥を多く含む酸化シリコン膜を用いると、この加熱
処理によって酸化物半導体膜中に含まれる水素、水分、水酸基または水素化物などの不純
物を酸化物絶縁膜に拡散させ、酸化物半導体膜中に含まれる該不純物をより低減させる効
果を奏する。
なお、ソース電極３１５ａおよびドレイン電極３１５ｂをチタン（Ｔｉ）で形成すると、
ドレイン電極３１５ｂ（及びソース電極３１５ａ）と接する酸化物半導体膜との界面にお
いて高抵抗ドレイン領域（または高抵抗ソース領域）を形成することにより、薄膜トラン
ジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域を形成する
ことで、ドレイン電極３１５ｂから高抵抗ドレイン領域、チャネル形成領域３１３にかけ
て、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン
電極３１５ｂを高電源電位を供給する配線に接続して動作させる場合、ゲート電極３１１
とドレイン電極３１５ｂとの間に高電圧が印加されても高抵抗ドレイン領域がバッファと
なり局所的な電界集中が生じにくく、トランジスタの耐圧を向上させた構成とすることが
できる。
また、酸化物半導体膜における高抵抗ソース領域または高抵抗ドレイン領域は、酸化物半
導体膜の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物
半導体膜の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体膜の一部、
ソース電極またはドレイン電極と接する領域及びその近傍が高抵抗化し、高抵抗ソース領
域または高抵抗ドレイン領域が形成され、酸化物半導体膜においてゲート絶縁膜に近い領
域はＩ型とすることもできる。
酸化物絶縁膜３１６上にさらに保護絶縁膜を形成してもよい。例えば、ＲＦスパッタリン
グ法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護
絶縁膜の成膜方法として好ましい。保護絶縁膜は、水分や、水素イオンや、ＯＨ－などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化
シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などを
用いる。本実施の形態では、保護絶縁膜として保護絶縁膜３０３を、窒化シリコン膜を用
いて形成する（図１８（Ｅ）参照。）。
本実施の形態では、保護絶縁膜３０３として、酸化物絶縁膜３１６まで形成された第１の
基板３００を１００℃～４００℃の温度に加熱し、水素及び水分が除去された高純度窒素
を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン膜を成膜する。こ
の場合においても、酸化物絶縁膜３１６と同様に、処理室内の残留水分を除去しつつ保護
絶縁膜３０３を成膜することが好ましい。
次に、図示しないが保護絶縁膜３０３上に図２に示すような平坦化のための平坦化絶縁膜
１１５を設ける。次に、保護絶縁膜や平坦化絶縁膜にソース電極またはドレイン電極３１
５ｂに達する開口を形成し、その開口に、ソース電極またはドレイン電極３１５ｂと電気
的に接続する画素電極を形成する（図示せず。）。
本実施の形態に示すような、水素濃度が低く高純度化された酸化物半導体を用いた薄膜ト
ランジスタで、電子書籍の表示パネルの表示を制御することで、画素の走査回数が減り、
また、走査線駆動回路の駆動周波数を低くすることができるので、電子書籍の消費電力を
小さくすることができると共に、画像の保持特性を高めることができる。また、水素濃度
が低く高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流が１×１０－１
３Ａ以下に低減されているため、画素に印加した信号電圧を保持する容量を縮小すること
が可能であり、容量素子および画素の面積を縮小することが可能である。このため、電子
書籍の解像度を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態は、実施の形態１で開示する表示パネルに適用できる薄膜トランジスタの他
の形態を示す。本実施の形態で示す薄膜トランジスタ３６０は、実施の形態１の薄膜トラ
ンジスタ１０６（図２参照。）として用いることができる。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図１９を
用いて説明する。
図１９（Ａ）乃至（Ｄ）に薄膜トランジスタの断面構造の一形態を示す。図１９（Ａ）乃
至（Ｄ）に示す薄膜トランジスタ３６０は、チャネル保護型（チャネルストップ型ともい
う。）と呼ばれるボトムゲート構造の一つであり逆スタガー型薄膜トランジスタともいう
。
また、薄膜トランジスタ３６０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１９（Ａ）乃至（Ｄ）を用い、第１の基板３２０上に薄膜トランジスタ３６０を
作製する工程を説明する。
まず、第１の基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ工程により
形成したレジストマスクを用いてエッチングしてゲート電極３６１を形成する。なお、レ
ジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法
で形成するとフォトマスクを使用しないため、製造コストを低減できる。
ゲート電極３６１は、実施の形態２に示すゲート電極４１１と同様に形成することができ
る。
次に、ゲート電極３６１上にゲート絶縁膜３２２を形成する。
ゲート絶縁膜３２２は、実施の形態２に示すゲート絶縁膜４０２と同様に形成することが
できる。
次に、ゲート絶縁膜３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成
し、第２のフォトリソグラフィ工程により島状の酸化物半導体膜に加工する。酸化物半導
体膜は実施の形態２に示す酸化物半導体膜と同様に形成することができる。本実施の形態
では、酸化物半導体膜としてＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲットを用いてス
パッタリング法により形成する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を形成することが好
ましい。酸化物半導体膜に水素、水酸基または水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
次に、酸化物半導体膜の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１
の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点
未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体
膜に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れるこ
となく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導体膜３３２を得る（図
１９（Ａ）参照。）。
次に、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ
処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。また
、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、ゲート絶縁膜３２２、及び酸化物半導体膜３３２上に、酸化物絶縁膜を形成した後
、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを
行って酸化物絶縁膜３６６を形成した後、レジストマスクを除去する。
酸化物絶縁膜３６６は、実施の形態６に示す酸化物絶縁膜３１６と同様に形成することが
できる。酸化物絶縁膜３６６を形成する場合は、処理室内の残留水分を除去しつつ酸化物
絶縁膜を成膜することが好ましい。酸化物半導体膜３３２及び酸化物絶縁膜３６６に水素
、水酸基または水分が含まれないようにするためである。処理室内の残留水分を除去する
ためには、吸着型の真空ポンプを用いることが好ましい。
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で実施の形態２と同様に、第２の加
熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行
ってもよい。
本実施の形態は、酸化物半導体膜３３２上にさらに酸化物絶縁膜３６６が設けられ、一部
が露出している酸化物半導体膜３３２を、窒素、不活性ガス雰囲気下、または減圧下で加
熱処理を行う。酸化物絶縁膜３６６によって覆われていない露出された酸化物半導体膜３
３２の領域は、窒素、不活性ガス雰囲気下、または減圧下で加熱処理を行うと、低抵抗化
させることができる。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
酸化物絶縁膜３６６が設けられた酸化物半導体膜３３２に対する窒素雰囲気下の加熱処理
によって、酸化物半導体膜３３２の露出領域は低抵抗化し、抵抗の異なる領域（図１９（
Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体膜３６２となる。
次に、ゲート絶縁膜３２２、酸化物半導体膜３６２、及び酸化物絶縁膜３６６上に、導電
膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的
にエッチングを行ってソース電極３６５ａ、ドレイン電極３６５ｂを形成した後、レジス
トマスクを除去する（図１９（Ｃ）参照。）。
ソース電極３６５ａ、ドレイン電極３６５ｂは、実施の形態２に示すソース電極、ドレイ
ン電極４１５ａ、４１５ｂと同様に形成することができる。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化
のための第一の加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素
過剰な状態とする。その結果、ゲート電極３６１と重なるチャネル形成領域３６３は、Ｉ
型となる。なお、ソース電極３６５ａおよびドレイン電極３６５ｂをチタン（Ｔｉ）で形
成すると、ソース電極３６５ａに接する高抵抗ソース領域と、ドレイン電極３６５ｂに接
する高抵抗ドレイン領域とが自己整合的に形成される。以上の工程で薄膜トランジスタ３
６０が作製される。
さらに、実施の形態２と同様に、大気中、１００℃以上２００℃以下、１時間以上３０時
間以下での加熱処理を行ってもよい。この加熱処理によって、酸化物半導体膜から酸化物
絶縁膜中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができ
る。よって表示パネルの信頼性を向上できる。
なお、ソース電極３６５ａおよびドレイン電極３６５ｂをチタン（Ｔｉ）で形成すると、
ドレイン電極３６５ｂ（及びソース電極３６５ａ）と接する酸化物半導体膜との界面にお
いて高抵抗ドレイン領域（または高抵抗ソース領域）を形成することにより、薄膜トラン
ジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域を形成する
ことで、ドレイン電極から高抵抗ドレイン領域、チャネル形成領域３６３にかけて、導電
性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極３６
５ｂを高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極３６１と
ドレイン電極３６５ｂとの間に高電圧が印加されても高抵抗ドレイン領域がバッファとな
り局所的な電界集中が生じにくく、トランジスタの耐圧を向上させた構成とすることがで
きる。
ソース電極３６５ａ、ドレイン電極３６５ｂ、酸化物絶縁膜３６６上に保護絶縁膜３２３
を形成する。本実施の形態では、保護絶縁膜３２３を、窒化珪素膜を用いて形成する（図
１９（Ｄ）参照。）。
次に、図示しないが、保護絶縁膜３２３上に図２に示すような平坦化のための平坦化絶縁
膜１１５を設けてもよい。次に、保護絶縁膜や平坦化絶縁膜にドレイン電極３６５ｂに達
する開口を形成し、その開口に、ドレイン電極３６５ｂと電気的に接続する画素電極を形
成する（図示せず。）。
本実施の形態に示すような、水素濃度が低く高純度化された酸化物半導体を用いた薄膜ト
ランジスタで、電子書籍の表示パネルの表示を制御することで、画素の走査回数が減り、
また、走査線駆動回路の駆動周波数を低くすることができるので、電子書籍の消費電力を
小さくすることができると共に、画像の保持特性を高めることができる。また、水素濃度
が低く高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流が１×１０－１
３Ａ以下に低減されているため、画素に印加した信号電圧を保持する容量を縮小すること
が可能であり、容量素子および画素の面積を縮小することが可能である。このため、電子
書籍の解像度を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態８）
本実施の形態は、実施の形態１で開示する表示パネルに適用できる薄膜トランジスタの他
の形態を示す。本実施の形態で示す薄膜トランジスタ３５０は、実施の形態１の薄膜トラ
ンジスタ１０６として用いることができる。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図２０を
用いて説明する。
また、薄膜トランジスタ３５０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図２０（Ａ）乃至図２０（Ｄ）を用い、第１の基板３４０上に薄膜トランジスタ３
５０を作製する工程を説明する。
まず、第１の基板３４０上に導電膜を形成した後、第１のフォトリソグラフィ工程により
形成したレジストマスクを用いてエッチングして、ゲート電極３５１を形成する。ゲート
電極３５１は、実施の形態２に示すゲート電極４１１と同様に形成することができる。
次に、ゲート電極３５１上にゲート絶縁膜３４２を形成する。ゲート絶縁膜３４２は、実
施の形態２に示すゲート絶縁膜４０２と同様に形成することができる。
次に、ゲート絶縁膜３４２に、導電膜を形成し、第２のフォトリソグラフィ工程により導
電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極３５５ａ、ド
レイン電極３５５ｂを形成した後、レジストマスクを除去する（図２０（Ａ）参照。）。
次に、酸化物半導体膜３４５を形成する（図２０（Ｂ）参照。）。酸化物半導体膜３４５
は実施の形態２に示す酸化物半導体膜と同様に形成することができる。本実施の形態では
、酸化物半導体膜３４５としてＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲットを用いて
スパッタリング法により成膜する。酸化物半導体膜３４５を第３のフォトリソグラフィ工
程により島状の酸化物半導体膜に加工する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜３４５を成膜するこ
とが好ましい。酸化物半導体膜３４５に水素、水酸基または水分が含まれないようにする
ためである。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いること
が好ましい。
次に、酸化物半導体膜の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１
の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点
未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体
膜に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れるこ
となく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導体膜３４６を得る（図
２０（Ｃ）参照。）。
また、第１の加熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス中に基板
を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中か
ら出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能とな
る。
酸化物半導体膜３４６に接する保護絶縁膜となる酸化物絶縁膜３５６を形成する。
酸化物絶縁膜３５６は、実施の形態６に示す酸化物絶縁膜３１６と同様に形成することが
できる。ここでは、処理室内の残留水分を除去しつつ酸化物絶縁膜３５６を成膜すること
が好ましい。酸化物半導体膜３４６及び酸化物絶縁膜３５６に水素、水酸基または水分が
含まれないようにするためである。処理室内の残留水分を除去するためには、吸着型の真
空ポンプを用いることが好ましい。
次に、実施の形態２と同様に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加
熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行
う。第２の加熱処理では、酸化物半導体膜のチャネル形成領域が酸化物絶縁膜３５６と接
した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化
のための第１の加熱処理を行って低抵抗化した後、第２の加熱処理によって酸化物半導体
膜を酸素過剰な状態とする。その結果、Ｉ型の酸化物半導体膜３５２が形成される。以上
の工程で薄膜トランジスタ３５０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理によって
、酸化物半導体膜から酸化物絶縁膜中に水素がとりこまれ、ノーマリーオフとなる薄膜ト
ランジスタを得ることができる。よって表示パネルの信頼性を向上できる。
酸化物絶縁膜３５６上にさらに保護絶縁膜を形成してもよい。例えば、ＲＦスパッタリン
グ法を用いて窒化珪素膜を形成する。本実施の形態では、保護絶縁膜として保護絶縁膜３
４３を、窒化珪素膜を用いて形成する（図２０（Ｄ）参照。）。
次に、図示しないが保護絶縁膜３４３上に図２に示すような酸化物絶縁膜１１４や、平坦
化のための平坦化絶縁膜１１５を設ける。次に、保護絶縁膜や平坦化絶縁膜にドレイン電
極３５５ｂに達する開口を形成し、その開口に、ドレイン電極３５５ｂと電気的に接続す
る画素電極を形成する（図示せず。）。
本実施の形態に示すような、水素濃度が低く高純度化された酸化物半導体を用いた薄膜ト
ランジスタで、電子書籍の表示パネルの表示を制御することで、画素の走査回数が減り、
また、走査線駆動回路の駆動周波数を低くすることができるので、電子書籍の消費電力を
小さくすることができると共に、画像の保持特性を高めることができる。また、水素濃度
が低く高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流が１×１０－１
３Ａ以下に低減されているため、画素に印加した信号電圧を保持する容量を縮小すること
が可能であり、容量素子および画素の面積を縮小することが可能である。このため、電子
書籍の解像度を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態９）
本実施の形態は、実施の形態１で開示する表示パネルに適用できる薄膜トランジスタの他
の形態を示す。本実施の形態で示す薄膜トランジスタ３８０は、実施の形態１の薄膜トラ
ンジスタ１０６（図２参照。）として用いることができる。
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態６と異なる例を図２
１に示す。図２１は、図１８と工程が一部異なる点以外は同じであるため、同じ箇所には
同じ符号を用い、同じ箇所の詳細な説明は省略する。
実施の形態６に従って、第１の基板３７０上にゲート電極３８１を形成し、第１のゲート
絶縁膜３７２ａ、第２のゲート絶縁膜３７２ｂを積層する。本実施の形態では、ゲート絶
縁膜を２層構造とし、第１のゲート絶縁膜３７２ａに窒化物絶縁膜を、第２のゲート絶縁
膜３７２ｂに酸化物絶縁膜を用いる。
酸化絶縁膜としては、酸化シリコン膜、酸化窒化シリコン膜、または酸化アルミニウム膜
、または酸化窒化アルミニウム膜などを用いることができる。また、窒化絶縁膜としては
、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニ
ウム膜などを用いることができる。
次に、酸化物半導体膜の形成を行い、酸化物半導体膜をフォトリソグラフィ工程により形
成したレジストマスクを用いてエッチングして島状の酸化物半導体膜を形成する。酸化物
半導体膜は実施の形態２に示す酸化物半導体膜と同様に形成することができる。本実施の
形態では、酸化物半導体膜としてＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲットを用い
てスパッタリング法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基または水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
次に、酸化物半導体膜の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１
の加熱処理の温度は、４００℃以上基板の７５０℃以下、好ましくは４２５℃以上７５０
℃以下とする。なお、４２５℃以上であれば加熱処理時間は１時間以下でよいが、４２５
℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処
理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下におい
て加熱処理を行った後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を
防ぎ、酸化物半導体膜を得る。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス
、または超乾燥エア（露点が－４０℃以下、好ましくは－６０℃以下）を導入して冷却を
行う。酸素ガスまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または
、加熱処理装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％
）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガスまたはＮ２Ｏガス
中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ装置、ＬＲＴＡ装置等のＲＴ
Ａ装置を用いることができる。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ２Ｏガス雰囲気下での加熱処
理を行ってもよい。
また、酸化物半導体膜の第１の加熱処理は、島状の酸化物半導体膜に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
以上の工程を経ることによって酸化物半導体膜全体を酸素過剰な状態とすることで、高抵
抗化、即ちＩ型化させる。よって、全体がＩ型化した酸化物半導体膜３８２を得る。
次に、酸化物半導体膜３８２上に、フォトリソグラフィ工程によりレジストマスクを形成
し、選択的にエッチングを行ってソース電極３８５ａ、ドレイン電極３８５ｂを形成し、
スパッタリング法で酸化物絶縁膜３８６を形成する。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁膜３８６を成膜すること
が好ましい。酸化物半導体膜３８２及び酸化物絶縁膜３８６に水素、水酸基または水分が
含まれないようにするためである。処理室内の残留水分を除去するためには、吸着型の真
空ポンプを用いることが好ましい。
以上の工程で、薄膜トランジスタ３８０を形成することができる。
次に、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下、
または窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行っても
よい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
また、実施の形態２と同様に、大気中、１００℃以上２００℃以下、１時間以上３０時間
以下での加熱処理を行ってもよい。この加熱処理によって、酸化物半導体膜から酸化物絶
縁膜中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる
。よって表示パネルの信頼性を向上できる。
酸化物絶縁膜３８６上に保護絶縁膜３７３を形成する。本実施の形態では、保護絶縁膜３
７３として、スパッタリング法を用いて膜厚１００ｎｍの窒化珪素膜を形成する。
窒化物絶縁膜からなる保護絶縁膜３７３及び第１のゲート絶縁膜３７２ａは、水分や、水
素や、水素化物、水酸化物などの不純物を含まず、これらが外部から侵入することをブロ
ックする効果がある。
従って、保護絶縁膜３７３形成後の製造プロセスにおいて、外部からの水分などの不純物
の侵入を防ぐことができる。また、表示パネルとしてデバイスが完成した後にも長期的に
、外部からの水分などの不純物の侵入を防ぐことができデバイスの長期信頼性を向上させ
ることができる。
また、窒化物絶縁膜からなる保護絶縁膜３７３と、第１のゲート絶縁膜３７２ａとの間に
設けられる絶縁膜を除去し、保護絶縁膜３７３と、第１のゲート絶縁膜３７２ａとが接す
る構造としてもよい。
従って、酸化物半導体膜中の水分や、水素や、水素化物、水酸化物などの不純物を究極に
まで低減し、かつ該不純物の再混入を防止し、酸化物半導体膜中の不純物濃度を低く維持
することができる。
次に、図示しないが保護絶縁膜３７３上に図２に示すような平坦化のための平坦化絶縁膜
１１５を設ける。次に、保護絶縁膜や平坦化絶縁膜にドレイン電極３８５ｂに達する開口
を形成し、その開口に、ドレイン電極３８５ｂと電気的に接続する画素電極を形成する（
図示せず。）。
本実施の形態に示すような、水素濃度が低く高純度化された酸化物半導体を用いた薄膜ト
ランジスタで、電子書籍の表示パネルの表示を制御することで、画素の走査回数が減り、
また、走査線駆動回路の駆動周波数を低くすることができるので、電子書籍の消費電力を
小さくすることができると共に、画像の保持特性を高めることができる。また、水素濃度
が低く高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流が１×１０－１
３Ａ以下に低減されているため、画素に印加した信号電圧を保持する容量を縮小すること
が可能であり、容量素子および画素の面積を縮小することが可能である。このため、電子
書籍の解像度を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１０）
本実施の形態では、上記実施の形態で示す電子書籍において、タッチパネル機能を有する
電子書籍の形態について、図２２を用いて説明する。
図２２は、タッチパネル機能を有する電子書籍の表示媒体２１とその近傍の断面図である
。第２の基板１５上に、タッチセンサ部８０が設けられる。タッチセンサ部８０は、抵抗
膜方式、表面型静電容量方式、投影型静電容量方式等を適宜用いることができる。本実施
の形態では、タッチセンサ部８０として、抵抗膜方式のタッチセンサを用いた形態につい
て説明する。
タッチセンサ部８０は、第２の基板１５上に形成された第３の電極８１と、第４の基板８
７上に形成された第４の電極８５で構成される。第２の基板１５上には、第３の電極８１
及びスペーサ８３が形成される。また、第４の電極８５が形成される第４の基板８７と、
第２の基板１５がシール材（図示しない。）で封止される。さらに、図示しないが、第４
の基板８７上に実施の形態１に示す第３の基板２７を設けてもよい。
第４の基板８７は、第２の基板１５と同様の基板を用いることができる。また、第３の電
極８１及び第４の電極８５は、第２の電極１７と同様の材料を用いて形成することができ
る。
外部から所定の位置をペンまたは指で押圧すると、第４の基板が変形し、第３の電極８１
及び第４の電極８５が接触することで電気が流れ、押圧された位置情報を検出することが
可能である。
本実施の形態により、タッチパネルの機能を有する電子書籍において、素子層に水素濃度
を低減し高純度化された酸化物半導体膜を有する薄膜トランジスタを用いることで、消費
電力を低減することが可能であると共に、画像の保持特性を向上させることができる。ま
た、電子書籍の解像度を高めることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態１１）
本実施の形態では、無線で蓄電装置に充放電が可能な電子書籍について、図２３を用いて
説明する。
図２３（Ａ）は、本実施の形態に示す電子書籍の断面構造を示す図である。本実施の形態
に示す電子書籍では、配線基板３１にアンテナ９０と、無線で蓄電装置３９に充電が可能
な半導体装置３６を設けていることを特徴とする。
無線で蓄電装置３９に充電する手法としては、外部電力供給装置９１と電子書籍とそれぞ
れに設けられるコイルの間を貫く磁界の変化によって生じる起電力を利用する電磁誘導型
、電子書籍に設けられたアンテナで受信した電波を、共振回路及び整流回路で直流電圧に
変換して利用する電波受信型、外部電力供給装置９１及び電子書籍の電場または磁場を利
用する共鳴型があり、適宜用いることができる。
本実施の形態では、電磁誘導型を用いた充電方法を説明する。
無線で蓄電装置に充電させる半導体装置３６が外部電力供給装置９１から無線信号を受信
するブロック図の一形態を図２３（Ｂ）に示す。半導体装置３６は、アンテナ回路９３、
整流回路９５、充電回路９７、安定化電源回路９９を有する。
磁界を用いて通信を行う場合、アンテナ回路９３は、少なくともコイル状のアンテナ、同
調容量を有する。整流回路９５は、ダイオード及び平滑容量を有する。なお、外部電力供
給装置９１との通信を磁界でなく電界を用いて行う場合には、アンテナはコイル状である
必要はない。
外部電力供給装置９１は、送電制御部及びアンテナ回路によって構成される。外部電力供
給装置９１のアンテナ回路は、コイル状のアンテナ及び共振容量を有する。送電制御部は
、電子書籍の半導体装置３６に送信する送電用の電気信号を変調してアンテナ回路に誘導
電流を供給し、アンテナより半導体装置３６に送電用の信号を出力する。
外部電力供給装置９１のアンテナ回路に含まれるアンテナと、電子書籍の半導体装置３６
のアンテナ回路に含まれるアンテナとを近づけると、外部電力供給装置９１におけるアン
テナ回路に含まれるアンテナがコイル状の場合、アンテナから交流磁界が発生する。交流
磁界が電子書籍の半導体装置３６内のアンテナ回路９３を貫き、電磁誘導により電子書籍
の半導体装置３６内のアンテナ回路９３の端子間（アンテナの一端と他端の間）に電圧が
発生する。当該電圧は、整流回路９５のダイオードによって半波整流され、平滑容量によ
って平滑される。この平滑された電圧を用いて、充電回路９７は動作し、蓄電装置３９に
充電を行う。
蓄電装置３９の出力電圧は、安定化電源回路９９で安定化される。安定化された後の電圧
が、表示パネルを駆動する半導体装置２９、３５に供給される。
なお、蓄電装置３９がキャパシタ、代表的にはリチウムイオンキャパシタの場合、急速な
充放電が可能であるため、アンテナ９０を介して蓄電装置３９に電力を短時間で充電する
ことが可能である。
本実施の形態により、非接触で充電が可能な電子書籍において、素子層に水素濃度を低減
し高純度化された酸化物半導体膜を有する薄膜トランジスタを用いることで、消費電力を
低減することが可能であると共に、画像の保持特性を向上させることができる。また、電
子書籍の解像度を高めることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態１２）
本実施の形態では、可撓性を有する表示パネルを有する電子書籍の形態について、図２４
を用いて説明する。
図２４は、可撓性を有する表示パネルを２枚有する電子書籍２０１の斜視図である。電子
書籍２０１は、綴じ部２０３に挟持された表示パネル２０５、２０７を有する。また、表
示パネル２０５は表示部２０９を有する。なお、図示しないが、表示パネル２０７の裏面
、即ち表示部２０９と向かい合う面において、表示部を有する。
可撓性を有する表示パネル２０５、２０７は、実施の形態１に示す表示パネルにおける第
１の基板乃至第３の基板の全てに、可撓性を有する基板を用いることで作製することがで
きる。また、ガラス基板及びプラスチックフィルムを積層して用いることで、表示パネル
の機械強度を高めることができる。半硬化した有機樹脂中に繊維体を含むプリプレグを用
いることで、表示パネルの機械強度を高めることができる。
綴じ部２０３は中空を有する柱状または円柱状の筐体で形成されている。綴じ部２０３の
中空には、表示パネルにＦＰＣで接続された配線基板が内蔵される。また、配線基板上に
は、表示パネル２０５、２０７の表示を制御する半導体装置が実装される。また、配線基
板に蓄電装置が電気的に接続される。また、綴じ部２０３に操作キーが設けられる。
本実施の形態により、可撓性を有する電子書籍において、素子層に水素濃度を低減し高純
度化された酸化物半導体膜を有する薄膜トランジスタを用いることで、消費電力を低減す
ることが可能であると共に、画像の保持特性を向上させることができる。また、電子書籍
の解像度を高めることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態１３）
本実施の形態では、電子書籍に含まれる電力供給装置３７からの電圧を調整し半導体装置
に電力を供給できる電圧調整回路の一形態として昇圧回路について説明する。
本実施の形態の昇圧回路の回路構成の一形態について図２５を用いて説明する。図２５は
、本実施の形態の昇圧回路の回路構成の一形態を示す回路図である。
図２５に示す昇圧回路は、単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎ（ｎは自
然数）を有し、単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎのそれぞれが直列接
続で電気的に接続されたｎ段の単位昇圧回路を用いて構成される。
単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎのそれぞれは、薄膜トランジスタ２
３１と、容量素子２３２と、を有する。
薄膜トランジスタ２３１としては、実施の形態１で説明したような、水素濃度が低減され
高純度化された酸化物半導体膜を有する薄膜トランジスタを用いることができる。
また、単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎのそれぞれにおいて、薄膜ト
ランジスタ２３１のゲートが薄膜トランジスタ２３１のソース及びドレインの一方に電気
的に接続される。すなわち薄膜トランジスタ２３１はダイオード接続される。また、容量
素子２３２の第１の電極は、薄膜トランジスタ２３１のソース及びドレインの他方に電気
的に接続される。
さらにＫ段目（Ｋは２乃至ｎの自然数）の単位昇圧回路は、薄膜トランジスタ２３１のソ
ース及びドレインの一方がＫ－１段目の単位昇圧回路における薄膜トランジスタ２３１の
ソース及びドレインの他方に電気的に接続される。Ｋ－１段目の単位昇圧回路における薄
膜トランジスタ２３１のソース及びドレインの他方と、Ｋ段目の単位昇圧回路における薄
膜トランジスタ２３１のソース及びドレインの一方との接続箇所をノードＮ＿Ｍ（Ｍは１
乃至ｎ－１の自然数）という。
さらに２Ｍ－１段目の単位昇圧回路は、容量素子２３２の第２の電極がクロック信号線２
２１に電気的に接続され、２Ｍ段目の単位昇圧回路は、容量素子２３２の第２の電極がク
ロック信号線２２２に電気的に接続される。クロック信号線２２１にはクロック信号ＣＫ
１が入力され、クロック信号線２２２にはクロック信号ＣＫＢ１が入力される。クロック
信号ＣＫ１及びクロック信号ＣＫＢ１は、位相が相反の関係であり、例えばクロック信号
ＣＫ１がハイレベルのとき、クロック信号ＣＫＢ１はローレベルである。クロック信号Ｃ
ＫＢ１としては、例えばクロック信号ＣＫ１の反転信号を用いることができ、クロック信
号ＣＫＢ１は、例えばインバータなどのＮＯＴ回路を用いてクロック信号ＣＫ１の電圧状
態を反転させることにより生成することができる。
さらに初段の単位昇圧回路、すなわち単位昇圧回路２１１＿１における薄膜トランジスタ
２３１は、ソース及びドレインの一方に信号ＩＮ１が入力される。
さらに最終段の単位昇圧回路、すなわち単位昇圧回路２１１＿ｎにおける薄膜トランジス
タ２３１のソース及びドレインの他方の電圧は、昇圧回路の出力信号である信号ＯＵＴ１
の電圧となる。また単位昇圧回路２１１＿ｎにおける容量素子２３２は、第２の電極に電
圧Ｖｃ１が与えられる。電圧Ｖｃ１は任意の値でよく、例えば電圧ＶＨ又は電圧ＶＬと同
じ値の電圧を用いることができる。また、単位昇圧回路２１１＿ｎにおける容量素子２３
２の容量は、他の単位昇圧回路における容量素子２３２の容量より大きくすることが好ま
しい。これにより単位昇圧回路２１１＿ｎの出力信号、すなわち昇圧回路の出力信号であ
る信号ＯＵＴ１の電圧状態をより安定させることができる。
以上のように、本実施の形態の昇圧回路の一例は、ｎ段の単位昇圧回路を有し、それぞれ
の単位昇圧回路は、ダイオード接続された薄膜トランジスタと容量素子を有する構成であ
る。ダイオード接続された薄膜トランジスタとしては、水素濃度が低減され高純度化され
た酸化物半導体膜を有する薄膜トランジスタを用いる。これにより、各ノードの電圧の保
持時間を長くすることができ、また、目的の電圧までの到達時間を短くすることができ、
電圧変換効率を向上させることができる。
次に図２５に示す昇圧回路の動作の一形態について説明する。
図２５に示す昇圧回路の動作は複数の期間に分けて説明することができる。各期間におけ
る動作について以下に説明する。なお、ここで説明する図２５に示す昇圧回路の動作の一
形態では、信号ＩＮ１としてハイレベルの信号が入力され、クロック信号ＣＫ１をハイレ
ベル及びローレベルに周期的に変化するクロック信号とし、クロック信号ＣＫＢ１をクロ
ック信号ＣＫ１の反転クロック信号とし、各単位昇圧回路における薄膜トランジスタ２３
１をＮ型薄膜トランジスタとし、各単位昇圧回路における薄膜トランジスタ２３１の閾値
電圧が同じ値であるとして説明する。
まず第１の期間では、クロック信号ＣＫ１がローレベルになり、クロック信号ＣＫＢ１が
ハイレベルになる。
このとき単位昇圧回路２１１＿１において、ダイオード接続された薄膜トランジスタ２３
１が導通状態になり、ノードＮ＿１の電圧が上昇し始める。ノードＮ＿１の電圧（電圧Ｖ
Ｎ１ともいう）は、ＶＩＮ１（信号ＩＮ１の電圧）－Ｖｔｈ２３１（薄膜トランジスタ２
３１の閾値電圧）まで上昇する。ノードＮ＿１の電圧が電圧ＶＩＮ１－Ｖｔｈ２３１にな
ると、単位昇圧回路２１１＿１におけるダイオード接続された薄膜トランジスタ２３１が
非導通状態になり、ノードＮ＿１は浮遊状態になる。
次に第２の期間では、クロック信号ＣＫ１がハイレベルになり、クロック信号ＣＫＢ１が
ローレベルになる。
このとき、単位昇圧回路２１１＿１において、薄膜トランジスタ２３１は非導通状態に維
持され、ノードＮ＿１は浮遊状態であり、さらに単位昇圧回路２１１＿１における容量素
子２３２の第２の電極に与えられる電圧がＶＨに変化するため、容量素子２３２の第２の
電極に合わせて容量素子２３２の第１の電極の電圧も変化し始める。ノードＮ＿１の電圧
は、ＶＩＮ１－Ｖｔｈ２３１＋ＶＨまで上昇する。このとき容量素子２３２の第１の電極
と第２の電極の間に印加される電圧は、ＶＩＮ－Ｖｔｈ２３１である。このように第２の
期間において、ノードＮ＿１の電圧は、第１の期間におけるノードＮ＿１の電圧が昇圧さ
れた値となる。
さらに、ノードＮ＿１の電圧がＶＩＮ－Ｖｔｈ２３１＋ＶＨになることにより、単位昇圧
回路２１１＿２において、ダイオード接続された薄膜トランジスタ２３１が導通状態にな
り、ノードＮ＿２の電圧が上昇し始める。ノードＮ＿２の電圧（ＶＮ２ともいう）は、Ｖ
Ｎ１－Ｖｔｈ２３１まで上昇する。ノードＮ＿２の電圧がＶＮ１－Ｖｔｈ２３１になると
、単位昇圧回路２１１＿２におけるダイオード接続された薄膜トランジスタ２３１が非導
通状態になり、ノードＮ＿２は浮遊状態になる。
次に第３の期間では、クロック信号ＣＫ１がローレベルになり、クロック信号ＣＫＢ１が
ハイレベルになる。
このとき、単位昇圧回路２１１＿２において、薄膜トランジスタ２３１は非導通状態に維
持され、ノードＮ＿２は浮遊状態であり、さらに単位昇圧回路２１１＿２における容量素
子２３２の第２の電極に与えられる電圧がＶＬからＶＨに変化するため、容量素子２３２
の第２の電極に合わせて容量素子２３２の第１の電極の電圧も変化し始める。ノードＮ＿
２の電圧は、ＶＮ１－Ｖｔｈ２３１＋ＶＨまで上昇する。このとき容量素子２３２の第１
の電極と第２の電極の間に印加される電圧は、ＶＮ１－Ｖｔｈ２３１である。このように
第３の期間において、ノードＮ＿２の電圧は、第２の期間におけるノードＮ＿２の電圧が
昇圧された値となる。
さらに、ノードＮ＿２の電圧がＶＮ１－Ｖｔｈ２３１＋ＶＨになることにより、単位昇圧
回路２１１＿３において、ダイオード接続された薄膜トランジスタ２３１が導通状態にな
り、ノードＮ＿３の電圧が上昇し始める。ノードＮ＿３の電圧（ＶＮ３ともいう）は、Ｖ
Ｎ２－Ｖｔｈ２３１まで上昇する。ノードＮ＿３の電圧がＶＮ２－Ｖｔｈ２３１になると
、単位昇圧回路２１１＿３におけるダイオード接続された薄膜トランジスタ２３１が非導
通状態になり、ノードＮ＿３は浮遊状態になる。
さらに３段目以降の各単位昇圧回路においてもクロック信号ＣＫ１又はクロック信号ＣＫ
Ｂ１がハイレベル又はローレベルに周期的に変化するに従って上記単位昇圧回路と同様の
動作が順次行われ、各ノードＮ＿Ｍの電圧のそれぞれが最大でＶＩＮ１＋Ｍ（ＶＨ－Ｖｔ
ｈ２３１）に昇圧され、信号ＯＵＴ１の電圧は、最大でＶＩＮ１＋ｎ（ＶＨ－Ｖｔｈ２３
１）に昇圧される。このように図２５に示す昇圧回路は、信号ＩＮ１の電圧を昇圧し、昇
圧した電圧の信号ＯＵＴ１を出力信号として出力する。
以上のように、本実施の形態の昇圧回路の一形態では、各単位昇圧回路において昇圧動作
を行うことにより、入力された信号の電圧より大きい電圧の信号を出力信号として出力す
ることができる。
また、本実施の形態の昇圧回路の一形態は、各単位昇圧回路においてダイオード接続され
た薄膜トランジスタが、水素濃度が低減され高純度化された酸化物半導体膜を用いた薄膜
トランジスタである構成である。これにより薄膜トランジスタのリーク電流を低減し、各
ノードの電圧の保持期間を長くすることができ、また昇圧動作による目的の電圧となるま
での到達速度を速くすることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
０１ 電子書籍
０３ 筐体
０５ 表示部
０７ 操作キー
０９ 操作キー
１１ 第１の基板
２９ 半導体装置
２３ シール材
１３ 素子層
１９ 接着材
２１ 表示媒体
１７ 第２の電極
１５ 第２の基板
２５ 接着材
２７ 第３の基板
１０ 表示パネル
３３ ＦＰＣ
３５ 半導体装置
３１ 配線基板
３７ 電力供給装置
１０２Ａ 第２の配線
１０３ 酸化物半導体膜
１０６ 薄膜トランジスタ
１０１ 第１の配線
１０２Ｂ 第３の配線
１０５ 画素電極
１００ 画素
１０４ 容量線
１２３ 走査線駆動回路
１２４ 信号線駆動回路
１２２ 画素部
１２１ 画素
１２０ 第１の基板
２１ 表示媒体
５７ 白色粒子
５１ 充填材
５３ マイクロカプセル
４１ 第１の電極
５５ 黒色粒子
５９ 分散媒
６７ 白色粉粒体
６１ リブ
６３ 空間
６５ 黒色粉粒体
７１ 充填材
７７ 白色領域
７３ マイクロカプセル
７９ 液体
７５ 黒色領域
１１１ 第１の基板
１１２ 下地膜
１１３ ゲート絶縁膜
１１４ 酸化物絶縁膜
１１５ 平坦化絶縁膜
１３３ 書込み期間
１３５ 非書込み期間
１３１ 画像書き換え期間
１３７ 書込み期間
１４３ 書込み期間
１４５ 非書込み期間
１４１ 画像書き換え期間
１４７ 書込み期間
１５５ 蓄電セル
１５７ 端子部
１５９ 端子部
１５１ 蓄電装置
１５３ 外装部材
１７１ 負極集電体
１７３ 負極活物質
１６３ 負極
１６７ セパレータ
１７７ 正極活物質
１７５ 正極集電体
１６５ 正極
１６９ 電解質
４１４ａ 配線
４１５ａ ソース電極またはドレイン電極
４１１ ゲート電極
４１２ 酸化物半導体膜
４１５ｂ ソース電極またはドレイン電極
４１４ｂ 配線
４１０ 薄膜トランジスタ
４０７ 絶縁膜
４００ 第１の基板
４０２ ゲート絶縁膜
４６０ 薄膜トランジスタ
４６５ｂ ソース電極またはドレイン電極
４６１ ゲート電極
４６２ 酸化物半導体膜
４６８ 配線
４５２ ゲート絶縁膜
４６１ａ ゲート電極
４６１ｂ ゲート電極
４６８ 配線
４６４ 配線
４６５ａ２ ソース電極またはドレイン電極
４５７ 絶縁膜
４６５ａ１ ソース電極またはドレイン電極
４５０ 第１の基板
４２２ 絶縁膜
４１２ 酸化物半導体膜
４２５ 薄膜トランジスタ
４１１ ゲート電極
４２７ 導電膜
４２４ 導電膜
４２６ 薄膜トランジスタ
３９４ 第１の基板
３９３ 酸化物半導体膜
３９１ ゲート電極
３９７ ゲート絶縁膜
３９９ 酸化物半導体膜
３９５ａ ソース電極
３９５ｂ ドレイン電極
３９６ 酸化物絶縁膜
３９０ 薄膜トランジスタ
３９２ 酸化物半導体層
３９８ 保護絶縁膜
３００ 第１の基板
３１１ ゲート電極
３３０ 酸化物半導体膜
３０２ ゲート絶縁膜
３３１ 酸化物半導体膜
３１５ａ ソース電極
３１５ｂ ドレイン電極
３１６ 酸化物絶縁膜
３１０ 薄膜トランジスタ
３１３ チャネル形成領域
３１２ 酸化物半導体膜
３０３ 保護絶縁膜
３２２ ゲート絶縁膜
３６１ ゲート電極
３３２ 酸化物半導体膜
３２０ 第１の基板
３６６ 酸化物絶縁膜
３６２ 酸化物半導体膜
３６５ａ ソース電極
３６５ｂ ドレイン電極
３２３ 保護絶縁膜
３６３ チャネル形成領域
３６２ 酸化物半導体膜
３６０ 薄膜トランジスタ
３４０ 第１の基板
３５５ａ ソース電極
３５１ ゲート電極
３４２ ゲート絶縁膜
３５５ｂ ドレイン電極
３４５ 酸化物半導体膜
３４６ 酸化物半導体膜
３４３ 保護絶縁膜
３５６ 酸化物絶縁膜
３５２ 酸化物半導体膜
３５０ 薄膜トランジスタ
３８５ａ ソース電極
３８６ 酸化物絶縁膜
３７３ 保護絶縁膜
３８５ｂ ドレイン電極
３７２ｂ 第２のゲート絶縁膜
３７２ａ 第１のゲート絶縁膜
３８２ 酸化物半導体膜
３８０ 薄膜トランジスタ
３８１ ゲート電極
３７０ 第１の基板
８０ タッチセンサ部
８１ 第３の電極
８３ スペーサ
８５ 第４の電極
８７ 第４の基板
９０ アンテナ
９１ 外部電力供給装置
９３ アンテナ回路
９５ 整流回路
９７ 充電回路
９９ 安定化電源回路
２０１ 電子書籍
２０３ 綴じ部
２０５ 表示パネル
２０７ 表示パネル
２０９ 表示部
２２１ 信号線
２２２ クロック信号線
２３１ 薄膜トランジスタ
２３２ 容量素子

Claims (1)

  1. 二次イオン質量分析法で検出される水素濃度が５×１０１９／ｃｍ３以下であり、キャリア濃度が５×１０１４／ｃｍ３以下である酸化物半導体膜がゲート電極と重畳するように設けられた薄膜トランジスタと、
    前記薄膜トランジスタに接続する画素電極と、
    前記画素電極に対向する共通電極と、
    前記画素電極及び前記共通電極の間に表示媒体を有する表示パネルと、を有することを特徴とする電子書籍。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201108104A (en) * 2009-08-31 2011-03-01 Walton Advanced Eng Inc Integrated circuit module with display device
KR101801959B1 (ko) 2009-10-21 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 액정 표시 장치를 구비하는 전자기기
JP5947000B2 (ja) 2010-07-01 2016-07-06 株式会社半導体エネルギー研究所 電界駆動型表示装置
TWI423346B (zh) * 2010-10-26 2014-01-11 Au Optronics Corp 薄膜電晶體及其製造方法
US9781783B2 (en) * 2011-04-15 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, display device, light-emitting system, and display system
WO2013146333A1 (en) * 2012-03-30 2013-10-03 Semiconductor Energy Laboratory Co., Ltd. Touchscreen, driving method thereof, and touchscreen module
TWI471839B (zh) * 2012-04-03 2015-02-01 Wintek Corp 整合發光元件與電子書的顯示器與其驅動的方法
JP6016455B2 (ja) * 2012-05-23 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
KR102141977B1 (ko) 2012-07-20 2020-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
US8947158B2 (en) * 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI600959B (zh) * 2013-01-24 2017-10-01 達意科技股份有限公司 電泳顯示器及其面板的驅動方法
TWI505164B (zh) * 2013-09-26 2015-10-21 Ye Xin Technology Consulting Co Ltd 觸控裝置
US9461500B2 (en) * 2013-11-21 2016-10-04 Htc Corporation Wireless charging receiving device and wireless charging system using the same
TWI533279B (zh) * 2013-12-27 2016-05-11 元太科技工業股份有限公司 電子書寫裝置及其驅動方法
US10204898B2 (en) 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR101636146B1 (ko) * 2014-09-16 2016-07-07 한양대학교 산학협력단 박막 트랜지스터 및 그 제조 방법
CN106533274A (zh) * 2015-09-11 2017-03-22 德昌电机(深圳)有限公司 电动工具
US10394284B2 (en) 2016-06-08 2019-08-27 Semiconductor Energy Laboratory Co., Ltd. Electronic device and method for driving the electronic device
JP6822114B2 (ja) * 2016-12-13 2021-01-27 天馬微電子有限公司 表示装置、トランジスタ回路及び薄膜トランジスタの駆動方法
KR102078403B1 (ko) 2017-04-27 2020-04-07 주식회사 엘지화학 전기변색소자
JP6924943B2 (ja) * 2017-05-12 2021-08-25 東京エレクトロン株式会社 成膜方法及び成膜装置
US11353759B2 (en) 2018-09-17 2022-06-07 Nuclera Nucleics Ltd. Backplanes with hexagonal and triangular electrodes
KR102186882B1 (ko) * 2018-11-30 2020-12-04 한국생산기술연구원 저온 용액 공정 산화물 박막 트랜지스터 및 그 제조 방법
CN110850627A (zh) * 2019-11-29 2020-02-28 厦门天马微电子有限公司 一种显示面板及显示装置
US11513578B1 (en) * 2020-02-03 2022-11-29 Meta Platforms Technologies, Llc Power management system for an artificial reality system
DE102021121623A1 (de) 2021-08-19 2023-02-23 Olympus Winter & Ibe Gmbh Medizingerät und Verfahren zum Betrieb eines Medizingeräts

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008129314A (ja) * 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
JP2009004757A (ja) * 2007-05-18 2009-01-08 Semiconductor Energy Lab Co Ltd 半導体装置および表示装置

Family Cites Families (149)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH07101268B2 (ja) 1987-02-25 1995-11-01 日本電信電話株式会社 薄膜トランジスタアレイ
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03163530A (ja) * 1989-11-22 1991-07-15 Sharp Corp アクティブマトリクス表示装置
US5305128A (en) 1989-12-22 1994-04-19 North American Philips Corporation Active matrix electro-optic display device with storage capacitors and projection color apparatus employing same
EP0434161B1 (en) 1989-12-22 1995-08-30 Koninklijke Philips Electronics N.V. Active matrix electro-optic display device with storage capacitors and projection color apparatus employing same
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5847413A (en) 1994-08-31 1998-12-08 Semiconductor Energy Laboratory Co., Ltd. Differential amplifier circuit and analog buffer
JP4293434B2 (ja) * 1994-08-31 2009-07-08 株式会社半導体エネルギー研究所 液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1091099A (ja) 1996-09-18 1998-04-10 Toshiba Corp 液晶表示装置
JPH10198292A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW404070B (en) 1999-02-02 2000-09-01 Nat Science Council Poly-silicon thin film transistor process
JP3064790U (ja) * 1999-06-11 2000-01-21 株式会社バンダイ 電子装置
JP3974305B2 (ja) * 1999-06-18 2007-09-12 エルジー フィリップス エルシーディー カンパニー リミテッド エッチング剤及びこれを用いた電子機器用基板の製造方法と電子機器
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6620719B1 (en) * 2000-03-31 2003-09-16 International Business Machines Corporation Method of forming ohmic contacts using a self doping layer for thin-film transistors
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TWI313059B (ja) * 2000-12-08 2009-08-01 Sony Corporatio
JP4586266B2 (ja) * 2000-12-18 2010-11-24 ソニー株式会社 薄膜トランジスタ製造システム及び物体表面の評価装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4464053B2 (ja) * 2003-02-04 2010-05-19 株式会社東海理化電機製作所 携帯機
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006005116A (ja) * 2004-06-17 2006-01-05 Casio Comput Co Ltd 膜形成方法、半導体膜、及び積層絶縁膜
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7838347B2 (en) * 2005-08-12 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of display device
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4958253B2 (ja) 2005-09-02 2012-06-20 財団法人高知県産業振興センター 薄膜トランジスタ
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
CN101336485B (zh) * 2005-12-02 2012-09-26 出光兴产株式会社 Tft基板及tft基板的制造方法
JP5111758B2 (ja) * 2005-12-19 2013-01-09 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
EP2924498A1 (en) * 2006-04-06 2015-09-30 Semiconductor Energy Laboratory Co, Ltd. Liquid crystal desplay device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5312728B2 (ja) 2006-04-28 2013-10-09 凸版印刷株式会社 表示装置およびその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR20080023907A (ko) * 2006-09-12 2008-03-17 삼성전자주식회사 전기 영동 표시 장치 및 그 제조 방법
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP2008089884A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 表示素子
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5205042B2 (ja) * 2006-12-20 2013-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20080150901A1 (en) * 2006-12-22 2008-06-26 Robert Lowles Integrated Liquid Crystal Display And Touchscreen For An Electronic Device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP5261979B2 (ja) 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
JP5272342B2 (ja) 2007-07-13 2013-08-28 凸版印刷株式会社 薄膜トランジスタ基板の製造方法及び画像表示装置
JP5395384B2 (ja) * 2007-09-07 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP2009117620A (ja) 2007-11-07 2009-05-28 Casio Comput Co Ltd 画像読取装置およびその製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101516034B1 (ko) * 2007-12-25 2015-05-04 이데미쓰 고산 가부시키가이샤 산화물 반도체 전계효과형 트랜지스터 및 그의 제조 방법
US8704217B2 (en) * 2008-01-17 2014-04-22 Idemitsu Kosan Co., Ltd. Field effect transistor, semiconductor device and semiconductor device manufacturing method
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5360968B2 (ja) * 2008-03-03 2013-12-04 パナソニック株式会社 情報処理装置および集積回路
KR100975204B1 (ko) * 2008-08-04 2010-08-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101515382B1 (ko) * 2008-08-26 2015-04-27 삼성디스플레이 주식회사 박막 트랜지스터 표시판
CN103928476A (zh) * 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
JP2010122651A (ja) * 2008-10-22 2010-06-03 Konica Minolta Holdings Inc 表示素子
JP5504008B2 (ja) * 2009-03-06 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
TWI617029B (zh) * 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
US8832574B2 (en) * 2009-06-30 2014-09-09 Nokia Corporation Apparatus and associated methods
WO2011010541A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008129314A (ja) * 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
JP2009004757A (ja) * 2007-05-18 2009-01-08 Semiconductor Energy Lab Co Ltd 半導体装置および表示装置

Also Published As

Publication number Publication date
TWI505006B (zh) 2015-10-21
US20110090186A1 (en) 2011-04-21
JP2019165255A (ja) 2019-09-26
TWI607271B (zh) 2017-12-01
JP6546220B2 (ja) 2019-07-17
TW201810686A (zh) 2018-03-16
TWI645569B (zh) 2018-12-21
JP6170589B2 (ja) 2017-07-26
JP6719624B2 (ja) 2020-07-08
JP5779330B2 (ja) 2015-09-16
JP2014232325A (ja) 2014-12-11
US9245484B2 (en) 2016-01-26
JP2011107697A (ja) 2011-06-02
WO2011048923A1 (en) 2011-04-28
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