WO2010110179A1

WO2010110179A1 - アクティブ素子基板とその製造方法、及びこの製造方法で製造したアクティブ素子基板を用いた表示装置

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Publication number: WO2010110179A1
Application number: PCT/JP2010/054724
Authority: WO
Inventors: 齊藤　裕; 洋一野田; 山元　良高
Original assignee: 株式会社フューチャービジョン
Priority date: 2009-03-23
Filing date: 2010-03-12
Publication date: 2010-09-30
Also published as: US20120068202A1; CN102388413A; JPWO2010110179A1

Abstract

　ホトリソプロセス数を削減し、製造コストを低減したアクティブ素子基板とその製造方法、及びこの製造方法で製造したアクティブ素子基板を用いた表示装置を提供する。　表示装置を構成するアクティブ基板に画素を形成するプロセスに、アクティブ素子と表示電極を塗布方式で形成したホトレジスト膜又は黒色ホトレジスト膜をハーフトーン露光してバンク、或いはエッチングパターンを形成して絶縁膜を加工すると共に、透明導電膜やカラーフィルタをインクジェット法を用いて形成する。

Description

アクティブ素子基板とその製造方法、及びこの製造方法で製造したアクティブ素子基板を用いた表示装置

　本発明は、薄膜トランジスタ等の薄膜素子を形成したアクティブ素子基板（アクティブ基板、ＴＦＴ基板）で構成される表示装置に係り、特に上記アクティブ素子基板とその製造方法、およびこの製造方法で製造したアクティブ素子基板を用いた表示装置に関する。

　液晶表示装置や有機ＥＬ表示装置などのアクティブ方式のフラットパネル型の表示装置（ＦＰＤ）では、薄膜トランジスタを典型とするアクティブ素子を用いて画素部が形成される。以下では、アクティブ素子として薄膜トランジスタを例として説明する。画素部を形成する薄膜トランジスタとしては、ガラス板などの絶縁基板上にゲート電極を形成し、この上にチャネル領域やソース／ドレイン領域などの半導体層と絶縁層を積層した逆スタガ型の構造のものが多く用いられている。

　このような薄膜トランジスタと、ゲート電極に信号を供給するための走査線（ゲート線）、ソース電極にデータ信号を供給するためのデータ線（信号線とも言う）、ドレイン電極と接続されて液晶層に電圧を印加するための一方の表示電極（例えば、画素電極）、などの要素を組合せて液晶表示装置の画素回路が構成される。なお、ソース電極とドレイン電極とは動作中に入れ替わるがここでは上記のように固定して説明する。この画素回路をマトリクス状に配列した絶縁基板（以下、画素アレイ基板、薄膜トランジスタ基板（ＴＦＴ基板）、あるいはアクティブマトリクス基板とも言う）と、カラーフィルタ及びカラーフィルタの周囲を遮光する遮光膜（一般にブラックマトリックスと称する）、必要により他方の表示電極（例えば、対向電極、コモン電極とも言う）などが形成された対向基板とを貼り合わせて、これらの間に液晶を封入することにより液晶パネルが構成される。また、アクティブ基板側にコモン電極を設けるものもＩＰＳモードやＦＦＳモードとして知られている。そして、これらの液晶パネルに駆動回路やバックライトなどの周辺部材を取り付けて液晶表示装置が構成される。なお、画素電極あるいは対向電極を一方の表示電極とした場合、対向電極あるいは画素電極を他方の表示電極とするが、後述する実施の形態では、何れか一方を画素電極あるいは対向電極、何れか他方を対向電極あるいは画素電極として具体的にして説明する。

　上記のアクティブマトリックス基板のホトリソグラフィプロセス（単にホトリソプロセスとも言う）の繰り返し数を低減する方法として特許文献１がある。特許文献１では、ゲート線を形成した基板上に、ゲート絶縁膜、シリコンを好適とする半導体層、オーミックコンタクト層（ｎ^＋層）を化学的気相堆積（ＣＶＤ）法で順次形成する。更に、その上にソース電極／ドレイン電極となるメタル薄膜をスパッタリングにて形成する。この上に感光性レジスト（ホトレジスト）を塗布し、ハーフトーン露光法により１回のホトリソプロセスで、ソース電極／ドレイン電極のパターニングと半導体層のアイランド（能動層アイランド）の形成及びオーミックコンタクト層のチャネル部のエッチング除去を同時に実現している。

　また、特許文献２には、ハーフトーン露光法を用いたアクティブマトリックス基板の製造方法として、２回のハーフトーン露光法と２回の通常の露光法の４回のホトリソプロセスでＴＮモード、ＭＶＡモード、ＩＰＳモードのアクティブマトリックス基板を形成する方法が開示されている。

　対向基板にカラーフィルタを設けるものが多いが、特許文献３ではカラーフィルタは対向基板でなくアクティブマトリックス基板の画素電極上に形成している。このカラーフィルタを形成するため、画素領域全面にレジストをパターニングして形成した土手（バンク）を設け、このバンクで形成される凹み（溝）の中に着色したインクを塗布して各色のカラー単位画素（カラーセル）を形成後、このカラーセルの周囲に黒色系の着色剤を含んだインクをインクジェット装置により滴下し塗布して遮光層（ブラックマトリクス）を形成している。

　特許文献４では、アクティブマトリックス基板の薄膜トランジスタ（ＴＦＴ）間に開口領域を設けここに硬化性インクをインクジェット装置によって滴下して塗布し、硬化させることでカラーフィルタを形成し、この上に画素電極を形成している。

　そして、特許文献５は、ゲート線、保持容量線を形成した絶縁基板上に、ゲート絶縁膜、半導体層のアイランド及びチャネル領域を形成後、データ線、ソース電極／ドレイン電極、及びカラーフィルタと画素電極の形成用溝をインクジェット装置によりポリイミド膜によるバンクを形成し、それぞれのバンクの溝に所定のインクをインクジェット装置にて滴下し塗布する方法を開示している。特に、画素電極を形成するバンクの溝にはカラーフィルタ用インクを滴下し塗布した後、その上面に画素電極となる導電性インクをインクジェット装置で滴下し塗布する。この画素電極とドレイン電極の一部を接続し、データ線とソース電極の一部を接続してアクティブマトリックス基板を製作している。

特開平１０−１６３１７４号公報

特開２００７−３１０３３４号公報

特開平７−１３４２９０号公報

特開平９−２９２６３３号公報

特開２００３−３１５８２９号公報

　上記の液晶表示装置の製造では、ＣＶＤやスパッタリングなどの真空中の気相堆積法により薄膜を形成し、形成した薄膜のパターニングにはホトレジストの塗布、マスク露光、現像、等のプロセスを経て、不要な部分をエッチングにより除去するというホトリソプロセスを何度か繰返すことにより行われる。そのためアクティブマトリックス基板の製造には多くのプロセスを要し、製造コストの高いものとなっている。

　また、カラーフィルタを対向基板に設けている液晶表示装置では、アクティブマトリックス基板の画素の光透過部とカラーフィルタとの合わせ位置精度を考慮して画素電極の光透過部よりカラーフィルタの各セルが小さくなるようにブラックマトリックスを形成している。そのため、画素の開口率が小さくなってしまい、結果として液晶表示装置の消費電力を大きくしてしまう。

　カラーフィルタをアクティブマトリックス基板の画素アレイ上に形成する方法も提案されているが、カラーフィルタを形成するための専用のバンクを製作するためのホトリソプロセスを必要とするなど、製造プロセス数は充分には削減されていない。

　本発明の目的は、ホトリソプロセス数を削減し、製造コストを低減したアクティブ素子基板とその製造方法、及びこの製造方法で製造したアクティブ素子基板を用いた表示装置を提供することにある。

　本発明は、表示装置を構成するアクティブ基板における薄膜トランジスタ等の薄膜素子の形成プロセスにスリットコート法を好適とするレジスト塗布方式でホトレジスト膜を形成する方法を採用すると共に、当該感光性レジスト膜のパターニングにハーフトーン露光法を用いることを特徴とする。

　本発明では、ホトトリソプロセス数を削減することにより、アクティブマトリックス基板及び液晶表示装置を全体として少ないプロセス数で安価に製造可能であるため、ハーフトーン露光法をインクジェット法のインクの受容体であるレジストで形成したバンク溝の形成に適用したことを特徴とする。以下では、バンクで囲まれた凹み（バンク溝）を単にバンクということもある。

　なお、液晶表示装置において、その対向基板との合わせ精度の問題から表示装置の光透過部が画素電極の光透過部より小さくなる問題に対しては、カラーフィルタをアクティブマトリックス基板の画素アレイ上に形成することとし、かつカラーフィルタ形成用のバンクと画素電極形成用のバンクを共通とすることにより開口率を向上する。

　また、この共通のバンクをハーフトーン露光法で形成することによって、ゲート線の端子部とデータ線の端子部を被覆するゲート絶縁膜をエッチングし、かつデータ線とその端子部の接続部を露出しすることで、工程数も大幅に短縮でき、表示装置の開口率も大幅に向上させることが可能となり、結果として液晶表示装置の消費電力を低減する。更に、前記のようにカラーフィルタをアクティブマトリックス基板の画素アレイ上に形成することにより、対向基板との合わせ精度が不要となることから、対向基板の材質としてはアクティブマトリックス基板とは異なる材質の基板で良く、安価なガラス基板や光透過率の高いプラスチック基板の採用も可能となり、大幅な材料費の低減が可能となる。

　また、ＦＦＳモードの液晶表示装置に関しては、ゲート線とゲート電極と同層にコモン線を形成したアクティブマトリックス基板の画素上に、先ずカラーフィルタを形成する。このカラーフィルタ上に透明な画素電極をベタ形成した後、層間絶縁膜をＣＶＤで形成する。この上にホトレジストを塗布し、ハーフトーン露光法でパターニングして櫛歯状のコモン電極（共通電極、対向電極）形成用の光透過性の高いレジスト材料からなるバンクを形成する。その後、コモン電極をコモン線に接続するコモン電極接続部の層間絶縁膜をエッチングにより除去してコモン電極接続電極を露出させ、櫛歯電極形成用バンク溝の底面を覆っているバンク材をアッシング処理で除去した後、櫛歯状のレジストパターンに、インクジェット法にて櫛歯状の透明なコモン電極を形成することでプロセス数を大幅に低減させると共に、表示装置の開口率も大幅に向上させ、対向基板の材質としてはアクティブマトリックス基板とは異なる材質の基板で良く、安価なガラス基板や光透過率の高いプラスチック基板の採用で、材料費を大幅に低減させた表示装置を提供することができる。

[規則91に基づく訂正 24.03.2010]　
　図１は本発明に係る実施例１における第１ホトリソプロセスのステップと第２ホトリソプロセスのステップの説明図である。
　図２Ａは本発明に係る実施例１におけるプロセスを説明する平面図である。
　図２Ｂは図２ＡのＡ−Ａ線に沿った断面図である。
　図２Ｃは図２ＡのＡ−Ａ線に沿った図２Ｂに続くプロセスを説明する断面図である。
　図３Ａは図１Ａの第２ホトリソプロセスで形成された薄膜トランジスタ、データ線、ソース電極およびドレイン電極を説明するアクティブ素子基板の要部平面図である。
　図３Ｂは図３ＡのＢ−Ｂ線に沿ったレジストを所定のパターンにパターニングした状態を示す断面図である。
　図３Ｃは図３ＡのＢ−Ｂ線に沿ったパターニングしたレジストをエッチングマスクとして薄膜トランジスタのアイランド部分と付加容量部分を残すエッチングを行った状態を示す断面図である。
　図３Ｄは図３ＡのＢ−Ｂ線に沿ったレジストをアッシングしてレジスト膜を減厚してハーフトーン露光部分３０２を開口させ、下層のソース／ドレインメタルをエッチングして半導体アイランドを形成した状態を示す断面図である。
　図３Ｅは図３ＡのＢ−Ｂ線に沿った半導体アイランドの形成後に上層のホトレジストを除去した状態を示す断面図である。
　図４Ａは本発明に係る実施例１の第３ホトリソプロセスにおけるステップを説明する図である。
　図４Ｂは第３ホトリソプロセスで画素電極を形成した状態を示す画素部の要部平面図である。
　図４Ｃは画素電極の形成過程の要部を説明する図４ＢのＣ−Ｃ線に沿った断面図である。
　図４Ｄは画素電極の形成過程の要部を説明する図４ＢのＣ−Ｃ線に沿った図４Ｃに続く断面図である。
　図４Ｅは画素電極の形成過程の要部を説明する図４ＢのＣ−Ｃ線に沿った図４Ｄに続く断面図である。
　図５Ａは本発明の実施例１に係る端子部の構成を説明する要部平面図である。
　図５Ｂは図５ＡのＤ−Ｄ線に沿った断面図である。
　図５Ｃは図５ＡのＤ−Ｄ線に沿った図５Ｂに続くプロセスを説明する断面図である。
　図５Ｄは図５ＡのＤ−Ｄ線に沿った図５Ｃに続くプロセスを説明する断面図である。
　図５Ｅは図５ＡのＤ−Ｄ線に沿った図５Ｄに続くプロセスを説明する断面図である。
　図６Ａは本発明に係る実施例２の第３ホトリソプロセスにおけるステップを説明する図である。
　図６Ｂは第３ホトリソプロセスで黒色ホトレジストを塗布し、ハーフトーン露光を施した状態を示す画素部の要部平面図である。
　図６Ｃは図６ＢのＥ−Ｅ線に沿った断面図である。
　図６Ｄは図６ＢのＥ−Ｅ線に沿った図６Ｃに続くプロセスを説明する断面図である。
　図６Ｅは図６ＢのＥ−Ｅ線に沿った図６Ｄに続くプロセスを説明する断面図である。
　図６Ｆは図６ＢのＥ−Ｅ線に沿った図６Ｅに続くプロセスを説明する断面図である。
　図７Ａは本発明の実施例２に係る端子部の構成を説明するアクティブ素子基板の要部平面図である。
　図７Ｂは図７ＡのＦ−Ｆ線に沿った断面図である。
　図７Ｃは図７ＡのＦ−Ｆ線に沿った７Ｂに続くプロセスを説明する断面図である。
　図７Ｄは図７ＡのＦ−Ｆ線に沿った７Ｃに続くプロセスを説明する断面図である。
　図７Ｅは図７ＡのＦ−Ｆ線に沿った７Ｄに続くプロセスを説明する断面図である。
　図８は本発明に係る実施例３の第３ホトリソプロセスにおけるステップを説明する図である。
　図８Ａは本発明の実施例３に係るアクティブ素子基板の画素部の要部平面図である。
　図８Ｂはレジストをハーフトーン露光した状態を示す図８ＡのＵ−Ｕ線に沿った断面図である。
　図８Ｃは図８Ｂでパターニングしたレジストをアッシングした状態を示す図８ＡのＵ−Ｕ線に沿った断面図である。
　図８Ｄは図８Ｃのレジストをバンクとして必要な領域内にインク滴を貯留させてドレイン電極に接続した画素電極を形成した状態を示す図８ＡのＵ−Ｕ線に沿った断面図である。
　図９Ａは本発明の実施例３に係るアクティブ素子基板の端子部の要部平面図である。
　図９Ｂはレジスト塗布からデータ線とデータ線端子の接続までのプロセスを示す図９ＡのＶ−Ｖ線に沿った断面図である。
　図９Ｃはレジスト塗布からデータ線とデータ線端子の接続までのプロセスを示す図９Ｂに続く図９ＡのＶ−Ｖ線に沿った断面図である。
　図９Ｄはレジスト塗布からデータ線とデータ線端子の接続までのプロセスを示す図９Ｃに続く図９ＡのＶ−Ｖ線に沿った断面図である。
　図９Ｅはレジスト塗布からデータ線とデータ線端子の接続までのプロセスを示す図９Ｄに続く図９ＡのＶ−Ｖ線に沿った断面図である。
　図９Ｆはレジスト塗布からコモン線とコモン電極接続部の接続までのプロセスを示す図９ＡのＷ−Ｗ線に沿った断面図である。
　図９Ｇはレジスト塗布からコモン線とコモン電極接続部の接続までのプロセスを示す図９Ｆに続く図９ＡのＷ−Ｗ線に沿った断面図である。
　図９Ｈはレジスト塗布からコモン線とコモン電極接続部の接続までのプロセスを示す図９Ｇに続く図９ＡのＷ−Ｗ線に沿った断面図である。
　図９Ｉはレジスト塗布からコモン線とコモン電極接続部の接続までのプロセスを示す図９Ｈに続く図９ＡのＷ−Ｗ線に沿った断面図である。
　図１０Ａは本発明の実施例３に係る画素電極の上方に櫛型のコモン電極を形成するアクティブ素子基板のホトリソプロセスの説明図である。
　図１０Ｂは本発明の実施例３に係る画素電極の上にコモン電極を形成した状態を説明するアクティブ素子基板の画素部の要部平面図である。
　図１０Ｃは図１０ＢのＸ−Ｘ線に沿った断面図である。
　図１０Ｄは図１０ＢのＸ−Ｘ線に沿った図１０Ｃに続くプロセスを説明する断面図である。
　図１１Ａは本発明の実施例３に係る画素電極の上にコモン電極を形成した状態を説明するアクティブ素子基板の端子部の要部平面図である。
　図１１Ｂは画素電極の上にコモン電極を形成するプロセスを説明する図１０ＢのＹ−Ｙ線に沿った断面図である。
　図１１Ｃは画素電極の上にコモン電極を形成するプロセスを説明する図１０ＢのＹ−Ｙ線に沿った図１１Ｂに続く断面図である。
　図１１Ｄは画素電極の上にコモン電極を形成するプロセスを説明する図１０ＢのＹ−Ｙ線に沿った図１１Ｃに続く断面図である。
　図１１Ｅは画素電極の上にコモン電極を形成するプロセスを説明する図１０ＢのＹ−Ｙ線に沿った図１１Ｄに続く断面図である。
　図１２Ａは本発明に係る実施例４の第４ホトリソプロセスにおけるステップを説明する図である。
　図１２Ｂは本発明に係る実施例４の画素電極を形成した基板の画素部の要部平面図である。
　図１２Ｃは図１２ＢのＺ−Ｚ線に沿った断面図である。
　図１２Ｄは図１２ＢのＺ−Ｚ線に沿った図１２Ｃに続くプロセスを説明する断面図である。
　図１３Ａは図１２ＢのＡＡ−ＡＡ線に沿った断面図である。
　図１３Ｂは図１２ＢのＡＡ−ＡＡ線に沿った図１３Ａに続く断面図である。
　図１４Ａは本発明の実施例４のコモン電極の形成プロセスステップを説明する図である。
　図１４Ｂは本発明の実施例４の画素部の要部平面図である
　図１４Ｃは図１４ＢのＢＢ−ＢＢ線に沿った断面図である。
　図１４Ｄは図１４ＢのＢＢ−ＢＢ線に沿った図１４Ｃに続くプロセスを説明する断面図である。
　図１５Ａは図１４ＢのＣＣ−ＣＣ線に沿った断面図である。
　図１５Ｂは図１４ＢのＣＣ−ＣＣ線に沿った図１５Ａに続くプロセスを説明する断面図である。
　図１６は本発明の実施例５に係るゲート線とゲート電極およびコモン線を形成し、薄膜トランジスタのチャネルを形成したＴＦＴ基板にカラーフィルタと画素電極を形成するＦＦＳ−ＣＯＡ方式液晶表示装置のプロセスを説明する図である。
　図１７Ａは本発明の実施例５に係るアクティブ素子基板の画像部の要部平面図である。
　図１７Ｂは図１７ＡのＥ−Ｅ線に沿った断面図である。
　図１７Ｃは図１７ＡのＥ−Ｅ線に沿った図１７Ｂに続くプロセスを説明する断面図である。
　図１７Ｄは図１７ＡのＥ−Ｅ線に沿った図１７Ｃに続くプロセスを説明する断面図である
　図１７Ｅは図１７ＡのＥ−Ｅ線に沿った図１７Ｄに続くプロセスを説明する断面図である
　図１８Ａはコモン電極とコモン線との接続プロセスを説明する図１７ＡのＧ−Ｇ線に沿った断面図である。
　図１８Ｂはコモン電極とコモン線との接続プロセスを説明する図１７ＡのＧ−Ｇ線に沿った図１８Ａに続く断面図である。
　図１８Ｃはコモン電極とコモン線との接続プロセスを説明する図１７ＡのＧ−Ｇ線に沿った図１８Ｂに続く断面図である。
　図１８Ｄはコモン電極とコモン線との接続プロセスを説明する図１７ＡのＧ−Ｇ線に沿った図１８Ｃに続く断面図である。
　図１８Ｅはコモン電極とコモン線との接続プロセスを説明する図１７ＡのＧ−Ｇ線に沿った図１８Ｄに続く断面図である。
　図１９Ａは本発明の実施例５に係るアクティブ素子基板の端子部の要部平面図である。
　図１９Ｂは図１９ＡのＦ−Ｆ線に沿った断面図である。
　図１９Ｃは図１９ＡのＦ−Ｆ線に沿った図１９Ｂに続くプロセスを説明する断面図である。
　図１９Ｄは図１９ＡのＦ−Ｆ線に沿った図１９Ｃに続くプロセスを説明する断面図である。
　図１９Ｅは図１９ＡのＦ−Ｆ線に沿った図１９Ｄに続くプロセスを説明する断面図である。
　図２０は本発明の実施例５に係るアクティブ素子基板のコモン電極接続部の形成プロセスを説明する図である。
　図２０Ａは本発明の実施例５に係るアクティブ素子基板の画素部の平面図である。
　図２０Ｂは図２０ＡのＨ−Ｈ線に沿った断面図である。
　図２０Ｃは図２０ＡのＨ−Ｈ線に沿った図２０Ｂに続くプロセスを説明する断面図である。
　図２０Ｄは図２０ＡのＪ−Ｊ線に沿った断面図である。
　図２０Ｅは図２０ＡのＪ−Ｊ線に沿った図２０Ｄに続くプロセスを説明する断面図である。
　図２１は本発明の実施例５に係るアクティブ素子基板のコモン電極の形成プロセスを説明する図である。
　図２１Ａは本発明の実施例５に係るアクティブ素子基板の櫛歯状コモン電極の平面図である。
　図２１Ｂは図２１ＡのＫ−Ｋ線に沿った断面図である。
　図２１Ｃは図２１ＡのＫ−Ｋ線に沿った図２１Ｂに続くプロセスを説明する断面図である。
　図２１Ｄは図２１ＡのＬ−Ｌ線に沿った断面図である。
　図２１Ｅは図２１ＡのＬ−Ｌ線に沿った図２１Ｄに続くプロセスを説明する断面図である。
　図２２は本発明の実施例６に係るアクティブ素子基板にコモン電極を形成するプロセスを説明する図である。
　図２３Ａは本発明の実施例６に係るアクティブ素子基板の画素部の平面図である。
　図２３Ｂは本発明の実施例６に係るアクティブ素子基板の図２３ＡのＭ−Ｍ線に沿った断面図である。
　図２３Ｃは本発明の実施例６に係るアクティブ素子基板の図２３ＡのＭ−Ｍ線に沿った図２３Ｂに続くプロセスを説明する断面図である。
　図２４Ａは本発明の実施例６に係るアクティブ素子基板の端子部の平面図である。
　図２４Ｂは発明の実施例６に係るアクティブ素子基板の図２３ＡのＮ−Ｎ線に沿った断面図である。
　図２４Ｃは発明の実施例６に係るアクティブ素子基板の図２３ＡのＮ−Ｎ線に沿った図２４Ｂに続くプロセスを説明する断面図である。
　図２４Ｄは発明の実施例６に係るアクティブ素子基板の図２３ＡのＮ−Ｎ線に沿った図２４Ｃに続くプロセスを説明する断面図である。
　図２４Ｅは発明の実施例６に係るアクティブ素子基板の図２３ＡのＮ−Ｎ線に沿った図２４Ｄに続くプロセスを説明する断面図である。
　図２５は本発明の実施例７に係るマルチドメイン垂直配向（ＭＶＡ）方式のＴＦＴ基板の形成プロセスを説明する図である。
　図２６Ａは本発明の実施例７の画素をスリット状に分割するマルチドメイン垂直配向（ＭＶＡ）方式に係るＴＦＴ基板の１画素部分を示す平面図である。
　図２６Ｂは本発明の実施例７に係るＴＦＴ基板の図２６ＡのＯ−Ｏ線に沿った断面図である。
　図２６Ｃは本発明の実施例７に係るマルチドメイン垂直配向（ＭＶＡ）方式の画素上に突起物を設ける他の画素電極の構成を説明する１画素の平面図である。
　図２６Ｄは図２６ＣのＰ−Ｐ線に沿った断面図である。
　図２６Ｅは図２６ＣのＰ−Ｐ線に沿った図２６Ｄに続くプロセスを説明する断面図である。
　図２７は本発明の実施例８に係るカラーフィルタがＴＦＴ基板側に設けたマルチドメイン垂直配向（ＭＶＡ—ＣＯＡ）方式のＴＦＴ基板の形成プロセスを説明する図である。
　図２８Ａは本発明の実施例８の画素をスリット状に分割するマルチドメイン垂直配向（ＭＶＡ）方式に係るＴＦＴ基板の１画素部分を示す平面図である。
　図２８Ｂは図２８ＡのＱ−Ｑ線に沿った断面図である。
　図２８Ｃは本発明の実施例８に係るマルチドメイン垂直配向（ＭＶＡ−ＣＯＡ）方式の画素上に突起物を設ける他の画素電極の構成を説明する１画素の平面図である。
　図２８Ｄは図２８ＣのＲ−Ｒ線に沿った断面図である。
　図２８Ｅは図２８ＣのＲ−Ｒ線に沿った図２８Ｄに続くプロセスを説明する断面図である。
　図２９は本発明の実施例９に係るカラーフィルタをＴＦＴ基板側に設けたマルチドメイン垂直配向（ＭＶＡ—ＣＯＡ）方式のＴＦＴ基板の第３ホトリソ形成プロセスを説明する図である。
　図３０Ａは第３ホトリソプロセスで黒色ホトレジストを塗布し、ハーフトーン露光を施した状態を示す画像部の要部平面図である。
　図３０Ｂは図２９のステップ（Ｓ−６３）で説明した第３ホトリソ処理した状態を示す図３０ＡのＥ−Ｅ線に沿った断面図である。
　図３０Ｃは図３０ＡのＥ−Ｅ線に沿った図３０Ｂに続くプロセスを説明する断面図である。
　図３０Ｄは図３０ＡのＥ−Ｅ線に沿った図３０Ｃに続くプロセスを説明する断面図である。
　図３０Ｅは図３０ＡのＥ−Ｅ線に沿った図３０Ｄに続くプロセスを説明する断面図である。
　図３１Ａは本発明の実施例９の画素をスリット状に分割するマルチドメイン垂直配向（ＭＶＡ）方式に係るＴＦＴ基板の１画素部分を示す平面図である。
　図３１Ｂは図３１ＡのＳ−Ｓ線に沿った断面図である
　図３１Ｃは図３１ＡのＳ−Ｓ線に沿った断面図である
　図３２Ａは本発明の実施例９に係るカラーフィルタをＴＦＴ基板側に設けたマルチドメイン垂直配向（ＭＶＡ−ＣＯＡ）方式の画素上に突起物を設ける他の画素電極の構成を説明する１画素の平面図である。
　図３２Ｂは図３２ＡのＴ−Ｔ線に沿った断面図である。
　図３３Ａは本発明の実施例１０に係るカラーフィルタをＴＦＴ基板側に設けた画素電極構成において、カラーフィルタ及び画素電極等を形成するバンクを２層構造にしたＴＦＴ基板の１画素部分を示す平面図である。
　図３３Ｂは図３３ＡのＤＤ−ＤＤ線に沿った断面図である。
　図３３Ｃは図３３ＡのＤＤ−ＤＤ線に沿った図３３Ｂに続くプロセスを説明する断面図である。
　図３３Ｄは本発明の実施例１０に係るカラーフィルタをＴＦＴ基板側に設けた画素電極構成において、黒色バンクの形成前にチャネル部にインクジェットにより絶縁膜を形成した他の画素電極の構成を説明する図３３ＡのＤＤ−ＤＤ線に沿った断面図である。
　図３３Ｅは図３３ＡのＤＤ−ＤＤ線に沿った図３３Ｄに続くプロセスを説明する断面図である。
　図３３Ｆは図３３ＡのＤＤ−ＤＤ線に沿った図３３Ｅに続くプロセスを説明する断面図である。
　図３４は本発明に係る表示装置の構成例を説明する液晶表示装置の概略図である。

１００・・・・絶縁基板
２００・・・・ゲートメタル（ゲート線／ゲート電極／容量配線形成用金属膜）
２０１・・・・ゲート線
２０２・・・・ゲート電極
２０３・・・・保持容量線（コモン線）
３００・・・・レジスト（感光性ホトレジスト）
３０１・・・・レジスト（アッシング後）
３０２・・・・レジスト（ハーフトーン露光部分）
４００・・・・ゲート絶縁膜（ＳｉＮ）
５００・・・・半導体層（Ｓｉ）
５０１・・・・オーミックコンタクト層（ｎ＋Ｓｉ）
６００・・・・ソース／ドレインメタル（Ｓ／Ｄメタル：データ線／ソース電極／ドレイン電極形成用金属膜）
６０１・・・・データ線（信号線ＤＬ）
６０２・・・・ソース電極（ＳＤ１）
６０３・・・・ドレイン電極（ＳＤ２）
６０４・・・・チャネル
７００・・・・ＩＪレジストバンク（スリットコーター塗布、ハーフトーン露光）
７０１・・・・ＩＪレジストバンク（アッシング後：画素電極形成用のバンク）
７０２・・・・レジスト（ハーフトーン露光部分）
７０３・・・・突条（カラーフィルタの漏れ出し防止バンク）
７０４・・・・絶縁性レジスト
７０５・・・・絶縁膜（ソース／ドレイン電極チャネル間の電流リーク防止絶縁膜）
７００Ｋ・・・・ＩＪ黒色レジストバンク
７０１Ｋ・・・・ＩＪ黒色レジストバンク（アッシング後）
８００・・・・画素電極（ＰＸ）
８０１・・・・端子部接続部
８０３・・・・コモン線
８０４・・・・コモン電極接続電極
８０５・・・・コモン電極
８０６・・・・ＩＴＯ（透明導電膜）
８０７・・・・コモン電極接続部
８０８・・・・画素分割部
８０９・・・・連続部
９００・・・・ゲート線端子
９０１・・・・データ線端子
９０２・・・・コモン線端子
１０００・・・・コンタクトホール
１１００・・・・カラーフィルタ
１１００Ｇ・・・カラーフィルタＧ（緑フィルタ）
１１００Ｂ・・・カラーフィルタＢ（青フィルタ）
１１００Ｒ・・・カラーフィルタＲ（赤フィルタ）
１２００・・・層間絶縁膜
１７００・・・レジスト
１８００・・・突条
２０００・・・対向基板
２００１・・・配向膜
２００２・・・液晶
２００３・・・バックライト
２００４・・・ドライバ
２００５・・・表示制御装置。

　以下に説明する各実施例は、表示装置を構成するアクティブ基板における薄膜トランジスタの構成層の加工プロセスや画素電極やコモン電極などの導電膜形成プロセスにスリットコート法を好適とするホトレジストの塗布とハーフトーン露光を用いたレジストバンクのパターニングと、導電膜材料インクのインクジェット法による塗布とを用いることでホトリソプロセス数の削減を実現する。

　本発明の実施例１のアクティブ素子基板とその製造方法を図１~図５Ｅを用いて説明する。実施例１は、所謂ＴＮ方式で、一方の表示電極である画素電極はアクティブ素子基板側に設け、他方の表示電極である対向電極（コモン電極）とカラーフィルタが対向基板側にある形式の液晶表示装置を構成する液晶表示装置に用いるアクティブ素子基板に係る。アクティブ素子としては薄膜トランジスタを用いる。以下では、アクティブ素子基板を薄膜トランジスタ基板、あるいは単にＴＦＴ基板として説明する。

　図１~図３Ｅは、本発明に係る実施例１における第１ホトリソプロセスのステップと第２ホトリソプロセスのステップの説明図である。第１ホトリソプロセスはゲート線とゲート電極および保持容量線（コモン線）を形成するステップである。また、第２ホトリソプロセスは半導体アイランド（能動層アイランド）の形成から、データ線とソース電極／ドレイン電極とそのバックチャネルをエッチングしてチャネルを形成するまでのステップである。バックチャネルは半導体アイランドの上層にあるソース電極／ドレイン電極間隙のオーミックコンタクト層（ｎ^＋層）をエッチング除去したトランジスタのチャネル部の背面の間隙である。このオーミックコンタクト層は導電性を有するためこの層をエッチングしてソース電極とドレイン電極を半導体上で対向させトランジスタのチャネルを形成する。

　第１ホトリソプロセスでは、半導体層を汚染するイオンを発生せず、かつ低熱膨張のガラスを好適とする絶縁基板（以下、単に基板とも称する）の上にゲートメタルをスパッタするゲートメタルスパッタするステップ（ステップ‐１、以下Ｓ‐１のように表記する）と、
　スパッタしたゲートメタルの上にホトレジストを塗布し、マスク露光し、現像して、ゲート線、ゲート電極、保持容量線の部分にレジストを残留させるステップ（Ｓ‐２）と、
　これをエッチング加工してゲート線、ゲート電極、保持容量線の部分を除くゲートメタルを除去するステップ（Ｓ‐３）とからなる。
　ステップ（Ｓ‐２）でのホトレジストを塗布は、スリットコート法でも、インクジェット法（ＩＪ）でも、あるいはスピンコート法でもよい。

　第２ホトリソプロセスでは、ゲート線、ゲート電極、保持容量線を覆ってゲート絶縁層（ＳｉＮ）、シリコン層（ａ—Ｓｉ）、オーミックコンタクト層（ｎ^＋）をＣＶＤによりこの順で堆積する３層ＣＶＤ成膜ステップ（Ｓ‐４）と、
　堆積した３層ＣＶＤの上にソース／ドレイン用メタル（データ線／ソース電極／ドレイン電極の形成用メタル）をスパッタするステップ（Ｓ‐５）と、
　ソース／ドレイン用メタルを覆ってホトレジストを塗布し、このホトレジストをハーフトーン露光マスクを用いて露光し、現像して、半導体アイランドとデータ線／ソース電極およびドレイン電極の部分にレジストを残留させ、その他の部分のレジストを除去するステップ（Ｓ‐６）、残留レジストをエッチングマスクとしてソース／ドレイン用メタルをエッチングするステップ（Ｓ‐７）と、
　ステップ（Ｓ‐７）で露出したオーミックコンタクト層（ｎ^＋）とその下層のシリコン層（ａ—Ｓｉ）をエッチングするステップ（Ｓ‐８）とその後にアッシング（Ｓ−９）してレジストの厚みを薄くし、ハーフトーン露光部分３０２（チャネル部分）を開口させ、ソース／ドレイン用メタルを露出させるステップ（Ｓ‐９）と、
　ハーフトーン露光部分の開口に露出したソース／ドレイン用メタルをエッチングしてオーミックコンタクト層（ｎ^＋）を露出させるチャネル部メタルエッチングのステップ（Ｓ‐１０）と、
　ハーフトーン露光部分の開口に露出したオーミックコンタクト層（ｎ^＋）をエッチングするバックチャネルエッチングのステップ（Ｓ‐１１）とからなる。

　上記の各エッチングのステップでは、エッチング薬液等、エッチング条件を変えて加工することは言うまでもない。一般的なエッチングとしては、メタルはウエットエッチングが、シリコン層とオーミックコンタクト層（ｎ＋）はドライエッチングが主に利用されている。

　図２Ａは、図１Ａの第１ホトリソプロセスで形成されたゲート線とゲート電極のパターンを説明する要部平面図である。図２Ｂと図２Ｃは、ゲート線とゲート電極の形成過程の要部を説明する図２ＡのＡ−Ａ線に沿った断面図である。図２Ｂは、基板１００上にスパッタされたゲートメタル２００の上に、第１ホトプロセスでパターニングされたゲート線とゲート電極用のレジスト及び保持容量線のレジスト３００のパターンが形成されている状態を示す。図２Ｃは、図２Ｂのレジスト３００をマスクとしてゲートメタル２００をエッチングし、レジスト３００を除去してゲート線２０１とゲート電極２０２及び保持容量線２０３を形成した状態を示す。

　図３Ａは、図１Ａの第２ホトリソプロセスで形成された薄膜トランジスタ、データ線、ソース電極およびドレイン電極を説明するアクティブ素子基板の要部平面図である。２本のゲート線２０１と２本のデータ線６０１で囲まれた領域に１単位画素：ｐｉｘｅｌ（カラー表示の場合の各カラー画素である副画素：ｓｕｂ−ｐｉｘｅｌ）が形成される。

　図３Ｂ~図３Ｅは、薄膜トランジスタ、データ線、ソース電極およびドレイン電極の形成過程の要部を説明する図３ＡのＢ−Ｂ線に沿った断面図である。図３Ｂでは、前記図２Ａに示したゲート線２０１とゲート電極２０２及び保持容量線２０３を覆ってゲート絶縁膜（ＳｉＮ）４００、シリコン層（ａ—Ｓｉ）５００、オーミックコンタクト層（ｎ^＋）５０１をＣＶＤによりこの順で堆積する（３層ＣＶＤ成膜）。その上に、ソース線とソース電極及びドレイン電極となるソース／ドレインメタル（Ｓ／Ｄメタル）６００をスパッタで成膜する。さらにその上に、スリットコーター（インクジェット装置を用いても良い）を用いてホトレジストを塗布し、乾燥してホトレジスト層３００とする。このホトレジス層３００をハーフトーン開口を一部に有する露光マスクを介して露光する。ハーフトーン露光部分３０２は薄膜トランジスタのチャネル形成部分に位置させる。そして、このハーフトーン露光部分３０２のＢ−Ｂ線に沿った間隙はチャネル幅となる。

　この露光プロセスでは、ネガ型のホトレジストを用い、十分な露光部分（全露光部）のホトレジストの部分は全層が可溶化し、露光マスクで影となった部分は現像薬液に不溶となるようにした。露光マスクは、そのハーフトーン露光部分の露光光のエネルギー（光量）が、全露光部に比べて少なくなるような光透過率からなるパターン又は光の干渉により露光量が少なくなる開口パターンとして、当該部分のホトレジストの可溶化反応を抑制する。ハーフトーン露光部分の光量は、後述するアッシングでのレジスト減厚量との関係で決定される。なお、ポジ型のホトレジストを用い、上記とは逆の露光特性を有する露光マスクと組み合わせて所要のハーフトーン露光を行うようにしてもよい。図３Ｂはレジストを所定のパターンにパターニングした状態を示す。

　図３Ｃは、パターニングしたレジストをエッチングマスクとして薄膜トランジスタのアイランド部分とデータ線部分を残すエッチングを行う。このエッチング加工では、データ線とソース電極及びドレイン電極となるソース／ドレインメタル（Ｓ／Ｄメタル）６００のエッチング（Ｓ−７）を行う。更に、オーミックコンタクト層（ｎ^＋）５０１に続いてシリコン層（ａ—Ｓｉ）５００をエッチングする（Ｓ−８）。このソース／ドレインメタル（Ｓ／Ｄメタル）６００、オーミックコンタクト層（ｎ^＋）５０１、シリコン層（ａ—Ｓｉ）５００のエッチングでは、それぞれの層に応じたエッチング薬液を用いて行う。

　図３Ｄは、レジスト３００をアッシングしてレジスト膜を減厚してハーフトーン露光部分３０２を開口させ、下層のソース／ドレインメタル６００を露出させる（Ｓ−９）。露出させたチャネル部分のソース／ドレインメタル６００をエッチングする（Ｓ−１０）。次に、下層のオーミックコンタクト層（ｎ^＋）５０１をエッチングして（バックチャネルのエッチング：Ｓ−１１）、最後にレジストを除去する。この状態を図３Ｅに示す。以上が本発明に係る実施例１の第１ホトリソ工程と第２ホトリソ工程までの説明である。

　図４Ａ~図５Ｅは、本発明に係る実施例１の第３ホトリソプロセスの説明図である。図４Ａは、本発明に係る実施例１の第３ホトリソプロセスにおけるステップを説明する図で、前記図３Ｅに示した薄膜トランジスタ基板にスリットコーターを用いホトレジストを塗布し、ハーフトーン露光マスクを用いて画素部と一方の表示電極としての画素電極をドレイン電極に接続するコンタクトホールはハーフトーン露光し、ゲート線の端子部とデータ線の端子部は全露光し、画素電極の周りにバンクを形成する（Ｓ−１２）。このステップ（Ｓ−１２）が第３ホトリソプロセスである。

　このレジストをマスクとしてゲート線の端子部とデータ線の端子部を露出させる（Ｓ−１３）。その後、レジストをアッシングして、画素部とコンタクトホールのレジストを除去する（Ｓ−１４）。画素部とコンタクトホールはレジストのバンクで囲まれる。このバンクの内側にＩＴＯを好適とする透明導電膜材料を分散したインクを滴下し、塗布する（Ｓ−１５）。その後、このインク膜を焼成して薄膜トランジスタに接続した画素電極とする。

　図４Ｂは、本発明に係る実施例１の第３ホトリソプロセスで画素電極を形成した状態を示す画素部の要部平面図である。画素電極８００はコンタクトホール１０００で薄膜トランジスタＴＦＴのドレイン電極と接続している。コンタクトホール１０００で薄膜トランジスタＴＦＴのドレイン電極と接続した画素電極８００は、２本のゲート線２０１と２本のデータ線の上方に形成されたバンク７０１の内側に配置されている。

　図４Ｃ~図４Ｅは、画素電極の形成過程の要部を説明する図４ＢのＣ−Ｃ線に沿った断面図である。図４Ｃでは、前記図３Ｅに示した薄膜トランジスタ基板にスリットコーターでホトレジストを塗布し、ハーフトーン露光マスクを用いて画素部と画素電極をドレイン電極に接続するコンタクトホールはハーフトーン露光し、ゲート線の端子部とデータ線の端子部は全露光し、画素電極の周りにバンクを形成する図４Ａのステップ（Ｓ−１２）で説明した第３ホトリソ処理した状態を示す。この第３ホトリソ処理では、画素部とコンタクトホール１０００の部分がハーフトーン露光でレジスト膜が薄くなっている。薄くなったハーフトーン露光部分のレジストを７０２で示す。ハーフトーン露光部分のレジスト７０２の周りは厚いレジスト７００で囲まれている。

　図４Ｄは、レジスト膜７００とハーフトーン露光部分のレジスト７０２をアッシングして減厚した状態を示す。アッシングにより画素部分とコンタクトホール部分のレジストは除去されている。残留したレジスト７０１の膜厚は、除去されたハーフトーン露光部分のレジスト７０２の分、あるいはそれよりも若干だけ薄くなっている。

　図４Ｅは、レジスト７０１で形成される画素形成用のバンクの内側にＩＴＯを好適とする透明導電材料を分散したインクをインクジェット装置で滴下して塗布し、透明導電膜からなる画素電極８００とした状態を示す。薄膜トランジスタのドレイン電極６０３に画素電極８００がコンタクトホール１０００で接続している。ドレイン電極６０３を覆う透明導電膜の上面の基板１００からの高さｈは、レジスト７０１で形成される画素形成用のバンクの上面の基板１００からの高さＨよりも低くなっている（高さｈは高さＨ未満）。このことは、以下の各実施例でも同様である。

　図５Ａは、本発明の実施例１に係る端子部の構成を説明する要部平面図である。なお、図５Ａは端子部分がゲート絶縁膜６０１で覆われている後述の図５Ｂに相当する平面図である。図５Ｂ~図５Ｅは、図５ＡのＤ−Ｄ線に沿った断面図である。

　図５Ｂは、ハーフトーン露光したレジスト膜７００がデータ線とその端子９０１を接続するコンタクトホール１０００の部分で減厚されている様子を示している。図５Ｃは、レジスト膜７００とハーフトーン露光レジスト７０２をエッチングマスクとしてゲート絶縁膜６０１をエッチング除去した状態を示す。図５Ｄは、アッシング処理してレジスト膜を減厚した状態を示し、コンタクトホール１０００の部分のレジストが除去されてデータ線６０１が露出していることが示されている。

　図５Ｅは、コンタクトホール１０００の部分にＩＴＯを好適とする透明導電材料を分散したインクをインクジェット装置で滴下して塗布して端子接続部８０１とし、この端子接続部８０１でデータ線を端子９０１に接続した状態を示す。端子接続部８０１の上面の基板１００からの高さｈ’は、レジスト７０１で形成される画素形成用のバンクの上面の基板１００からの高さＨ’よりも低くなっている（高さｈ’は高さＨ’未満）。このことは、以下の各実施例でも同様である。ここで、コンタクトホール１０００の部分に滴下して塗布する材料として画素電極８００と同じ材質のＩＴＯを好適としたが、導電性を有しデータ線４００と端子部９０１とのコンタクト抵抗が小さい材料であれば良い。例えば、Ｎｉ、Ｍｏ、Ｗ等でも良い。

　以上説明した本発明の実施例１によれば、ホトリソプロセス数を削減することにより、アクティブマトリックス基板を全体として少ないプロセス数で製造することができ、ＴＮ型の液晶表示装置を安価に提供できる。

　本発明の実施例２のアクティブ素子基板とその製造方法を図６Ａ~図６Ｆ、および図７Ａ~図７Ｅを用いて説明する。実施例２は、所謂ＴＮ方式、かつカラーフィルタをアクティブ素子基板に形成したカラーフィルタオンアレイ（ＣＯＡ）方式（ＴＮ−ＣＯＡ）のＴＮ型液晶表示装置に係る。アクティブ素子には実施例１と同様に薄膜トランジスタを用いる。以下では、アクティブ素子基板を薄膜トランジスタ（ＴＦＴ）基板として説明する。

　実施例２の第１ホトプロセスと第２ホトプロセスは実施例１の図１Ａ~図３Ｅでの説明と同様なので、重複した説明は省略する。以下では、実施例２の特徴部分である第３ホトプロセスを説明する。

　図６Ａは、本発明に係る実施例２の第３ホトリソプロセスにおけるステップを説明する図で、前記図３Ｅに示した薄膜トランジスタ基板にスリットコーターを用いて黒色材料を混入した黒色ホトレジストを塗布し、ハーフトーン露光マスクを用いて画素部と画素電極をドレイン電極に接続するコンタクトホールはハーフトーン露光し、ゲート線の端子部とデータ線の端子部は全露光し、画素電極の周りに黒色ホトレジスト（単に、黒色レジストとも言う）のバンクを形成する（Ｓ−１６）。このステップ（Ｓ−１６）が第３ホトリソプロセスである。

　このとき、画素電極の形成部分と当該画素電極と薄膜トランジスタのドレイン電極を接続するコンタクトホールとの間に、未露光されて形成される黒色レジストの突条を設ける。この突条は、画素電極のインクジェット塗布前に同じくインクジェットで塗布するカラーフィルタインクがコンタクトホールに溢れ出るのを防止するためのものである。

　また、このレジストをマスクとしてゲート線の端子部とデータ線の端子部を露出させる（Ｓ−１７）。その後、レジストをアッシングして、画素部とコンタクトホールのレジストを除去する（Ｓ−１８）。画素部とコンタクトホールは黒色レジストのバンクで囲まれる。画素電極の形成部分とコンタクトホールとの間に上記突条が位置する。

　バンクの内側、かつに突条の画素電極形成側にインクジェット装置の塗布により所定の色（Ｒ，Ｇ，Ｂの何れか）のカラーフィルタ材料を分散したインクを塗布する（Ｓ−１９）。カラーフィルタのインクは上記突条によってコンタクトホールへの漏れ出しが阻止される。黒色レジストのバンクは画素の周りを囲んでブラックマトリクスとして機能する。その後、このインク膜を焼成してカラーフィルタを形成する。

　このカラーフィルタの上層、かつ上記突条を乗り越え、かつ覆ってコンタクトホールに達するようにＩＴＯを好適とする透明導電膜材料を分散したインクを滴下し、塗布する（Ｓ−２０）。その後、このインク膜を焼成して薄膜トランジスタのドレイン電極に接続した一方の表示電極としての画素電極とする。

　ここでは、カラーフィルタの焼成と画素電極の焼成を単独に行ったが、カラーフィルタの焼成は画素電極形成用のインク膜を形成するのに問題を生じない程度の低温での焼成とし、本来の焼成は一括でも良い。

　図６Ｂは、第３ホトリソプロセスで黒色ホトレジストを塗布し、ハーフトーン露光を施した状態を示す画素部の要部平面図である。ハーフトーン露光部は一方の表示電極としての画素電極形成部分（画素電極の下層にカラーフィルタが塗布される）とコンタクトホールの部分である。図６Ｂに示されたように、コンタクトホール１０００は突条７０３で画素電極の形成部分と隔離されている。

　図６Ｃ~図６Ｆは、図６ＢのＥ−Ｅ線に沿った断面図である。図６Ｃは薄膜トランジスタ基板にインクジェットで黒色ホトレジスト７００Ｋを塗布し、ハーフトーン露光マスクを用いて画素部と画素電極をドレイン電極に接続するコンタクトホールはハーフトーン露光し、ゲート線の端子部とデータ線の端子部は全露光し、画素電極の周りに黒色バンクを形成する図６Ａのステップ（Ｓ−１６）で説明した第３ホトリソ処理した状態を示す。この第３ホトリソ処理では、画素部とコンタクトホール１０００の部分がハーフトーン露光でレジスト膜が薄くなっている。薄くなったハーフトーン露光部分の黒色レジストを７０２Ｋで示す。ハーフトーン露光部分のレジスト７０２Ｋの周りは厚い黒色レジスト７００Ｋで囲まれている。

　図６Ｄは、黒色レジスト膜７００Ｋとハーフトーン露光部分の黒色レジスト７０２Ｋをアッシングして減厚した状態を示す。アッシングにより画素部分とコンタクトホール部分のレジストは除去されている。残留した黒色レジスト７０１Ｋの膜厚は、除去されたハーフトーン露光部分の黒色レジスト７０２Ｋの分、あるいはそれよりも若干だけ薄くなっている。

　図６Ｅは、黒色レジスト７０１Ｋで形成される画素形成用のバンクの内側にインクジェット装置を用いてカラーフィルタインク１１００を塗布した状態を示す。そして、図６Ｆは、カラーフィルタ１１００の上と突条７０３Ｋを乗り越えてコンタクトホール１０００迄の領域にＩＴＯを好適とする透明導電材料を分散したインクをインクジェット装置で滴下して塗布し、画素電極８００とした状態を示す。薄膜トランジスタのドレイン電極６０３に画素電極８００がコンタクトホール１０００で接続している。

　図７Ａは、本発明の実施例２に係る端子部の構成を説明するアクティブ素子基板の要部平面図である。なお、図７Ａは端子部分がゲート絶縁膜６０１で覆われている後述の図７Ｂに相当するアクティブ素子基板の平面図である。図７Ｂ~図７Ｅは、図７ＡのＦ−Ｆ線に沿った断面図である。

　図７Ｂは、ハーフトーン露光した黒色レジスト膜７００Ｋがデータ線とその端子９０１を接続するコンタクトホール１０００の部分で減厚されている様子を示している。図７Ｃは、黒色レジスト膜７００Ｋとハーフトーン露光レジスト７０２Ｋをエッチングマスクとしてゲート絶縁膜４００をエッチング除去した状態を示す。図７Ｄは、アッシング処理して黒色レジスト膜を減厚した状態を示し、コンタクトホール１０００の部分の黒色レジストが除去されてデータ線６０１が露出していることが示されている。

　図７Ｅは、コンタクトホール１０００の部分にＩＴＯを好適とする透明導電材料を分散したインクをインクジェット装置で滴下して塗布し、データ線６０１を端子９０１に端子接続部８０１で接続した状態を示す。ここで、コンタクトホール１０００の部分に滴下して塗布する材料として画素電極８００と同じ材質のＩＴＯを好適としたが、導電性を有しデータ線４００と端子部９０１とのコンタクト抵抗が小さい材料であれば良い。例えば、Ｎｉ、Ｍｏ、Ｗ等でも良い。これは、以下で説明する実施例においても同様である。

　以上説明した本発明の実施例２によれば、ホトトリソプロセス数を削減することにより、アクティブ素子基板及び液晶表示装置を少ない全体として少ないプロセス数でアクティブ素子基板を安価に製造することができると共に、カラーフィルタをＴＦＴ基板側に形成したことにより対向基板との位置合わせ裕度を考慮することなく、開口率を向上させ、結果として液晶表示装置の消費電力を低減し、かつ対向基板としてＴＦＴ基板とは異なる材質の安価なガラス基板又は光透過率に優れたプラスチック基板が採用でき材料費を低減したカラーフィルタオンアレイ方式のＴＮ型液晶表示装置を提供できる。

　本発明の実施例３のアクティブ素子基板とその製造方法を図８~図１１Ｅを用いて説明する。実施例３は、所謂ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置用のアクティブ素子基板に係るものである。実施例３において、基板の上にゲート線とゲート電極および付加容量線（コモン線）を形成する第１ホトリソプロセスと薄膜トランジスタのチャネルを形成する第２ホトリソプロセスまでは前記した実施例１、２と同じであるので、重複説明は省略し、ここでは実施例３の第３ホトリソプロセスから説明する。なお、第１ホトリソプロセスでは、ゲート線とゲート電極と共にコモン線も同時に形成するが、コモン線は実施例１、２における付加容量線と同じものと考えてよい。

　図８は、本発明に係る実施例３の第３ホトリソプロセスにおけるステップを説明する図である。前記した第２ホトリソプロセスで得られた基板に、スリットコーターによりホトレジストを塗布する。このホトレジストをハーフトーン露光マスクを用いて露光し、パターニングしてバンク（ＩＪバンク）を形成する（Ｓ−２１）。

　エッチング処理によりゲート絶縁膜を加工除去してゲート線端子９００とコモン線端子９０２及びデータ線端子９０１、データ線端子との接続用のコンタクトホール１０００、コモン線のコモン電極接続部にコンタクトホール１０００を形成して下層の配線あるは電極を露出させる（Ｓ−２２）。レジストをアッシングして減厚する（Ｓ−２３）。レジストで形成されたバンク内に、透明導電膜としてのＩＴＯを分散したインクを、インクジェット装置を用いて塗布し、画素電極、上記各コンタクトホールにＩＴＯが埋め込まれ、各々の接続用の電極が形成される（Ｓ−２４）。

　図８Ａは、本発明の実施例３に係るアクティブ素子基板の画像部の要部平面図である。基板１００上に形成された２本のゲート線２０１と２本のデータ線６０１で囲まれた領域に１単位画素（カラー表示の場合の各カラー画素、副画素：ｓｕｂ−ｐｉｘｅｌ）が形成される。図８Ａはレジストをハーフトーン露光し、現像してバンク７００を形成した状態を示す。画素電極形成部分と、画素電極を薄膜トランジスタのドレイン電極に接続するコンタクトホール１０００の部分がハーフトーン露光で薄いレジスト膜７０２とされている。コモン線８０３は画素の中央部分をゲート線２０１に平行な方向に形成されている。画素電極の形成領域でコモン線８０３の上方にバンクの一部が突出してコモン電極接続部８０７を形成し、このコモン電極接続部８０７にコンタクトホール１０００が形成されている。

　図８Ｂは、図８ＡのＵ−Ｕ線に沿った断面図である。基板１００の上に薄膜トランジスタアレーが形成されている。この上にホトレジストを塗布し、ハーフトーン露光マスクを用いて露光し、現像することで未露光部７００とハーフトーン露光部７０１で構成されるレジストがパターニングされる。未露光部はレジストの膜厚が厚く、ハーフトーン露光部７０１はレジストの膜厚は薄い。

　図８Ｃは、図８Ｂでパターニングしたレジストをアッシングした状態を示す図８ＡのＵ−Ｕ線に沿った断面図である。このアッシング処理によりレジストの膜厚は減少し、ハーフトーン露光部分のレジスト７０１は除去される。その結果、画素電極形成領域のゲート絶縁膜４００が露出すると共に、コンタクトホール１０００の部分にドレイン電極６０３が露出する。この露出したゲート絶縁膜４００とコンタクトホール１０００の部分に露出したドレイン電極６０３を覆ってＩＴＯを好適とする透明導電膜材料を分散したインクをインクジェット塗布して薄膜トランジスタのドレイン電極６０３に接続した画素電極８００を形成する。このインクジェット塗布時に、レジスト７０１がバンクとなって必要な領域内にインク滴を貯留させる。この状態を図８Ｄに示す。

　図９Ａは、本発明の実施例３に係るアクティブ素子基板の端子部の要部平面図である。アクティブ素子基板の端子部には、ゲート線端子９００、データ線端子９０１、コモン線端子９０２が形成されている。レジストのバンク７０１（図９Ｄ）は、コモン線８０３の上方で画素形成領域に突出したコモン電極接続部８０７を有し、このコモン電極接続部８０７に後述する他方の表示電極としてのコモン電極をコモン線８０３に接続するコモン電極接続電極８０４（図９Ｉ）を形成するためのコンタクトホール１０００を備えている。

　図９Ｂ~図９Ｉは、レジスト塗布からデータ線とデータ線端子の接続までのプロセスを示す図９ＡのＶ−Ｖ線に沿った断面図である。図９Ｂでは、レジスト７００を塗布し、ハーフトーン露光マスクを用いて露光し、現像してパターニングした状態を示す。ハーフトーン露光部分のレジストを７０２で示す。このレジストパターンをエッチングマスクとしてゲート絶縁膜４００をエッチング加工し、データ線端子９０１の部分とコンタクトホール１０００の部分を露出させる。この状態を図９Ｃに示す。

　図９Ｄは、レジストをアッシングしてハーフトーン露光部分のレジストを除去してデータ線６０１を露出させた状態を示す。その後、ＩＴＯを分散したインクをインクジェット塗布し端子部接続部８０１を形成する。この状態を図９Ｅに示す。

　図９Ｆは、レジスト塗布からコモン線とコモン電極接続電極の形成までのプロセスを示す図９ＡのＷ−Ｗ線に沿った断面図である。図９Ｆは、レジスト７００を塗布し、ハーフトーン露光マスクを用いて露光し、ハーフトーン露光部分７０２を形成し、現像してパターニングした状態を示す。コモン線８０３の一部には図８Ａ、図９Ａで説明したコンタクトホール１０００が形成される。このコンタクトホール１０００の部分のゲート絶縁膜４００をエッチングし、直下のコモン線８０３を露出させる。これを図９Ｇに示す。

　図９Ｈは、レジストをアッシングした状態を示し、全露光部分がアッシングによって減厚されたレジスト膜７０１となっていることを示す。図９Ｈに示したように、コンタクトホール１０００にインクジェット塗布でＩＴＯ分散インクを塗布してコモン電極接続電極８０４を形成する。これを図９Ｈに示す。ＩＴＯ分散インクの塗布は前記した端子部接続電極と画素電極の形成と同時プロセスで行われる。

　図１０Ａは、本発明の実施例３に係る画素電極の上方に櫛型のコモン電極を形成するアクティブ素子基板のホトリソプロセスの説明図である。図１０Ａにおいて、前記図８Ｄ、図９Ｅ、図９Ｉに示したアクティブ素子基板にＣＶＤにより層間絶縁膜を成膜する（Ｓ−２５）。この層間絶縁膜には窒化シリコン（ＳｉＮ）を用いるがこれに限るものではない。スリットコーターにより層間絶縁膜の上にホトレジストを塗布し、ハーフトーン露光マスクを用いて露光し、現像してレジストパターンを形成する（Ｓ−２６）。

　このレジストパターンをエッチングマスクとして層間絶縁膜をエッチングし、コモン電極接続部、端子部を露出する（Ｓ−２７）。次に、レジストをアッシングしてハーフトーン部分のレジストを除去し（Ｓ−２８）、インクジェットによりＩＴＯを好適とする透明導電材料を分散したＩＴＯインクを塗布する（Ｓ−２９）。ＩＴＯインクはレジストのバンク内に貯留される。その後、このインク膜を焼成してコモン線に接続した櫛歯状のコモン電極とする。

　図１０Ｂは、画素電極の上にコモン電極を形成した状態を説明するアクティブ素子基板の画素部の要部平面図である。基板１００には層間絶縁膜１２００を介して櫛歯状のコモン電極８０５が形成される。コモン電極８０５はコモン電極接続電極８０４でコモン線８０３に接続している。

　図１０Ｃと図１０Ｄは、図１０ＢのＸ−Ｘ線に沿った断面図であり、前記図８Ａ、図９Ａで説明した基板の上にＣＶＤにより層間絶縁膜（ＳｉＮ）１２００を成膜し、さらにその上にホトレジスト７００を塗布し、ハーフトーン露光マスクでハーフトーン露光し、現像してコモン電極接続部、櫛歯状コモン電極パターンを形成する。これを図１０Ｄに示したように、レジストをアッシングして画素領域、コンタクトホールの部分を囲むバンクを形成する。これにより、櫛歯状のレジストパターン７０１は下層の層間絶縁膜１２００に貫通する。

　図１１Ａは、画素電極の上にコモン電極を形成した状態を説明するアクティブ素子基板の端子部の要部平面図である。基板１００には層間絶縁膜を介して櫛歯状のコモン電極８０５が形成される。コモン電極８０５はコモン電極接続電極８０４でコモン線８０３に接続している。

　図１１Ｂ~図１１Ｅは、画素電極の上にコモン電極を形成するプロセスを説明する図１０ＢのＹ−Ｙ線に沿った断面図である。図１１Ｂは層間絶縁膜１２００の上にホトレジスト７００を塗布し、ハーフトーン露光マスクを用いて櫛歯状のレジストパターンを形成する。図１１Ｃではレジストパターンをエッチングマスクとしてコモン電極接続部とゲート線端子部、コモン線端子部、データ線端子部の層間絶縁膜１２００をエッチング除去する。

　櫛歯状のレジストパターンの部分はハーフトーン露光されており、図１１Ｄに示したように、レジストをアッシングして前記櫛歯状のレジストパターンのコモン電極形成部分の開口を層間絶縁膜１２００に貫通させる。このコモン電極形成部分とコモン電極接続電極８０４上の開口にＩＴＯを好適とする透明導電材料を分散したインクをインクジェットで塗布し、櫛歯状のコモン電極８０５を形成すると共に、コモン電極接続電極８０４とコモン電極８０５を接続する。この状態を図１１Ｅに示す。

　以上説明した本発明の実施例３によれば、ホトトリソプロセス数を削減することにより、アクティブ素子基板及び液晶表示装置を少ない全体として少ないプロセス数でアクティブ素子基板を製造することができ、ＦＦＳ型液晶表示装置を安価に提供できる。

　本発明の実施例４のアクティブ素子基板とその製造方法を図１２Ａ~図１５Ｂを用いて説明する。実施例４は、実施例３の変形例であり、ＦＦＳ方式の液晶表示装置用のアクティブ素子基板を実施例３よりもホトリソプロセスが１つ多い５回で製造するものである。実施例４において、基板の上にゲート線とゲート電極および付加容量線（コモン線）を形成する第１ホトリソプロセスと薄膜トランジスタのチャネルを形成する第２ホトリソプロセスおよび画素電極を形成する第３ホトリソプロセスまでは前記した実施例３と同じであるので、重複説明は省略する。ここでは実施例４の第４ホトリソプロセスから説明する。

　図１２Ａは、本発明に係る実施例４の第４ホトリソプロセスにおけるステップを説明する図である。先ず、実施例３で画素電極８００を形成した基板にＣＶＤにより層間絶縁膜（ＳｉＮ）を成膜する（Ｓ−３０）。その上にホトレジストを塗布し、露光し（Ｓ−３１）、現像してコモン電極接続部と端子部の層間絶縁膜をエッチングし、コモン電極接続部と端子部を露出させる（Ｓ−３２）。

　図１２Ｂは、画素電極を形成した基板の画素部の要部平面図である。図１２Ｃは画素電極を形成した基板の上にＣＶＤにより層間絶縁膜（ＳｉＮ）を成膜し、その上にホトレジスト１７００を塗布して露光マスクを用いて露光し、現像してレジストパターンを形成した状態を説明する図１２ＢのＺ−Ｚ線に沿った断面図、図１２Ｄはレジストパターンをエッチングマスクとしてコモン電極接続部の層間絶縁膜をエッチングした後にレジストを除去した状態（図１３Ｂ）を示す。図１２Ｄでは、単にレジストが除去された状態となっている。

　図１３Ａと図１３Ｂは、図１２ＢのＡＡ−ＡＡ線に沿ったコモン電極接続部の断面図である。図１３Ａには層間絶縁膜１２００の上に成膜した層間絶縁膜１２００を覆ってホトレジスト１７００を塗布し、パターニングしてコモン電極接続電極８０４の上部に開口を設けた状態を示している。図１３Ｂは図１３Ａのレジストパターンをエッチングマスクとして層間絶縁膜１２００をエッチングしてコモン電極接続電極８０４を露出した状態を示す。

　図１４Ａは、コモン電極の形成プロセスステップを説明する図である。まず、前記図１２Ｄと図１３Ｂで説明した基板にＩＴＯを好適とする透明導電材料をスパッタする（Ｓ−３３）。この上にホトレジストを塗布し、露光マスクで露光し、現像して櫛歯状のコモン電極形成用レジストパターンを形成する（Ｓ−３４）。このレジストパターンでＩＴＯをエッチングして櫛歯状のコモン電極を形成する（Ｓ−３５）。

　図１４Ｂは、実施例４の画素部の要部平面図である。図１４Ｃは、ＩＴＯの上にコモン電極形成用レジスト１７００のパターンを形成した状態を示す図１４ＢのＢＢ−ＢＢ線に沿った断面図である。このレジストパターンをエッチングマスクとしてＩＴＯ８０６をエッチングして櫛歯状のコモン電極８０５を形成した状態を図１４Ｄに示す。

　図１５Ａは、図１４ＢのＣＣ−ＣＣ線に沿った断面図であり、ＩＴＯ８０６の上にホトレジスト１７００を塗布し、露光し、現像してパターニングした状態を示す。このレジストパターンをエッチングマスクとしてＩＴＯ８０６をエッチングし、コモン電極接続電極８０４に接続した櫛歯状のコモン電極を形成した状態を示す。

　以上説明した本発明の実施例４によっても、ホトトリソプロセス数を削減することにより、アクティブ素子基板及び液晶表示装置を少ない全体として少ないプロセス数でアクティブ素子基板を製造することができ、ＦＦＳ型液晶表示装置を安価に提供できる。

　本発明の実施例５のアクティブ素子基板とその製造方法を図１６~図２１Ｅを用いて説明する。実施例５は、前記したＦＦＳ方式で、かつカラーフィルタをＴＦＴ基板側に形成した方式の液晶表示装置（ＦＦＳ−ＣＯＡ方式）用のアクティブ素子基板に係るものである。実施例５の基板の上にゲート線とゲート電極およびコモン線を形成する第１ホトリソプロセスと薄膜トランジスタのチャネルを形成する第２ホトリソプロセスまでは前記した実施例４と同じであるので、重複説明は省略し、ここでは実施例５の第３ホトリソプロセスから説明する。

　図１６は、ゲート線とゲート電極およびコモン線を形成し、薄膜トランジスタのチャネルを形成したＴＦＴ基板にカラーフィルタと画素電極を形成するＦＦＳ−ＣＯＡ方式液晶表示装置のプロセスを説明する図である。先ず、ゲート線とゲート電極およびコモン線を形成し、薄膜トランジスタのチャネルを形成したＴＦＴ基板にスリットコーターでホトレジストを塗布して画素電極、カラーフィルタ、コモン電極形成用のレジストバンク機能を有するレジストパターンを形成する（Ｓ−３６）。このレジストパターンをエッチングマスクとしてゲート絶縁膜をエッチングし、ゲート線端子、コモン線端子、データ線端子、データ線とデータ線端子の接続用コンタクトホール、コモン電極をコモン線に接続するコンタクトホールを形成する（Ｓ−３７）。

　レジストパターンをアッシングしてハーフトーン露光部分のレジストを除去する（Ｓ−３８）。画素領域にカラーフィルタ材料を分散したインクを、インクジェット装置を用いて塗布する（Ｓ−３９）。その後、ＩＴＯを好適とする透明導電膜材料を分散したインクをインクジェット用いて塗布し、画素電極を形成すると共に、データ線とデータ線端子の接続用コンタクトホールおよびコモン電極をコモン線に接続するコンタクトホールにＩＴＯ膜を埋め込んでコンタクトをとる（Ｓ−４０）。

　図１７Ａは、本発明の実施例５に係るアクティブ素子基板の画像部の要部平面図である。基板１００上に形成された２本のゲート線２０１と２本のデータ線６０１で囲まれた領域に１単位画素（カラー表示の場合の各カラー画素、副画素：ｓｕｂ−ｐｉｘｅｌ）が形成される。図１７Ｂ~図１７Ｅは図１７ＡのＥ−Ｅ線に沿った断面図、図１８Ａ~図１８Ｅは図１７ＡのＧ−Ｇ線に沿った断面図である。また、図１９Ａは、本発明の実施例５に係るアクティブ素子基板の端子部の要部平面図である。図１９Ｂ~図１９Ｅは図１９ＡのＦ−Ｆ線に沿った断面図である。

　図１７Ａ~図１９Ｅにより、本発明の実施例５に係るアクティブ素子基板の製造プロセスを説明する。図１７Ａ、図１７Ｂ~図１７Ｅにおいて、黒色材料を混入したレジスト７００Ｋをハーフトーン露光し、現像してバンク７００Ｋを形成する。画素電極形成部分と、画素電極を薄膜トランジスタのドレイン電極に接続するコンタクトホール１０００の部分がハーフトーン露光で薄いレジスト膜７０２Ｋとされている。コモン線８０３は画素の中央部分をゲート線２０１に平行な方向に形成されている。画素電極の形成領域でコモン線８０３の上方にバンクの一部が突出してコモン電極接続部８０７を形成し、このコモン電極接続部８０７にコンタクトホール１０００が形成されている。

　図１７Ｂにおいて、レジスト７００Ｋを露光、現像後のレジストパターンは、画素領域のカラーフィルタ塗布部分と薄膜トランジスタのドレイン部分との間に突状７０３Ｋが形成されている。この突状７０３Ｋは、アッシング後にも図１７Ｃ−図１７Ｄに示したように、カラーフィルタ１１００をレジストバンク７０１Ｋ内に塗布する際に、カラーフィルタインクが薄膜トランジスタのドレイン電極６０３に溢れ出さないための防壁として機能する。カラーフィルタ１１００を形成後、レジストバンク７０１Ｋ内にＩＴＯを好適とする透明導電材料を分散したＩＴＯインクをインクジェット装置で塗布し、画素電極８００とする。このとき、ＩＴＯインクは突状７０３Ｋを超えて薄膜トランジスタのドレイン電極６０３にも塗布され、画素電極８００をドレイン電極に接続する。この状態を図１７Ｅに示す。

　図１８Ａ~図１８Ｅは、図１７ＡのＧ−Ｇ線に沿って説明するコモン電極とコモン線との接続プロセスである。Ｇ−Ｇ線上において、画素領域をゲート線と平行に、かつ同層にコモン線８０３が形成されている。図１８Ａにおいて、コモン線８０３は層間絶縁膜４００で覆われ、その上にデータ線６０１が形成されている。この上に黒色材料を混入したホトレジスト７００Ｋを塗布し、露光マスクでハーフトーン露光を施す。図１８Ａは現像後のレジストパターンを示し、未露光部分は７００Ｋで、ハーフトーン露光部分は７０２Ｋで示す。

　このレジストパターンをエッチングマスクとして層間絶縁膜４００をエッチングしてコモン電極接続部８０７の層間絶縁膜４００を除去して下層のコモン線８０３を露出させる。この状態を図１８Ｂに示す。続いて、レジストをアッシングしてハーフトーン露光部分のレジストを除去する。レジスト７０１Ｋがレジストバンクとなる（図１８Ｃ）。インクジェット装置を用いてカラーフィルタ材料のインクをバンク７０１Ｋ内に塗布する（図１８Ｄ）。然る後、ＩＴＯを好適とする透明導電材料を分散したＩＴＯインクをインクジェット装置で塗布して画素電極８００とコモン電極接続電極８０４を形成する。コモン電極接続電極８０４はコモン電極接続部８０７の中に充填されてコモン電極８０３と接続される。この状態を図１８Ｅに示す。

　図１９Ａは、本発明の実施例５に係るアクティブ素子基板の端子部の要部平面図である。図１７Ａで説明したように、黒色材料を混入したレジスト７００Ｋをハーフトーン露光し、現像してレジストバンク７００Ｋを形成する。図１９Ａ~図１９Ｅはデータ線６０１をデータ線端子９０１に接続するプロセスを示す。図１９Ｂはデータ線６０１をデータ線端子９０１に接続するコンタクトホール１０００部分がハーフトーン露光されたレジストを有している様子を示している。

　図１９Ｃには、図１９Ｂのレジストパターンをエッチングマスクとして層間絶縁膜４００をエッチングし、端子９０１とコンタクトホール１０００部分の層間絶縁膜４００を除去した状態を示す。その後、アッシングを施してレジストパターンを減厚し、ハーフトーン露光部分のレジストを除去する（図１９Ｄ）。インクジェット装置によりＩＴＯを好適とする透明導電材料を分散したＩＴＯインクを塗布する。コンタクトホール１０００部分に透明導電材料が充填されて、データ線６０１はデータ線端子９０１に端子接続部８０１で接続される（図１９Ｅ）。

　図２０は、本発明の実施例５に係るアクティブ素子基板のコモン電極接続部の形成プロセスを説明する図である。図２０Ａ~図２０Ｅでも説明するが、このプロセスでは、前記図１７Ｅに示した基板にＣＶＤによって層間絶縁膜を成膜する。ここでは、層間絶縁膜にＳｉＮを用いる（Ｓ−４１）。この層間絶縁膜を覆ってレジストを塗布し、露光し、現像して（Ｓ−４２）コモン電極接続部と端子部の層間絶縁膜をエッチングする（Ｓ−４３）。

　図２０Ａは、画素部の平面図で、そのＨ−Ｈ線に沿った断面図が図２０Ｂ~図２０Ｃで、Ｊ−Ｊ線に沿った断面図が図２０Ｄ~図２０Ｅである。図２０Ｂは層間絶縁膜４００を成膜し、その上にレジスト１７００を塗布する。露光でレジストパターンを形成し、層間絶縁膜をエッチングして前記した端子部等を露出させる。画素部では、レジストを除去して層間絶縁膜４００を露出させる（図２０Ｃ）。

　図２０Ｄは、コモン電極接続電極８０４の上方にレジスト開口が形成されている状態を示す。この開口で層間絶縁膜４００をエッチングし、コモン電極接続電極８０４を露出させる（図２０Ｅ）。この上に次に説明するプロセスでコモン電極を形成する。

　図２１は、本発明の実施例５に係るアクティブ素子基板のコモン電極の形成プロセスを説明する図である。図２０Ｅで説明したアクティブ基板（ＴＦＴ基板）の層間絶縁膜の上にＩＴＯを好適とする透明導電材料をスパッタで成膜する（Ｓ−４４）。その上にホトレジストを塗布し、露光し、現像して櫛歯状のレジストパターンを形成する（Ｓ−４５）。このレジストパターンをエッチングマスクとして櫛歯状のコモン電極を形成する（Ｓ−４６）。

　図２１Ａは、櫛歯状コモン電極の平面図である。図２１Ｂと図２１Ｃは、図２１ＡのＫ−Ｋ線に沿った櫛歯状コモン電極の形成プロセスを説明する断面図、図２１Ｄと図２１Ｅは、図２１ＡのＬ−Ｌ線に沿った櫛歯状コモン電極接続部の形成プロセスを説明する断面図である。図２１Ｂには、前記図２０Ｃに示した基板の上にＩＴＯをスパッタして透明導電膜（ＩＴＯ膜）８０６を形成した基板の上にホトレジスト１７００を塗布し、櫛歯状コモン電極パターンを有する露光マスクを用いて露光し、現像して、櫛歯状コモン電極パターンのレジスト開口を形成した状態を示す。図２１Ｃは、図２１ＢのレジストをエッチングマスクとしてＩＴＯ膜８０６をエッチングし、櫛歯状のコモン電極８０５を形成した状態を示す。

　図２１Ｄは、図２０Ｅに示した基板の上にＩＴＯをスパッタして透明導電膜８０６を形成しその上にホトレジスト１７００を塗布した図２１Ｂのホトレジスト１７００の露光で画素間にレジスト開口を形成した状態を示す。図２１Ｅは、隣接する画素との間のＩＴＯ膜８０６をエッチング除去して櫛歯状のコモン電極８０５を形成し、かつ画素間を分離し、レジスト１７００を除去した状態を示す。櫛歯状のコモン電極８０５は画素部接続電極８０４を通してコモン線８０３に接続されている。

　図２２は、本発明の実施例６に係るアクティブ素子基板にコモン電極を形成する他のプロセスを説明する図である。前記図１７Ｅ及び図１８Ｅで示したＴＦＴ基板の上にＣＶＤでＳｉＮを成膜して層間絶縁膜とする（Ｓ−４７）。この層間絶縁膜を覆ってホトレジストを塗布し、ハーフトーン露光マスクを用いてハーフトーン露光をする（Ｓ−４８）。層間絶縁膜をエッチングして全露光したコモン電極接続部と端子部を露出させる（Ｓ−４９）。ホトレジストをアッシングし（Ｓ−５０）、ハーフトーン露光部分である櫛型コモン電極形成部分のレジストを開口させる。その上にインクジェットによりＩＴＯを塗布して櫛歯状電極の形成およびコモン電極接続電極と櫛型電極の接続を行う（Ｓ−５１）。

　図２３Ａは、本発明の実施例６に係るアクティブ素子基板の画素部の平面図であり、櫛型電極などを仮想的に示したものである。図２３Ｂと図２３Ｃは、図２３ＡのＭ−Ｍ線に沿った断面図であり、図２３Ｂは層間絶縁膜１２００にハーフトーン露光したレジストパターンを示し、図２３Ｃはレジストパターンをアッシングした状態を示す。

　図２４Ａは、本発明の実施例６に係るアクティブ素子基板の端子部の平面図であり、櫛歯状電極などを仮想的に示したものである。図２４Ｂ~図２４Ｅは、図２３ＡのＮ−Ｎ線に沿った断面図である。図２４Ｂは層間絶縁膜１２００にハーフトーン露光したレジストパターンを示し、図２４Ｃはコモン電極接続部の層間絶縁膜１２００をエッチング除去してコモン電極接続電極８０４を露出させた状態を、図２４Ｄはレジストパターンをアッシングした状態を示す。図２４Ｅはアッシングにより貫通した櫛型電極部の開口とコモン電極接続電極８０４にＩＴＯをインクジェット塗布した状態を示す。

　以上説明した本発明の実施例５及び実施例６も、ホトトリソプロセス数を削減することにより、アクティブ素子基板及び液晶表示装置を全体として少ないプロセス数でアクティブ素子基板を製造することができる。そして、本発明の実施例６では、実施例５に比べホトリソプロセス数を１工程削減できると共に、実施例５も実施例６もカラーフィルタをＴＦＴ基板側に形成したことにより対向基板との位置合わせ裕度を考慮することなく、開口率を向上させ、結果として液晶表示装置の消費電力を低減し、かつ対向基板としてＴＦＴ基板とは異なる材質の安価なガラス基板又は光透過率に優れたプラスチック基板が採用でき材料費を低減したカラーフィルタオンアレイ方式のＦＦＳ−ＣＯＡ型液晶表示装置を安価に提供できる。

　図２５は、本発明の実施例７に係るマルチドメイン垂直配向（ＭＶＡ）方式のＴＦＴ基板の形成プロセスを説明する図である。このプロセスでは、先ず実施例１と同様の２回のホトリソプロセスを施したＴＦＴ基板の上にスリットコーターによって画素部にレジストのバンクを形成する（Ｓ−５２）。レジストの無い部分の層間絶縁膜をエッチングし、端子と信号線との接続用のコンタクトホールを露出させる（Ｓ−５３）。次に、レジストをアッシングして（Ｓ−５４）、インクジェットにより画素電極と信号線とのコンタクトホールにＩＴＯを塗布する（Ｓ−５５）。

　図２６Ａは、本発明の実施例７に係るＴＦＴ基板の１画素部分を示す平面図である。図２６Ｂは、図２６ＡのＯ−Ｏ線に沿った断面図である。この実施例では、画素電極８００はレジスト７００で形成したバンク内にＩＴＯインクをインクジェットで塗布することで形成される。この画素電極８００はレジストで構成されるスリット状の画素分割部８０８で分割すると共に、画素の上下各半分（図２６Ａではデータ線６０１の延在方向）で分割した各画素電極の傾斜を逆にしてドメイン方向を２方向としてある。そして、分割された画素電極を当該画素の上下端に設けた連続部８０９で接続している。

　図２６Ｃは、本発明の実施例７に係るマルチドメイン垂直配向（ＭＶＡ）方式の他の画素電極の構成を説明する１画素の平面図である。図２６Ｄと図２６Ｅは、図２６ＣのＰ−Ｐ線に沿った断面図である。画素電極８００はレジスト７００で形成したバンク内にＩＴＯインクをインクジェットで塗布して形成される（図２６Ｄ）。図２６Ｅに示したように、この画素電極８００の上にインクジェットにより図２６Ａの画素分割部８０８と同様の傾斜でレジストの突起物１８００を塗布して形成する（図２５のＳ−５６）。この突起物１８００によって２つのドメインを形成する。

　以上説明した本発明の実施例７も、ホトトリソプロセス数を削減することにより、アクティブ素子基板及び液晶表示装置を少ない全体として少ないプロセス数でアクティブ素子基板を製造することができ、ＭＶＡ型液晶表示装置を安価に提供できる。

　図２７は、本発明の実施例８に係るカラーフィルタがＴＦＴ基板側に設けたマルチドメイン垂直配向（ＭＶＡ—ＣＯＡ）方式のＴＦＴ基板の形成プロセスを説明する図である。このプロセスでは、先ず実施例１と同様の２回のホトリソプロセスを施したＴＦＴ基板の上にスリットコーターによって画素部に黒色レジストのバンクを形成する（Ｓ−５７）。レジストの無い部分の層間絶縁膜をエッチングし、端子と信号線との接続用のコンタクトホールを露出させる（Ｓ−５８）。次に、レジストをアッシングして（Ｓ−５９）、３色（Ｒ，Ｇ，Ｂ）のカラーフィルタをインクジェット塗布して形成する（Ｓ−６０）。さらに、このカラーフィルタの上に、インクジェットによって画素電極と信号線とのコンタクトホールにＩＴＯを塗布する（Ｓ−６１）。

　図２８Ａは、本発明の実施例８に係るＴＦＴ基板の１画素部分を示す平面図である。図２８Ｂは、図２８ＡのＱ−Ｑ線に沿った断面図である。この実施例では、画素電極８００は黒色レジスト７００Ｋで形成したバンク内に塗布されたカラーフィルタ１１００の上にＩＴＯインクをインクジェットで塗布することで形成される。この画素電極８００は黒色レジストで構成されるスリット状の画素分割部８０８で分割されると共に、黒色レジストの突条７０３を超えて薄膜トランジスタのドレイン電極に接続している。

　図２８Ｃは、本発明の実施例８に係るマルチドメイン垂直配向（ＭＶＡ−ＣＯＡ）方式の他の画素電極の構成を説明する１画素の平面図である。図２８Ｄと図２８Ｅは、図２８ＣのＲ−Ｒ線に沿った断面図である。画素電極８００は黒色レジスト７００Ｋで形成したバンク内にインクジェットにより塗布されたカラーフィルタ１１００の上にＩＴＯインクをインクジェットで塗布して形成される（図２８Ｄ）。図２８Ｅに示したように、この画素電極８００の上にインクジェットにより図２８Ｃの画素分割部８０８と同様の傾斜でレジストの突起物１８００を塗布して形成する（図２７のＳ−６２）。この突起物１８００によって２つのドメインを形成する。

　以上説明した本発明の実施例８も、ホトトリソプロセス数を削減することにより、アクティブ素子基板及び液晶表示装置を少ない全体として少ないプロセス数でアクティブ素子基板を製造することができると共に、カラーフィルタをＴＦＴ基板側に形成したことにより対向基板との位置合わせ裕度を考慮することなく、開口率を向上させ、結果として液晶表示装置の消費電力を低減し、かつ対向基板としてＴＦＴ基板とは異なる材質の安価なガラス基板又は光透過率に優れたプラスチック基板が採用でき材料費を低減したカラーフィルタオンアレイ方式のＭＶＡ型液晶表示装置を安価に提供できる。

　図２９は、本発明の実施例９に係るカラーフィルタをＴＦＴ基板側に設けたマルチドメイン垂直配向（ＭＶＡ—ＣＯＡ）方式のＴＦＴ基板の形成プロセスを説明する図である。このプロセスのステップ（Ｓ−６３）~（Ｓ−６７）は、前記図６Ａ~図６Ｅで説明した実施例２のカラーフィルタを形成するステップステップ（Ｓ−１６）~（Ｓ−２０）と同じである。

　図３０Ａは、第３ホトリソプロセスで黒色ホトレジストを塗布し、ハーフトーン露光を施した状態を示す画像部の要部平面図である。ハーフトーン露光部は画素電極形成部分（画素電極の下層にカラーフィルタが塗布される）とコンタクトホールの部分である。図３０Ｂから図３０Ｅに示されたように、コンタクトホール１０００は突条７０３Ｋで画素電極の形成部分と隔離されている。

　図３０Ｂは、薄膜トランジスタ基板にスリットコーターで黒色ホトレジスト７００Ｋを塗布し、ハーフトーン露光マスクを用いて画素部と画素電極をドレイン電極に接続するコンタクトホールはハーフトーン露光し、ゲート線の端子部とデータ線の端子部は全露光し、画素電極の周りに黒色バンクを形成する図２９のステップ（Ｓ−６３）で説明した第３ホトリソ処理した状態を示す。この第３ホトリソ処理では、画素部とコンタクトホール１０００の部分がハーフトーン露光でレジスト膜が薄くなっている。薄くなったハーフトーン露光部分の黒色レジストを７０２Ｋで示す。ハーフトーン露光部分のレジスト７０２Ｋの周りは厚い黒色レジスト７００Ｋで囲まれている。

　図３０Ｃは、黒色レジスト膜７００Ｋとハーフトーン露光部分の黒色レジスト７０２Ｋをアッシングして減厚した状態を示す。アッシングにより画素部分とコンタクトホール部分のレジストは除去されている。残留した黒色レジスト７０１Ｋの膜厚は、除去されたハーフトーン露光部分の黒色レジスト７０２Ｋの分、あるいはそれよりも若干だけ薄くなっている。

　図３０Ｄは、黒色レジスト７０１Ｋで形成される画素形成用のバンクの内側にインクジェット装置を用いてカラーフィルタインク１１００を塗布した状態を示す。そして、図３０Ｅは、カラーフィルタ１１００の上と突条７０３Ｋを乗り越えてコンタクトホール１０００迄の領域にＩＴＯを好適とする透明導電材料を分散したインクをインクジェット装置で滴下して塗布し、画素電極８００とした状態を示す。薄膜トランジスタのドレイン電極６０３に画素電極８００がコンタクトホール１０００で接続している。

　図３１Ａは、本発明の実施例９に係るＴＦＴ基板の１画素部分を示す平面図である。図３１Ｂは、図３１ＡのＳ−Ｓ線に沿った断面図である。この実施例では、画素電極８００は黒色レジスト７００Ｋで形成したバンク内にＩＴＯインクをインクジェットで塗布することで形成される。この画素電極８００は、その後、レジストを塗布されスリット状の画素分割部８０８で分割するパターンを有するマスクにより露光され、現像した後エッチングにより、スリット状の画素分割部８０８で分割すると共に、画素の上下各半分（図３１Ａではデータ線６０１の延在方向）で分割した各画素電極の傾斜を逆にしてドメインを２つとしてある。そして、分割された画素電極を当該画素の上下端に設けた連続部８０９で接続している。

　図３２Ａは、本発明の実施例９に係るカラーフィルタをＴＦＴ基板側に設けたマルチドメイン垂直配向（ＭＶＡ−ＣＯＡ）方式の他の画素電極の構成を説明する１画素の平面図である。図３２Ｂは、図３２ＡのＴ−Ｔ線に沿った断面図である。画素電極８００は黒色レジスト７００Ｋで形成したバンク内にＩＴＯインクをインクジェットで塗布して形成される（図３２Ｂ）。この画素電極８００の上にスリットコーターによりレジストを塗布した後、図３１Ａの画素分割部８０８と同様の傾斜のパターンを持つマスクで露光、現像してレジストの突条１８００を形成する（図２７のＳ−６２）。この突起物１８００によって２つのドメインを形成する。

　以上説明した本発明の実施例９も、ホトトリソプロセス数を削減することにより、アクティブ素子基板及び液晶表示装置を全体として少ないプロセス数でアクティブ素子基板を製造することができると共に、カラーフィルタをＴＦＴ基板側に形成したことにより対向基板との位置合わせ裕度を考慮することなく、開口率を向上させ、結果として液晶表示装置の消費電力を低減し、かつ対向基板としてＴＦＴ基板とは異なる材質の安価なガラス基板又は光透過率に優れたプラスチック基板が採用でき材料費を低減したカラーフィルタオンアレイ方式のＭＶＡ−ＣＯＡ型液晶表示装置を安価に提供できる。

　図３３Ａは、本発明の実施例１０に係るカラーフィルタオンアレイ方式の画素電極形成において、スリットコーターにより塗布した黒色材料を混入したレジスト７００Ｋをハーフトーン露光し、現像してバンク７００Ｋを形成する工程に関する新たなプロセスについて説明する図である。図３３Ｂ及び図３３Ｃは、図３３ＡのＤＤ−ＤＤ線の断面を示す図である。前記のように、ＴＮ方式では図６Ａから図６Ｆで、ＦＦＳ方式では図１６及び図１７Ａから図１７Ｅで、ＭＶＡ方式では図２７及び図２８Ａから図２８Ｂと図２８Ｃから図２８Ｅにおいて、黒色レジストの単層で説明したが、黒色材料をレジストに混入することにより、レジストの絶縁性が損なわれる可能性がある。この場合には、黒色レジストで形成するＩＪバンクを２種類の材料の構成とし、図３１Ｂに記載のように、第１層のレジストは絶縁性を有するレジスト７０４とし、第２層を黒色レジスト７００Ｋとする。これにより、トランジスタのバックチャネル部は絶縁性を有するレジスト７０４で埋められるのでソース電極及びドレイン電極間での電流のリークが発生しない。

　また、ここで、第１層のレジスト７０４の露光感度を第２層のレジスト７００Ｋの露光感度より小さくすることで、ハーフトーン露光による露光量の変動に対し安定してハーフトーン露光部分７０２のレジスト残膜厚を得られる。

　図３３Ｄは、本発明の実施例１０に係るカラーフィルタオンアレイ方式の画素電極形成において、スリットコーターにより塗布した黒色材料を混入したレジスト７００Ｋをハーフトーン露光し、現像してバンク７００Ｋを形成する工程に関する他の画素電極の構成を説明する１画素の図３３ＡのＤＤ−ＤＤ線に沿った断面図である。図３３Ｅ、図３３Ｆは、図３３ＡのＤＤ−ＤＤ線に沿った図３３Ｄに続くプロセスを示す断面図である。

　上記他の方式の実施例では、図３３Ｄに示すように、図３３Ａのバンク７００Ｋを形成する前のＤＤ−ＤＤ線に沿った断面図において、ソース電極６０２とドレイン電極６０３で形成されるチャネル部に絶縁膜７０５をインクジェットにより塗布形成する。その後、図３３Ｅに示すように、スリットコーターにより塗布した黒色材料を混入したレジスト７００Ｋをハーフトーン露光し、現像してバンク７００Ｋを形成することで黒色レジストの絶縁性が損なわれた場合でもチャネル間の電流リークは絶縁膜７０５により防止される。

　図３３Ｆは、黒色レジスト７００Ｋのアッシング後を示す断面図で、アッシングによりドレイン電極６０３上のハーフトーン露光部レジスト７０２を除去した状態を示し、チャネル間は絶縁膜７０５で隔絶されている。

　以上説明した本発明の実施例１０によれば、カラーフィルタオンアレイ方式の液晶表示装置のＴＦＴ基板において、トランジスタの安定動作を確保すると共に、ハーフトーン露光において露光量の変動に対しハーフトーン露光部分のレジスト残膜厚をほぼ等しく得られプロセスの安定性が向上する。

　図３４は、本発明に係る表示装置の一実施例を説明する液晶表示装置の構成図である。この液晶表示装置は、前記実施例で説明した何れかのアクティブ素子基板１００と対向基板２０００との貼り合わせ間隙に液晶２００２を封入して構成される。なお、対向基板２０００はアクティブ素子基板１００と同様のガラスでも、あるいは異なる無機材質の絶縁基板もしくはプラスチック製の絶縁フィルムでもよい。各基板と液晶との界面には配向膜２００１が塗布されている。アクティブ素子基板１００の背面にはバックライト２００３が設けられている。

　アクティブ素子基板１００の周辺には駆動回路２００４がＩＣチップ又は基板面に直接形成された回路として設けられている。駆動回路２００４には、表示制御装置２００５から表示のためのタイミング信号と映像データが供給される。

　本発明は、液晶表示装置を構成するアクティブ基板に限らず、有機ＥＬ表示装置などのフラットパネルディスプレイ用のアクティブ基板にも適用でき、またホトリソプロセスを用いる各種の半導体装置にも同様に適用可能である。

Claims

絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、
前記ゲート線と保持容量線を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上にアレイ状に形成されて、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、
前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、
前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極を有するアクティブ素子基板であって、
前記ゲート絶縁膜は前記一方の表示電極の形成領域では当該一方の表示電極で覆われており、
前記オーミックコンタクト層の間隙と前記ソース電極および前記データ線と、隣接画素のデータ線を覆って前記一方の表示電極の形成領域と前記ドレイン電極を囲んで設けられたレジストのバンクを有し、
前記一方の表示電極と前記ドレイン電極とに連続的に接続した前記透明導電膜の前記絶縁基板の上面からの高さは、前記レジストのバンクの前記絶縁基板の上面からの高さ未満であることを特徴とするアクティブ素子基板。
絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、
前記ゲート線と保持容量線を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上にアレイ状に形成されて、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、
前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、
前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極と、
前記一方の表示電極と前記ゲート絶縁膜の間に設けられたカラーフィルタとを有するアクティブ素子基板であって、
前記オーミックコンタクト層の間隙と前記ソース電極および前記データ線と、隣接画素のデータ線を覆って前記一方の表示電極の形成領域と前記ドレイン電極を囲んで設けられたレジストのバンクを有し、
前記カラーフィルタの上に設けられた前記一方の表示電極と前記ドレイン電極とに連続的に接続した前記透明導電膜の前記絶縁基板からの高さは、前記レジストのバンクの前記絶縁基板からの高さ未満であることを特徴とするアクティブ素子基板。
請求項１又は２において、
前記一方の表示電極の上に層間絶縁膜を介して他方の表示電極を有することを特徴とするアクティブ素子基板。
請求項１又は２において、
前記一方の表示電極はべた電極であることを特徴とするアクティブ素子基板。
請求項３において、
前記一方の表示電極はべた電極で、前記他方の表示電極は櫛歯型であることを特徴とするアクティブ素子基板。
請求項５において、
前記他方の表示電極は櫛歯型に形成されて１画素の領域内で複数に分割されており、各分割領域では前記櫛歯型の傾斜方向が異なることを特徴とするアクティブ素子基板。
請求項１又は２において、
前記一方の表示電極はべた電極であり、該べた電極の上にマルチドメインを形成するホトレジストの突条を有することを特徴とするアクティブ素子基板。
請求項１又は２において、
前記一方の表示電極は画素中央部で線対称となる傾斜を有するスリット状の切り欠きを設け、該電極上にマルチドメインを形成することを特徴とするアクティブ素子基板。
請求項２乃至８の何れかにおいて、
前記一方の表示電極を形成するためのバンクが積層構造で、少なくともチャネル間が絶縁性の材料で隔絶されていることを特徴とするアクティブ素子基板。
請求項９において、
前記バンクは絶縁性レジストと黒色レジストの積層であり、前記黒色レジストが前記絶縁性レジストの上層にあることを特徴とするアクティブ素子基板。
絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、
前記ゲート線と保持容量線を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上にアレイ状に形成されて、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、
前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、
前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極を有するアクティブ素子基板の製造方法であって、
前記絶縁基板の上に形成された前記データ線と前記ソース電極および前記ドレイン電極の上にホトレジストを塗布し、
ハーフトーン露光マスクを用いて、前記ゲート線の端子部分、前記保持容量線の端子部分及び前記データ線の端子部分と前記データ線と前記端子部分との接続のためのコンタクトホールの一部を全露光すると共に、前記一方の表示電極の形成領域と前記ドレイン電極部分をハーフトーン露光し、
前記ホトレジストを現像して、前記全露光部分のホトレジストを除去すると共に、前記ハーフトーン露光部分のホトレジストを薄く残し、
前記ホトレジストを除去した部分の前記ゲート絶縁膜をエッチングして除去し、
前記ホトレジストをアッシングして前記ハーフトーン露光部分のホトレジストを除去し、
前記アッシングで残留した前記ホトレジストをバンクとして、前記ハーフトーン露光部分のホトレジストを除去した前記一方の表示電極の形成領域と前記ドレイン電極部分に透明導電材料のインクをインクジェット法を用いて塗布して、前記ドレイン電極部の接続した前記一方の表示電極を形成することを特徴とするアクティブ素子基板の製造方法。
請求項１１において、
前記複数の能動層アイランドと前記ソース電極及び前記データ線と前記ドレイン電極が、絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、
前記ゲート線と保持容量線を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上にアレイ状に形成されて、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、
前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、
前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極を有するアクティブ素子基板の製造方法であって、
前記絶縁基板上に、前記ゲート線と前記保持容量線および前記データ線の端子部を形成し、
前記ゲート線と前記保持容量線および前記データ線の端子部を覆って、前記ゲート絶縁膜、前記半導体層、前記オーミックコンタクト層を、この順で連続的に成膜して積層膜を形成し、
前記積層膜を薄膜トランジスタを構成するための複数の能動層アイランドに加工して、前記能動層アイランドを前記絶縁基板の上にアレイ状に形成し、
前記能動層アイランドの上に、前記データ線と前記ソース電極および前記ドレイン電極とを形成したことを特徴とするアクティブ素子基板の製造方法。
請求項１１において、
前記複数の能動層アイランドと前記ソース電極及び前記データ線と前記ドレイン電極が、絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、
前記ゲート線と保持容量線を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上にアレイ状に形成されて、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、
前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、
前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極を有するアクティブ素子基板の製造方法であって、
前記絶縁基板上に、前記ゲート線と前記保持容量線および前記データ線の端子部を形成し、
前記ゲート線と前記保持容量線および前記データ線の端子部を覆って、前記ゲート絶縁膜、前記半導体層、前記オーミックコンタクト層を、この順で連続的に成膜して積層膜を形成し、
前記積層膜の全面を覆うようにソース線、ソース電極、ドレイン電極となるメタル膜を形成し、
前記メタル膜上にホトレジストを塗布し、ハーフトーンマスクを用いてソース電極とドレイン電極が連続した形状でソース線と連続した形状で全露光すると共に、チャネル形成部をハーフトーン露光し、
前記ソース線と該ソース電極と連続したドレイン電極を形成し、
このパターンをエッチングマスクとして、前記積層膜を薄膜トランジスタを構成するための複数の能動層アイランドに加工して、前記能動層アイランドを前記絶縁基板の上にアレイ状に形成し、
その後、アッシィングによりハーフトーン露光部のレジストを除去し、前記ソース電極と前記ドレイン電極が連続しているチャネル部をエッチング除去し、
更に、このエッチングにより露出したオーミックコンタクト層をエッチングしてバックチャネルを形成し、
前記能動層アイランドの上に、前記データ線と前記ソース電極および前記ドレイン電極とを形成したことを特徴とするアクティブ素子基板の製造方法。
絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、
前記ゲート線と保持容量線を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上にアレイ状に形成されて、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、
前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、
前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極を有するアクティブ素子基板の製造方法であって、
前記絶縁基板の上に形成された前記データ線と前記ソース電極および前記ドレイン電極の上にホトレジストを塗布し、
ハーフトーン露光マスクを用いて、前記ゲート線の端子部分、前記保持容量線の端子部分及び前記データ線の端子部分と前記データ線と前記端子部分との接続のためのコンタクトホールの一部を全露光すると共に、前記一方の表示電極の形成領域と前記ドレイン電極部分をハーフトーン露光し、
前記ホトレジストを現像して、前記全露光部分のホトレジストを除去すると共に、前記ハーフトーン露光部分のホトレジストを薄く残し、
前記ホトレジストを除去した部分の前記ゲート絶縁膜をエッチングして除去し、
前記ホトレジストをアッシングして前記ハーフトーン露光部分のホトレジストを除去し、
前記アッシングで残留した前記ホトレジストをバンクとして、前記ハーフトーン露光部分のホトレジストを除去した前記一方の表示電極の形成領域にインクジェット法を用いてカラーフィルタ材料インクを塗布してカラーフィルタを形成後、
前記アッシングで残留した前記ホトレジストをバンクとして、前記カラーフィルタの上と前記ドレイン電極部分に透明導電材料のインクを、インクジェット法を用いて塗布して、前記ドレイン電極部の接続した前記一方の表示電極を形成することを特徴とするアクティブ素子基板の製造方法。
請求項１４において、
前記複数の能動層アイランドと前記ソース電極及び前記データ線と前記ドレイン電極が、絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、
前記ゲート線と保持容量線を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上にアレイ状に形成されて、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、
前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、
前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極を有するアクティブ素子基板の製造方法であって、
前記絶縁基板上に、前記ゲート線と前記保持容量線および前記データ線の端子部を形成し、
前記ゲート線と前記保持容量線および前記データ線の端子部を覆って、前記ゲート絶縁膜、前記半導体層、前記オーミックコンタクト層を、この順で連続的に成膜して積層膜を形成し、
前記積層膜を薄膜トランジスタを構成するための複数の能動層アイランドに加工して、前記能動層アイランドを前記絶縁基板の上にアレイ状に形成し、
前記能動層アイランドの上に、前記データ線と前記ソース電極および前記ドレイン電極とを形成したことを特徴とするアクティブ素子基板の製造方法。
請求項１４において、
前記複数の能動層アイランドと前記ソース電極及び前記データ線と前記ドレイン電極が、絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、
前記ゲート線と保持容量線を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上にアレイ状に形成されて、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、
前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、
前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極を有するアクティブ素子基板の製造方法であって、
　前記絶縁基板上に、前記ゲート線と前記保持容量線および前記データ線の端子部を形成し、
前記ゲート線と前記保持容量線および前記データ線の端子部を覆って、前記ゲート絶縁膜、前記半導体層、前記オーミックコンタクト層を、この順で連続的に成膜して積層膜を形成し、
前記積層膜の全面を覆うようにソース線、ソース電極、ドレイン電極となるメタル膜を形成し、
前記メタル膜上にホトレジストを塗布しハーフトーンマスクを用いてソース電極とドレイン電極が連続した形状（チャネル部が形成されていない）でソース線と連続した形状で全露光すると共にチャネル形成部をハーフトーン露光し、ソース線とソース電極と連続したドレイン電極を形成し、このパターンをエッチングマスクとして、
前記積層膜を薄膜トランジスタを構成するための複数の能動層アイランドに加工して、前記能動層アイランドを前記絶縁基板の上にアレイ状に形成し、
その後アッシィングによりハーフトーン露光部のレジストを除去し、ソース電極とドレイン電極が連続しているチャネル部をエッチング除去し、更にこれにより露出したオーミックコンタクト層をエッチングしてバックチャネルを形成し、
前記能動層アイランドの上に、前記データ線と前記ソース電極および前記ドレイン電極とを形成したことを特徴とするアクティブ素子基板の製造方法。
請求項１１乃至１６の何れかにおいて、
前記一方の表示電極の上に層間絶縁膜を介して他方の表示電極を形成することを特徴とするアクティブ素子基板の製造方法。
請求項１１乃至１７の何れかにおいて、
前記ホトレジストを全露光する部分は、前記ゲート線の端子部分、前記保持容量線の端子部分及び前記データ線の端子部分と前記データ線と前記端子部分との接続のためのコンタクトホールの一部であり、
エッチングにより、前記データ線の端子部分と前記データ線と前記端子部分との接続のためのコンタクトホールの部分のゲート絶縁膜を除去することを特徴とするアクティブ素子基板の製造方法。
請求項１１乃至１７の何れかにおいて、
前記一方の表示電極の上に、液晶がマルチドメインを形成する突条をインクジェット法にて形成することを特徴とするアクティブ素子基板の製造方法。
請求項１４乃至１７の何れかにおいて、
前記インクジェット法に用いるレジストのバンクの一部又は全てが遮光性であることを特徴とするアクティブ素子基板の製造方法。
請求項２０において、
前記インクジェット法に用いるレジストのバンクは積層構造で、少なくとも前記チャネルを形成する部分には絶縁膜が形成されたことを特徴とするアクティブ素子基板の製造方法。
請求項２１において、
前記バンクは絶縁性レジストと黒色レジストの積層であり黒色レジストが上層で、かつ絶縁性レジストの必要露光量は黒色レジストに比べ大きいことを特徴とするアクティブ素子基板の製造方法。
請求項１１乃至１７の何れかにおいて、
前記対向基板の材質がアクティブ素子基板とは異なる材料を用いることを特徴とするアクティブ素子基板の製造方法。
請求項１７において、
前記インクジェット法に用いるレジストのバンクには、前記エッチング用のマスク機能と、前記コモン電極接続部形成用のスルーホール加工用のマスクの機能を有し、
前記ゲート絶縁膜のエッチング加工した後にアッシング処理して前記データ線端子部の接続時に前記他方の表示電極接続部を形成し、
その後、前記アクティブ基板の最上面に層間絶縁膜形成し、前記層間絶縁膜上にハーフトーン露光用のレジストのバンクを形成し、
前記バンクをマスクとして前記ゲート線及び前記データ線の端子部を被覆している層間絶縁膜をエッチング除去すると同時に、前記他方の表示電極接続部を形成するためのスルーホールを形成し、
前記層間絶縁膜のエッチング時に前記端子部の露出と前記スルーホール形成し、
前記バンクのレジストをアッシングして櫛歯状の透明導電膜形成用のバンクを開口し、
前記バンクの開口に透明導電膜材料インクをインクジェット法で塗布して、前記他方の表示電極と前記他方の表示電極接続部とのコンタクトを形成することを特徴とするアクティブ素子基板の製造方法。
請求項１７において、
前記インクジェット法を用いたレジストのバンクは、前記エッチング用のマスク機能と前記他方の表示電極接続部形成のためのスルーホールを形成するためのエッチングマスクの機能を有し、
前記ゲート絶縁膜をエッチング加工した後にアッシング処理して前記データ線端子部接続時に前記他方の表示電極接続部を形成し、
前記アクティブ基板の最上面に、層間絶縁膜を形成し、
然る後、ホトリソプロセスにより前記ゲート線、保持容量線及び前記データ線の端子部と前記他方の表示電極接続部を覆っている前記層間絶縁膜をエッチング除去して前記ゲート線及び前記データ線の端子部と前記他方の表示電極接続部を露出させ、
前記露出させた前記ゲート線及び前記データ線の端子部と前記他方の表示電極接続部に透明導電膜材料を蒸着して透明導電膜を形成し、
前記レジストのマスクを用いて櫛歯電極を形成することを特徴とするアクティブ素子基板の製造方法。
絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、前記ゲート線と保持容量線を覆うゲート絶縁膜と、前記ゲート絶縁膜の上にアレイ状に形成され、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極を有するアクティブ素子基板と、
前記絶縁基板とは異なる絶縁基板の上に、カラーフィルタと他方の表示電極を備えた対向基板とを有し、
前記アクティブ素子基板は、その前記ゲート絶縁膜が前記一方の表示電極の形成領域では当該一方の表示電極で覆われており、
前記ソース電極とドレイン電極の各オーミックコンタクト層の対向間隙と前記ソース電極および前記データ線と、隣接画素のデータ線を覆って前記一方の表示電極の形成領域と前記ドレイン電極を囲んで設けられたレジストのバンクを有し、
前記一方の表示電極と前記ドレイン電極とに連続的に接続した前記透明導電膜の前記絶縁基板の上面からの高さは、前記レジストのバンクの前記絶縁基板の上面からの高さ未満であり、
前記アクティブ素子基板の前記一方の表示電極と前記対向基板の前記他方の表示電極のそれぞれを覆って配向膜を有し、
前記アクティブ素子基板と前記対向基板の各配向膜を対向させた間隙に液晶を封入してなることを特徴とする表示装置。
絶縁基板の上に形成されたゲート線と保持容量線およびデータ線端子と、前記ゲート線と保持容量線を覆うゲート絶縁膜と、前記ゲート絶縁膜の上にアレイ状に形成されて、半導体層とこの半導体の上層にチャネルを形成する如くソース電極側とドレイン電極側とに間隙を介して分離されたオーミックコンタクト層を有する複数の能動層アイランドと、前記ソース電極側のオーミックコンタクト層に接続したソース電極およびこのソース電極につながるデータ線と、前記ドレイン電極側のオーミックコンタクト層に接続したドレイン電極およびこのドレイン電極に連続的に接続した透明導電膜で形成された一方の表示電極と、前記一方の表示電極と前記ゲート絶縁膜の間に設けられたカラーフィルタとを有するアクティブ素子基板と、
前記絶縁基板とは異なる絶縁基板の上に、他方の表示電極を備えた対向基板とを有し、
前記アクティブ素子基板は、その前記ソース電極とドレイン電極の各オーミックコンタクト層の対向間隙と前記ソース電極および前記データ線と、隣接画素のデータ線を覆って前記一方の表示電極の形成領域と前記ドレイン電極を囲んで設けられたレジストのバンクを有し、
前記カラーフィルタの上に設けられた前記一方の表示電極と前記ドレイン電極とに連続的に接続した前記透明導電膜の前記絶縁基板からの高さは、前記レジストのバンクの前記絶縁基板からの高さ未満であり、前記アクティブ素子基板の前記一方の表示電極と前記対向基板の前記他方の表示電極のそれぞれを覆って配向膜を有し、
前記アクティブ素子基板と前記対向基板の各配向膜を対向させた間隙に液晶を封入してなることを特徴とする表示装置。
請求項２６又は２７において、
前記一方の表示電極の上に層間絶縁膜膜を介して他方の表示電極を有することを特徴とする表示装置。
請求項２７又は２８において、
前記対向基板の材質がアクティブ素子基板とは異なる材料を用いることを特徴とする表示装置。
請求項２７乃至２９において、
前記バンクは絶縁膜と黒色レジストの積層で少なくともチャネル間が絶縁性の材料で隔絶されていることを特徴とする表示装置。