JP2002250935A - 液晶用マトリクス基板の製造方法 - Google Patents
液晶用マトリクス基板の製造方法Info
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- JP2002250935A JP2002250935A JP2001050749A JP2001050749A JP2002250935A JP 2002250935 A JP2002250935 A JP 2002250935A JP 2001050749 A JP2001050749 A JP 2001050749A JP 2001050749 A JP2001050749 A JP 2001050749A JP 2002250935 A JP2002250935 A JP 2002250935A
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Abstract
(57)【要約】
【課題】 高開口率の液晶表示装置を、少ないフォトマ
スクを使用して製造する。 【解決手段】 ＴＦＴアクティブマトリクス基板として
の主要部分を形成した後に、表面に感光性アクリル系樹
脂膜１０を塗布して平坦化する。その表面にフッ素系ガ
スを用いたプラズマ照射により撥水処理領域１１を形成
した後、感光性アクリル系樹脂膜１０を、凹所１０ａは
部分的に硬化するように、コンタクトホール１０ｂ，１
０ｃは未硬化となるように、ハーフトーン露光する。現
像後、塗布型透明導電膜１２を塗布すると、撥水処理領
域１１が残存している部分には付着せず、凹所１０ａお
よびコンタクトホール１０ｂ，１０ｃ領域内に限定して
塗布される。凹所１０ａ内の塗布型透明導電膜は画素電
極１３として利用でき、ゲートおよびソース配線と立体
的にオーバーラップさせることができる。
スクを使用して製造する。 【解決手段】 ＴＦＴアクティブマトリクス基板として
の主要部分を形成した後に、表面に感光性アクリル系樹
脂膜１０を塗布して平坦化する。その表面にフッ素系ガ
スを用いたプラズマ照射により撥水処理領域１１を形成
した後、感光性アクリル系樹脂膜１０を、凹所１０ａは
部分的に硬化するように、コンタクトホール１０ｂ，１
０ｃは未硬化となるように、ハーフトーン露光する。現
像後、塗布型透明導電膜１２を塗布すると、撥水処理領
域１１が残存している部分には付着せず、凹所１０ａお
よびコンタクトホール１０ｂ，１０ｃ領域内に限定して
塗布される。凹所１０ａ内の塗布型透明導電膜は画素電
極１３として利用でき、ゲートおよびソース配線と立体
的にオーバーラップさせることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置を形
成するための液晶用マトリクス基板の製造方法に関す
る。
成するための液晶用マトリクス基板の製造方法に関す
る。
【０００２】
【従来の技術】従来から、液晶表示装置では、Thin Fil
m TransistorからＴＦＴと略称される薄膜トランジスタ
をスイッチング素子に用いるアクティブマトリクス型液
晶表示装置が広く用いられている。ＴＦＴをスイッチン
グ素子とするアクティブマトリクス型液晶表示装置で
は、透明なガラス基板の表面に、ＴＦＴアクティブマト
リクス回路を形成したＴＦＴアレイ基板を使用する。Ｔ
ＦＴアレイ基板は、何枚ものフォトマスクを用い、フォ
トリソグラフィのプロセスによる微細パターニングを繰
返すことによって、製造されている。液晶表示装置の生
産性および製造歩留まりの向上や、コストダウンを図る
観点からは、フォトマスクの使用数の削減、つまりはフ
ォトリソグラフィプロセスの削減が検討されてきてい
る。
m TransistorからＴＦＴと略称される薄膜トランジスタ
をスイッチング素子に用いるアクティブマトリクス型液
晶表示装置が広く用いられている。ＴＦＴをスイッチン
グ素子とするアクティブマトリクス型液晶表示装置で
は、透明なガラス基板の表面に、ＴＦＴアクティブマト
リクス回路を形成したＴＦＴアレイ基板を使用する。Ｔ
ＦＴアレイ基板は、何枚ものフォトマスクを用い、フォ
トリソグラフィのプロセスによる微細パターニングを繰
返すことによって、製造されている。液晶表示装置の生
産性および製造歩留まりの向上や、コストダウンを図る
観点からは、フォトマスクの使用数の削減、つまりはフ
ォトリソグラフィプロセスの削減が検討されてきてい
る。
【０００３】ＴＦＴアクティブマトリクス型液晶表示装
置の低消費電力化および高輝度化を図る上では、液晶セ
ルの光透過率を大きく改善するために、ＴＦＴアレイ基
板の開口率を向上させることが必要である。開口率の向
上の手法としては、液晶セルに電界を与えるための画素
電極を平坦な保護膜上に形成し、ゲート電極と画素電極
とを立体的にオーバーラップさせる方法が知られてい
る。この方法では、８０％を超える高開口率が実現され
ている。このような高開口率アクティブマトリクス基板
の製造プロセスは、走査用のゲート電極配線とデータ用
のソース電極配線とが交差するＧ−Ｓ交差部、スイッチ
ング素子であるＴＦＴ素子部、画素部および周辺回路に
設けられる端子部を並べた模式的な断面構成部分に対し
て、図８（ａ）〜図１３（ｐ）に示すように行われる。
置の低消費電力化および高輝度化を図る上では、液晶セ
ルの光透過率を大きく改善するために、ＴＦＴアレイ基
板の開口率を向上させることが必要である。開口率の向
上の手法としては、液晶セルに電界を与えるための画素
電極を平坦な保護膜上に形成し、ゲート電極と画素電極
とを立体的にオーバーラップさせる方法が知られてい
る。この方法では、８０％を超える高開口率が実現され
ている。このような高開口率アクティブマトリクス基板
の製造プロセスは、走査用のゲート電極配線とデータ用
のソース電極配線とが交差するＧ−Ｓ交差部、スイッチ
ング素子であるＴＦＴ素子部、画素部および周辺回路に
設けられる端子部を並べた模式的な断面構成部分に対し
て、図８（ａ）〜図１３（ｐ）に示すように行われる。
【０００４】先ず、図８（ａ）は、ガラス基板２１の表
面全体にゲート電極膜２２を成膜している状態を示す。
ゲート電極膜２２は、スパッタリング法などによって、
クロム（Ｃｒ）、アルミニウム（Ａｌ）およびタンタル
（Ｔａ）等の金属膜として形成する。次にゲート電極膜
２２の上に、フォトレジストを均一に塗布し、１枚目の
フォトマスクを用いて図１０（ｂ）に示すようなレジス
トパターン２３を形成する。次にレジストパターン２３
を利用してエッチングを行い、図８（ｃ）に示すように
ゲート電極膜２２をパターニングする。
面全体にゲート電極膜２２を成膜している状態を示す。
ゲート電極膜２２は、スパッタリング法などによって、
クロム（Ｃｒ）、アルミニウム（Ａｌ）およびタンタル
（Ｔａ）等の金属膜として形成する。次にゲート電極膜
２２の上に、フォトレジストを均一に塗布し、１枚目の
フォトマスクを用いて図１０（ｂ）に示すようなレジス
トパターン２３を形成する。次にレジストパターン２３
を利用してエッチングを行い、図８（ｃ）に示すように
ゲート電極膜２２をパターニングする。
【０００５】次に図９（ｄ）に示すように、ゲート電極
膜２４、第１半導体層２５、第２半導体層２６の３層を
プラズマＣＶＤ法やスパッタリング法などで、連続積層
成膜する。ゲート絶縁膜２４は、たとえば窒化シリコン
（ＳｉＮｘ）膜などで形成される。第１半導体層２５
は、アモルファス−シリコン（Ａ−Ｓｉ）膜で形成され
る。第２半導体層２６は、ｎ型不純物を高濃度にドープ
したシリコン（ｎ+−Ｓｉ）膜で形成される。
膜２４、第１半導体層２５、第２半導体層２６の３層を
プラズマＣＶＤ法やスパッタリング法などで、連続積層
成膜する。ゲート絶縁膜２４は、たとえば窒化シリコン
（ＳｉＮｘ）膜などで形成される。第１半導体層２５
は、アモルファス−シリコン（Ａ−Ｓｉ）膜で形成され
る。第２半導体層２６は、ｎ型不純物を高濃度にドープ
したシリコン（ｎ+−Ｓｉ）膜で形成される。
【０００６】次にフォトレジストを全体に塗布し、２枚
目のフォトマスクを用いて図９（ｅ）に示すレジストパ
ターン２７を形成する。レジストパターン２７が形成さ
れるのは、ＴＦＴ素子部のみであり、Ｇ−Ｓ交差部、画
素部および端子部には形成されない。レジストパターン
２７を用いてエッチングを行うと、図９（ｆ）に示すよ
うに、第１半導体層２５および第２半導体層２６の２層
が島状にパターニングされる。
目のフォトマスクを用いて図９（ｅ）に示すレジストパ
ターン２７を形成する。レジストパターン２７が形成さ
れるのは、ＴＦＴ素子部のみであり、Ｇ−Ｓ交差部、画
素部および端子部には形成されない。レジストパターン
２７を用いてエッチングを行うと、図９（ｆ）に示すよ
うに、第１半導体層２５および第２半導体層２６の２層
が島状にパターニングされる。
【０００７】次にレジストパターン２７を除去し、図１
０（ｇ）に示すように、全面にソース・ドレイン電極膜
２８を成膜する。ソース・ドレイン電極膜２８は、スパ
ッタリング法等によって、クロム、アルミニウムおよび
タンタルなどの金属膜を形成する。その後、一旦全面に
フォトレジストを塗布し、３枚目のフォトマスクを用い
て、図１０（ｈ）に示すようなレジストパターン２９を
形成する。レジストパターン２９では、Ｇ−Ｓ交差部と
ＴＦＴ素子部とに形成されるけれども、ＴＦＴ素子部で
はチャネル部分には形成されない。次にエッチングを行
い、図１０（ｉ）に示すように、チャネル部分にはレジ
ストパターン２９が形成されていないので、ソース・ド
レイン電極膜２８および第２半導体層２６が除去され、
ソース・ドレイン電極分離パターニングが行われる。さ
らに第１半導体層２５も部分的にエッチングされ、チャ
ネル部の厚みを調整するチャネルエッチング加工が行わ
れる。
０（ｇ）に示すように、全面にソース・ドレイン電極膜
２８を成膜する。ソース・ドレイン電極膜２８は、スパ
ッタリング法等によって、クロム、アルミニウムおよび
タンタルなどの金属膜を形成する。その後、一旦全面に
フォトレジストを塗布し、３枚目のフォトマスクを用い
て、図１０（ｈ）に示すようなレジストパターン２９を
形成する。レジストパターン２９では、Ｇ−Ｓ交差部と
ＴＦＴ素子部とに形成されるけれども、ＴＦＴ素子部で
はチャネル部分には形成されない。次にエッチングを行
い、図１０（ｉ）に示すように、チャネル部分にはレジ
ストパターン２９が形成されていないので、ソース・ド
レイン電極膜２８および第２半導体層２６が除去され、
ソース・ドレイン電極分離パターニングが行われる。さ
らに第１半導体層２５も部分的にエッチングされ、チャ
ネル部の厚みを調整するチャネルエッチング加工が行わ
れる。
【０００８】図１１（ｊ）は、図１０（ｉ）でソース・
ドレイン電極分離パターニングおよびチャネルエッチン
グ加工が行われた後、レジストパターン２９を除去した
状態を示す。次に、図１１（ｋ）に示すように、パッシ
ベーション膜３０をＣＶＤ法およびスパッタリング法な
どによって全面に形成する。パッシベーション膜３０
は、たとえば窒化シリコン（ＳｉＮｘ）などの保護膜で
ある。さらに図１１（ｌ）に示すように、感光性アクリ
ル系樹脂膜３１を平坦化のために塗布する。
ドレイン電極分離パターニングおよびチャネルエッチン
グ加工が行われた後、レジストパターン２９を除去した
状態を示す。次に、図１１（ｋ）に示すように、パッシ
ベーション膜３０をＣＶＤ法およびスパッタリング法な
どによって全面に形成する。パッシベーション膜３０
は、たとえば窒化シリコン（ＳｉＮｘ）などの保護膜で
ある。さらに図１１（ｌ）に示すように、感光性アクリ
ル系樹脂膜３１を平坦化のために塗布する。
【０００９】次に、４枚目のフォトマスクを用いて、図
１２（ｍ）に示すように、感光性アクリル系樹脂膜３１
をパターニングする。このパターニングでは、感光性ア
クリル系樹脂膜３１に部分的にパッシベーション膜３０
に達する貫通孔を形成する。パターニングした感光性ア
クリル系樹脂膜３１をマスクとしてパッシベーション膜
３０を図１２（ｎ）に示すようにエッチングすると、感
光性アクリル系樹脂膜３１の表面から、ソース・ドレイ
ン電極膜２８のうちでソース電極と分離したドレイン電
極に達するコンタクトホールが形成される。なお、４枚
目のフォトマスクによるパターニングおよびエッチング
工程の際には、端子部においても、感光性アクリル系樹
脂膜３１の表面から、ゲート電極に達するコンタクトホ
ールが同様に形成される。また、図には示していない
が、ソース端子部においても同様に、感光性アクリル系
樹脂膜３１の表面から、ソース電極に達するコンタクト
ホールが形成される。
１２（ｍ）に示すように、感光性アクリル系樹脂膜３１
をパターニングする。このパターニングでは、感光性ア
クリル系樹脂膜３１に部分的にパッシベーション膜３０
に達する貫通孔を形成する。パターニングした感光性ア
クリル系樹脂膜３１をマスクとしてパッシベーション膜
３０を図１２（ｎ）に示すようにエッチングすると、感
光性アクリル系樹脂膜３１の表面から、ソース・ドレイ
ン電極膜２８のうちでソース電極と分離したドレイン電
極に達するコンタクトホールが形成される。なお、４枚
目のフォトマスクによるパターニングおよびエッチング
工程の際には、端子部においても、感光性アクリル系樹
脂膜３１の表面から、ゲート電極に達するコンタクトホ
ールが同様に形成される。また、図には示していない
が、ソース端子部においても同様に、感光性アクリル系
樹脂膜３１の表面から、ソース電極に達するコンタクト
ホールが形成される。
【００１０】次に全面に塗布型透明導電膜３２をスパッ
タリング法などによって形成すると、図１２（ｏ）に示
すようになる。塗布型透明導電膜３２は、酸化インジウ
ム錫（ＩＴＯ）や酸化錫（ＳｎＯ2）を用いる。図１３
（ｐ）は、図１２（ｏ）で感光性アクリル系樹脂膜３１
の表面全体に形成した塗布型透明導電膜３２を５枚目の
フォトマスクを用いてパターニングし、画素電極３３を
形成している状態を示す。画素電極３３は、ＴＦＴ素子
部では感光性アクリル系樹脂膜３１で配線パターンやＴ
ＦＴ素子に対して立体的にオーバーラップして形成させ
ることができるので、高開口率アクティブマトリクス基
板３４が形成される。
タリング法などによって形成すると、図１２（ｏ）に示
すようになる。塗布型透明導電膜３２は、酸化インジウ
ム錫（ＩＴＯ）や酸化錫（ＳｎＯ2）を用いる。図１３
（ｐ）は、図１２（ｏ）で感光性アクリル系樹脂膜３１
の表面全体に形成した塗布型透明導電膜３２を５枚目の
フォトマスクを用いてパターニングし、画素電極３３を
形成している状態を示す。画素電極３３は、ＴＦＴ素子
部では感光性アクリル系樹脂膜３１で配線パターンやＴ
ＦＴ素子に対して立体的にオーバーラップして形成させ
ることができるので、高開口率アクティブマトリクス基
板３４が形成される。
【００１１】なお、上記従来例では、２枚目のフォトマ
スクによる第１半導体層２５および第２半導体層２６の
島状パターニングの際、レジストパターン２７が形成さ
れる部分をＴＦＴ素子部のみとしたが、レジストパター
ン２７をＧ−Ｓ交差部にも形成し、第１半導体層２５お
よび第２半導体層２６がＧ−Ｓ交差部にも残存する構造
となっても、同様の特性を有する液晶用マトリクス基板
が得られる。
スクによる第１半導体層２５および第２半導体層２６の
島状パターニングの際、レジストパターン２７が形成さ
れる部分をＴＦＴ素子部のみとしたが、レジストパター
ン２７をＧ−Ｓ交差部にも形成し、第１半導体層２５お
よび第２半導体層２６がＧ−Ｓ交差部にも残存する構造
となっても、同様の特性を有する液晶用マトリクス基板
が得られる。
【００１２】以上述べた高開口率アクティブマトリクス
基板３４の製造工程では、（ｂ），（ｅ），（ｈ），
（ｍ）および（ｐ）の各工程で合計５枚のフォトマスク
を使用する。このため、プロセス時間の長時間化や製造
歩留まりの低下の要因となっている。アクティブマトリ
クス基板の製造工程で、フォトマスクの使用数を減少さ
せることに関する先行技術としては、たとえば特開平５
−３０３１１１号公報を挙げることができる。この先行
技術では、基板上に先ず塗布型透明導電膜を形成する。
塗布型透明導電膜は、画素電極としてばかりではなく、
ゲート電極の下地層としても利用する。ゲート電極は、
塗布型透明導電膜の上に電解メッキを施して形成する。
特開２０００−２０６５７１号公報には、厚さが異なる
レジストパターンを形成して、図９（ｅ）から図１０
（ｉ）に示す工程を、１枚のフォトマスクを利用して行
う考え方が示されている。厚さが異なるレジストパター
ンは、特開昭６１−１８１１３０号公報に示されている
ように、露光量を変えて形成する。特開昭６１−１８１
１３０号公報では、段差がある部分でも高精度なパター
ンを形成するために、露光量を変えてレジスト膜パター
ンを形成している。特開２０００−２０６５７１号公報
では、厚みが異なる部分を利用して２段階のエッチング
を行い、フォトマスクの使用数を１枚減少させることを
可能にしている。同様の考え方は、C.W.Kim et al.によ
ってSid 2000 Digest第１００６〜１００９頁に「A Nov
el Four-Mask-Count Process Architecture for TFT-LC
Ds」や、月刊FPD intelligenceの１９９５年５月号の第
３１〜３５頁に記載されている「三国電子IPS TFT−LCD
を２PEPで製造するプロセスを考案−TFTチャネル部分を
ハーフトーン露光」という技術報告にも示されている。
基板３４の製造工程では、（ｂ），（ｅ），（ｈ），
（ｍ）および（ｐ）の各工程で合計５枚のフォトマスク
を使用する。このため、プロセス時間の長時間化や製造
歩留まりの低下の要因となっている。アクティブマトリ
クス基板の製造工程で、フォトマスクの使用数を減少さ
せることに関する先行技術としては、たとえば特開平５
−３０３１１１号公報を挙げることができる。この先行
技術では、基板上に先ず塗布型透明導電膜を形成する。
塗布型透明導電膜は、画素電極としてばかりではなく、
ゲート電極の下地層としても利用する。ゲート電極は、
塗布型透明導電膜の上に電解メッキを施して形成する。
特開２０００−２０６５７１号公報には、厚さが異なる
レジストパターンを形成して、図９（ｅ）から図１０
（ｉ）に示す工程を、１枚のフォトマスクを利用して行
う考え方が示されている。厚さが異なるレジストパター
ンは、特開昭６１−１８１１３０号公報に示されている
ように、露光量を変えて形成する。特開昭６１−１８１
１３０号公報では、段差がある部分でも高精度なパター
ンを形成するために、露光量を変えてレジスト膜パター
ンを形成している。特開２０００−２０６５７１号公報
では、厚みが異なる部分を利用して２段階のエッチング
を行い、フォトマスクの使用数を１枚減少させることを
可能にしている。同様の考え方は、C.W.Kim et al.によ
ってSid 2000 Digest第１００６〜１００９頁に「A Nov
el Four-Mask-Count Process Architecture for TFT-LC
Ds」や、月刊FPD intelligenceの１９９５年５月号の第
３１〜３５頁に記載されている「三国電子IPS TFT−LCD
を２PEPで製造するプロセスを考案−TFTチャネル部分を
ハーフトーン露光」という技術報告にも示されている。
【００１３】
【発明が解決しようとする課題】前述のように、従来の
高開口率アクティブマトリクス基板３４の製造プロセス
では、合計５枚のフォトマスクが必要であり、プロセス
時間の長時間化や製造歩留まりの低下の要因となってい
る。特開平５−３０３１１１号公報に開示されている先
行技術では、ゲート電極を、画素電極用と同時に成膜す
るＩＴＯ透明電極膜を下地とする電解メッキで形成し、
フォトプロセスを用いることなくゲート電極膜のパター
ニングを行って、ＴＦＴアレイ製造工程に用いられるフ
ォトマスクの数を低減している。しかしながら、それで
も５枚のフォトマスクが必要であり、プロセス時間の長
時間化や製造歩留まりの低下の要因となっている。さら
に、ＴＦＴアレイ基板上への電解メッキによるゲート電
極形成の下地膜としてＩＴＯ透明電極膜を用いているの
で、ゲート電極と画素電極とをオーバーラップさせるこ
とができず、開口率が低下してしまう。また、電解メッ
キによるゲート電極の作製時には、電位降下による膜厚
の不均一性が非常に大きくなりやすく、特に大型基板で
は膜厚の均一性を保つことが難しくなる。
高開口率アクティブマトリクス基板３４の製造プロセス
では、合計５枚のフォトマスクが必要であり、プロセス
時間の長時間化や製造歩留まりの低下の要因となってい
る。特開平５−３０３１１１号公報に開示されている先
行技術では、ゲート電極を、画素電極用と同時に成膜す
るＩＴＯ透明電極膜を下地とする電解メッキで形成し、
フォトプロセスを用いることなくゲート電極膜のパター
ニングを行って、ＴＦＴアレイ製造工程に用いられるフ
ォトマスクの数を低減している。しかしながら、それで
も５枚のフォトマスクが必要であり、プロセス時間の長
時間化や製造歩留まりの低下の要因となっている。さら
に、ＴＦＴアレイ基板上への電解メッキによるゲート電
極形成の下地膜としてＩＴＯ透明電極膜を用いているの
で、ゲート電極と画素電極とをオーバーラップさせるこ
とができず、開口率が低下してしまう。また、電解メッ
キによるゲート電極の作製時には、電位降下による膜厚
の不均一性が非常に大きくなりやすく、特に大型基板で
は膜厚の均一性を保つことが難しくなる。
【００１４】特開２０００−２０６５７１号公報に示さ
れているような厚さを変えたレジストパターンを用いる
方法では、ＴＦＴ素子部を形成する際に１枚のフォトマ
スクを低減することが可能となるだけであり、しかもＩ
ＰＳ（In Plane Switching）モードのＴＦＴアクティブ
マトリクス型液晶表示装置について主として説明されて
いるだけである。ゲート電極と画素電極とを立体的にオ
ーバーラップさせ、開口率を高めたＴＦＴ基板でフォト
マスクの使用数をさらに低減する可能性については示さ
れていない。
れているような厚さを変えたレジストパターンを用いる
方法では、ＴＦＴ素子部を形成する際に１枚のフォトマ
スクを低減することが可能となるだけであり、しかもＩ
ＰＳ（In Plane Switching）モードのＴＦＴアクティブ
マトリクス型液晶表示装置について主として説明されて
いるだけである。ゲート電極と画素電極とを立体的にオ
ーバーラップさせ、開口率を高めたＴＦＴ基板でフォト
マスクの使用数をさらに低減する可能性については示さ
れていない。
【００１５】本発明の目的は、ＴＦＴアクティブマトリ
クス基板などで製造工程で用いるフォトマスクの使用数
を低減することができる液晶用マトリクス基板の製造方
法を提供することである。
クス基板などで製造工程で用いるフォトマスクの使用数
を低減することができる液晶用マトリクス基板の製造方
法を提供することである。
【００１６】
【課題を解決するための手段】本発明は、複数の液晶セ
ルを形成するためのマトリクス回路が電気絶縁性基板上
に形成される液晶用マトリクス基板の製造方法におい
て、電気絶縁性基板上に、感光性を有する電気絶縁性合
成樹脂材料を塗布して、表面が平坦な電気絶縁膜を形成
する工程と、電気絶縁膜の表面全体を撥水処理する工程
と、該電気絶縁膜を、予め定める画素電極形成領域で部
分的に硬化となるように、予め定めるコンタクトホール
領域で未硬化となるように、画素電極形成領域およびコ
ンタクトホール領域以外の非形成領域で硬化となるよう
に、領域ごとに複数段階に露光量を調整したマスクでハ
ーフトーン露光する工程と、電気絶縁膜を現像して、画
素電極形成領域およびコンタクトホール領域の撥水処理
された電気絶縁膜の表面が除去されて、コンタクトホー
ル領域の電気絶縁膜にマトリクス回路に達する貫通孔が
形成され、該貫通孔に連なる凹所が画素電極形成領域の
電気絶縁膜に形成されるようにパターニングする工程
と、パターニングされて撥水処理表面が除去された電気
絶縁膜上に、塗布型導電材を塗布して画素電極を形成す
る工程とを含むことを特徴とする液晶用マトリクス基板
の製造方法である。
ルを形成するためのマトリクス回路が電気絶縁性基板上
に形成される液晶用マトリクス基板の製造方法におい
て、電気絶縁性基板上に、感光性を有する電気絶縁性合
成樹脂材料を塗布して、表面が平坦な電気絶縁膜を形成
する工程と、電気絶縁膜の表面全体を撥水処理する工程
と、該電気絶縁膜を、予め定める画素電極形成領域で部
分的に硬化となるように、予め定めるコンタクトホール
領域で未硬化となるように、画素電極形成領域およびコ
ンタクトホール領域以外の非形成領域で硬化となるよう
に、領域ごとに複数段階に露光量を調整したマスクでハ
ーフトーン露光する工程と、電気絶縁膜を現像して、画
素電極形成領域およびコンタクトホール領域の撥水処理
された電気絶縁膜の表面が除去されて、コンタクトホー
ル領域の電気絶縁膜にマトリクス回路に達する貫通孔が
形成され、該貫通孔に連なる凹所が画素電極形成領域の
電気絶縁膜に形成されるようにパターニングする工程
と、パターニングされて撥水処理表面が除去された電気
絶縁膜上に、塗布型導電材を塗布して画素電極を形成す
る工程とを含むことを特徴とする液晶用マトリクス基板
の製造方法である。
【００１７】本発明に従えば、複数の液晶セルを形成す
るためのマトリクス回路が電気絶縁性基板上に形成され
る液晶用マトリクス基板は、電気絶縁膜の形成、電気絶
縁膜表面の撥水処理、電気絶縁膜のハーフトーン露光に
よるパターニングおよび画素電極の形成を経て製造され
る。電気絶縁膜の形成は、マトリクス回路が形成されて
いる電気絶縁性基板上に、感光性を有する電気絶縁性合
成樹脂材料を塗布して、表面が平坦となるように行う。
電気絶縁膜の表面は撥水処理により撥水性を有する。電
気絶縁膜のハーフトーン露光は、予め定める画素電極形
成領域で部分的に硬化となるように、予め定めるコンタ
クトホール領域で未硬化となるように、画素電極形成領
域およびコンタクトホール領域以外の非形成領域で硬化
となるように、領域ごとに複数段階に露光量を調整した
マスクを用いて行う。電気絶縁膜を現像すると、コンタ
クトホール領域の電気絶縁膜にマトリクス回路に達する
貫通孔が形成され、該貫通孔に連なる凹所が画素電極形
成領域の電気絶縁膜に形成されるようにパターニングさ
れる。その際、電気絶縁膜の撥水処理表面は、下地とな
る電気絶縁膜の厚さが減少する凹所および貫通孔が形成
される部分で消失し、画素電極形成領域およびコンタク
トホール領域を除く非形成領域で残存する。塗布型導電
材料を塗布すると、非形成領域の電気絶縁膜には撥水処
理表面が残存して塗布型導電材料を撥く性質を有するの
で、塗布型導電材料は電気絶縁膜上の凹所およびコンタ
クトホールに充填され、画素電極とコンタクトホールの
導電部分とを形成することができる。凹所と貫通孔とを
電気絶縁膜に形成する工程と、画素電極とコンタクトホ
ールの導電部分とを形成する工程とを１枚のフォトマス
クで処理することが可能となるため、フォトマスクの使
用枚数を削減することができる。
るためのマトリクス回路が電気絶縁性基板上に形成され
る液晶用マトリクス基板は、電気絶縁膜の形成、電気絶
縁膜表面の撥水処理、電気絶縁膜のハーフトーン露光に
よるパターニングおよび画素電極の形成を経て製造され
る。電気絶縁膜の形成は、マトリクス回路が形成されて
いる電気絶縁性基板上に、感光性を有する電気絶縁性合
成樹脂材料を塗布して、表面が平坦となるように行う。
電気絶縁膜の表面は撥水処理により撥水性を有する。電
気絶縁膜のハーフトーン露光は、予め定める画素電極形
成領域で部分的に硬化となるように、予め定めるコンタ
クトホール領域で未硬化となるように、画素電極形成領
域およびコンタクトホール領域以外の非形成領域で硬化
となるように、領域ごとに複数段階に露光量を調整した
マスクを用いて行う。電気絶縁膜を現像すると、コンタ
クトホール領域の電気絶縁膜にマトリクス回路に達する
貫通孔が形成され、該貫通孔に連なる凹所が画素電極形
成領域の電気絶縁膜に形成されるようにパターニングさ
れる。その際、電気絶縁膜の撥水処理表面は、下地とな
る電気絶縁膜の厚さが減少する凹所および貫通孔が形成
される部分で消失し、画素電極形成領域およびコンタク
トホール領域を除く非形成領域で残存する。塗布型導電
材料を塗布すると、非形成領域の電気絶縁膜には撥水処
理表面が残存して塗布型導電材料を撥く性質を有するの
で、塗布型導電材料は電気絶縁膜上の凹所およびコンタ
クトホールに充填され、画素電極とコンタクトホールの
導電部分とを形成することができる。凹所と貫通孔とを
電気絶縁膜に形成する工程と、画素電極とコンタクトホ
ールの導電部分とを形成する工程とを１枚のフォトマス
クで処理することが可能となるため、フォトマスクの使
用枚数を削減することができる。
【００１８】また本発明は、前記マトリクス回路は、複
数の薄膜トランジスタを含むＴＦＴアクティブマトリク
ス回路であり、該ＴＦＴアクティブマトリクス回路の製
造工程は、前記電気絶縁性基板上にゲート電極材料を成
膜し、パターニングするゲート電極膜パターニング工程
と、ゲート絶縁膜、チャネル領域となる第１の半導体
層、オーミックコンタクト層となる第２の半導体層、さ
らにはソース・ドレイン電極となる金属層を順次積層す
る積層工程と、領域ごとに複数段階に露光量を調整した
マスクを用いるハーフトーン露光によって、第１の半導
体層および第２の半導体層を島状に形成し、ソース・ド
レイン電極のパターニングおよびチャネルエッチングを
行う分離エッチング工程と、分離エッチング工程後に、
パッシベーション膜を成膜するパッシベーション工程と
を含むことを特徴とする。
数の薄膜トランジスタを含むＴＦＴアクティブマトリク
ス回路であり、該ＴＦＴアクティブマトリクス回路の製
造工程は、前記電気絶縁性基板上にゲート電極材料を成
膜し、パターニングするゲート電極膜パターニング工程
と、ゲート絶縁膜、チャネル領域となる第１の半導体
層、オーミックコンタクト層となる第２の半導体層、さ
らにはソース・ドレイン電極となる金属層を順次積層す
る積層工程と、領域ごとに複数段階に露光量を調整した
マスクを用いるハーフトーン露光によって、第１の半導
体層および第２の半導体層を島状に形成し、ソース・ド
レイン電極のパターニングおよびチャネルエッチングを
行う分離エッチング工程と、分離エッチング工程後に、
パッシベーション膜を成膜するパッシベーション工程と
を含むことを特徴とする。
【００１９】本発明に従えば、複数の薄膜トランジスタ
を含むＴＦＴアクティブマトリクス回路を形成する際
に、ＴＦＴアクティブマトリクス回路を、ゲート電極膜
パターニング工程、積層工程、分離エッチング工程およ
びパッシベーション工程を含む製造工程で製造する。ゲ
ート電極膜パターニング工程では、電気絶縁性基板上に
ゲート電極材料で成膜し、パターニングする。積層工程
では、ゲート絶縁膜、チャネル領域となる第１の半導体
層、オーミックコンタクト層となる第２の半導体層、さ
らにはソース・ドレイン電極となる金属層を順次積層す
る。分離エッチング工程では、露光量を調整したハーフ
トーン露光によって、第１の半導体層および第２の半導
体層を島状に形成し、ソース・ドレイン電極のパターニ
ングおよびチャネルエッチングを行う。パッシベーショ
ン工程では、分離エッチング工程後に、パッシベーショ
ン膜を成膜して覆う。ＴＦＴアクティブマトリクス回路
の製造の際には、ゲート電極膜パターニング工程と、分
離エッチング工程とでそれぞれフォトマスクを使用し、
さらにゲート電極とオーバーラップさせる画素電極の形
成の際に１枚のフォトマスクを使用するので、全部で３
枚のフォトマスクを使用するだけで高開口率を得ること
ができるＴＦＴアクティブマトリクス基板を製造するこ
とができる。
を含むＴＦＴアクティブマトリクス回路を形成する際
に、ＴＦＴアクティブマトリクス回路を、ゲート電極膜
パターニング工程、積層工程、分離エッチング工程およ
びパッシベーション工程を含む製造工程で製造する。ゲ
ート電極膜パターニング工程では、電気絶縁性基板上に
ゲート電極材料で成膜し、パターニングする。積層工程
では、ゲート絶縁膜、チャネル領域となる第１の半導体
層、オーミックコンタクト層となる第２の半導体層、さ
らにはソース・ドレイン電極となる金属層を順次積層す
る。分離エッチング工程では、露光量を調整したハーフ
トーン露光によって、第１の半導体層および第２の半導
体層を島状に形成し、ソース・ドレイン電極のパターニ
ングおよびチャネルエッチングを行う。パッシベーショ
ン工程では、分離エッチング工程後に、パッシベーショ
ン膜を成膜して覆う。ＴＦＴアクティブマトリクス回路
の製造の際には、ゲート電極膜パターニング工程と、分
離エッチング工程とでそれぞれフォトマスクを使用し、
さらにゲート電極とオーバーラップさせる画素電極の形
成の際に１枚のフォトマスクを使用するので、全部で３
枚のフォトマスクを使用するだけで高開口率を得ること
ができるＴＦＴアクティブマトリクス基板を製造するこ
とができる。
【００２０】また本発明は、前記画素電極の形成後に、
前記非形成領域の電気絶縁膜に残存している撥水処理表
面を除去することを特徴とする。
前記非形成領域の電気絶縁膜に残存している撥水処理表
面を除去することを特徴とする。
【００２１】本発明に従えば、画素電極形成後に、電気
絶縁膜に残存している撥水処理表面を除去するので、液
晶用マトリクス基板形成時の配向膜形成および配向処理
において、面内の均一性を向上し、配向処理の信頼性を
高めることができる。
絶縁膜に残存している撥水処理表面を除去するので、液
晶用マトリクス基板形成時の配向膜形成および配向処理
において、面内の均一性を向上し、配向処理の信頼性を
高めることができる。
【００２２】また本発明は、前記電気絶縁性合成樹脂材
料として、感光性アクリル系樹脂を使用し、前記電気絶
縁膜表面の撥水処理は、フッ素系プラズマを照射して施
され、前記画素電極は塗布型透明導電材料で形成するこ
とを特徴とする。
料として、感光性アクリル系樹脂を使用し、前記電気絶
縁膜表面の撥水処理は、フッ素系プラズマを照射して施
され、前記画素電極は塗布型透明導電材料で形成するこ
とを特徴とする。
【００２３】本発明に従えば、電気絶縁膜として感光性
アクリル系樹脂を用いてマトリクス基板の表面を平坦化
し、その表面にフッ素系ガスを用いたプラズマ照射によ
る撥水処理を施して、前記電気絶縁膜をハーフトーン露
光により複数段階にパターニングすることで撥水処理部
分をパターニングし、電気絶縁膜表面の凹所およびコン
タクトホールとに塗布型透明導電材料を充填して、フォ
トマスクを用いないでも精度よく画素電極およびコンタ
クトホールを形成することができる。
アクリル系樹脂を用いてマトリクス基板の表面を平坦化
し、その表面にフッ素系ガスを用いたプラズマ照射によ
る撥水処理を施して、前記電気絶縁膜をハーフトーン露
光により複数段階にパターニングすることで撥水処理部
分をパターニングし、電気絶縁膜表面の凹所およびコン
タクトホールとに塗布型透明導電材料を充填して、フォ
トマスクを用いないでも精度よく画素電極およびコンタ
クトホールを形成することができる。
【００２４】
【発明の実施の形態】図１〜図６の（ａ）から（ｏ）で
本発明の実施の一形態としての高開口率アクティブマト
リクス基板の製造方法の概要を示す。なお、本実施形態
についても、図８〜図１３と同様に、ゲート電極とソー
ス電極とが交差するＧ−Ｓ交差部分、ＴＦＴ素子部分、
画素部分および端子部を並べた模式的な断面構成につい
て示す。
本発明の実施の一形態としての高開口率アクティブマト
リクス基板の製造方法の概要を示す。なお、本実施形態
についても、図８〜図１３と同様に、ゲート電極とソー
ス電極とが交差するＧ−Ｓ交差部分、ＴＦＴ素子部分、
画素部分および端子部を並べた模式的な断面構成につい
て示す。
【００２５】図１（ａ）は、ガラス基板１上にゲート電
極膜２を成膜した状態を示す。ゲート電極膜２は、スパ
ッタリング法等でクロム、アルミニウムおよびタンタル
等の金属膜を形成する。ゲート電極膜２上には、レジス
ト層を塗布し、１枚目のフォトマスクを用いて、図１
（ｂ）に示すようなレジストパターン３を形成する。さ
らにレジストパターン３を用いたエッチングにより、図
１（ｃ）に示すようにゲート電極膜２をパターニングす
る。
極膜２を成膜した状態を示す。ゲート電極膜２は、スパ
ッタリング法等でクロム、アルミニウムおよびタンタル
等の金属膜を形成する。ゲート電極膜２上には、レジス
ト層を塗布し、１枚目のフォトマスクを用いて、図１
（ｂ）に示すようなレジストパターン３を形成する。さ
らにレジストパターン３を用いたエッチングにより、図
１（ｃ）に示すようにゲート電極膜２をパターニングす
る。
【００２６】図２（ｄ）は、ゲート絶縁膜４、第１半導
体層５および第２半導体層６を３層連続積層成膜し、さ
らにソース・ドレイン電極膜７をプラズマＣＶＤ法やス
パッタリング法などで連続して積層成膜する。ゲート絶
縁膜４は、たとえば窒化シリコン（ＳｉＮｘ）膜などで
形成する。第１半導体層５は、アモルファス−シリコン
（ａ−Ｓｉ）膜で形成する。第２半導体層６は、ｎ型不
純物を高濃度にドープしたｎ+−Ｓｉ膜で形成する。ソ
ース・ドレイン電極膜７は、クロム、アルミニウムおよ
びタンタル等の金属で形成する。さらに、全体にレジス
トを塗布した後、スリットマスク等のハーフトーン露光
が可能なマスク１５を用いて露光量を調整し、１回のレ
ジスト塗布、露光、現像で複数段階の厚さのレジストパ
ターン８を、図２（ｅ）に示すように形成する。レジス
トパターン８は、画素部および端子部には形成しない
で、ＴＦＴ素子部のチャネル部５ａに相当する部分は薄
肉部８ａとして形成する。その他の部分は厚く形成す
る。すなわち、その他の部分は所定の厚みである第１の
厚み以上で形成し、薄肉部８ａは第１の厚みより薄い第
２の厚みで形成する。次に、図２（ｆ）に示すように、
レジストパターン８に覆われていない部分のソース・ド
レイン電極７、第２半導体層６および第１半導体層５の
３つの層を全てエッチングで除去する。
体層５および第２半導体層６を３層連続積層成膜し、さ
らにソース・ドレイン電極膜７をプラズマＣＶＤ法やス
パッタリング法などで連続して積層成膜する。ゲート絶
縁膜４は、たとえば窒化シリコン（ＳｉＮｘ）膜などで
形成する。第１半導体層５は、アモルファス−シリコン
（ａ−Ｓｉ）膜で形成する。第２半導体層６は、ｎ型不
純物を高濃度にドープしたｎ+−Ｓｉ膜で形成する。ソ
ース・ドレイン電極膜７は、クロム、アルミニウムおよ
びタンタル等の金属で形成する。さらに、全体にレジス
トを塗布した後、スリットマスク等のハーフトーン露光
が可能なマスク１５を用いて露光量を調整し、１回のレ
ジスト塗布、露光、現像で複数段階の厚さのレジストパ
ターン８を、図２（ｅ）に示すように形成する。レジス
トパターン８は、画素部および端子部には形成しない
で、ＴＦＴ素子部のチャネル部５ａに相当する部分は薄
肉部８ａとして形成する。その他の部分は厚く形成す
る。すなわち、その他の部分は所定の厚みである第１の
厚み以上で形成し、薄肉部８ａは第１の厚みより薄い第
２の厚みで形成する。次に、図２（ｆ）に示すように、
レジストパターン８に覆われていない部分のソース・ド
レイン電極７、第２半導体層６および第１半導体層５の
３つの層を全てエッチングで除去する。
【００２７】図３（ｇ）は、図２（ｆ）に示す残存して
いるレジストパターン８の全体をアッシングで厚みを減
少させ、薄肉部８ａに対応するチャネル部５ａの位置で
ソース・ドレイン電極膜７の表面が露出するようになっ
た状態を示す。次に残存するレジストパターン８を利用
して、図３（ｈ）に示すようにソース・ドレイン電極分
離およびチャネルエッチングを行う。チャネル部５ａで
は、第１半導体層５の厚みが調整され、第２半導体層６
およびソース・ドレイン電極膜７は除去される。ここで
レジストパターン８を除去すると、図３（ｉ）に示す状
態になる。
いるレジストパターン８の全体をアッシングで厚みを減
少させ、薄肉部８ａに対応するチャネル部５ａの位置で
ソース・ドレイン電極膜７の表面が露出するようになっ
た状態を示す。次に残存するレジストパターン８を利用
して、図３（ｈ）に示すようにソース・ドレイン電極分
離およびチャネルエッチングを行う。チャネル部５ａで
は、第１半導体層５の厚みが調整され、第２半導体層６
およびソース・ドレイン電極膜７は除去される。ここで
レジストパターン８を除去すると、図３（ｉ）に示す状
態になる。
【００２８】次に図４（ｊ）に示すように、基板の全面
にパッシベーション膜９を形成する。パッシベーション
膜９は、窒化シリコンなどによる保護膜であり、ＣＶＤ
法やスパッタリング法等によって形成する。パッシベー
ション膜９の上に感光性を有する電気絶縁性合成樹脂材
料、たとえば感光性アクリル系樹脂を塗布すると、図４
（ｋ）に示すように、表面が平坦化した電気絶縁膜であ
る感光性アクリル系樹脂膜１０が得られる。感光性アク
リル系樹脂膜１０を、８０〜１００℃の温度でプリベー
クした後、その表面にフッ素系ガスを用いたプラズマ照
射による撥水処理を施し、撥水性を有する撥水処理領域
１１を形成した状態を図４（ｌ）に示す。
にパッシベーション膜９を形成する。パッシベーション
膜９は、窒化シリコンなどによる保護膜であり、ＣＶＤ
法やスパッタリング法等によって形成する。パッシベー
ション膜９の上に感光性を有する電気絶縁性合成樹脂材
料、たとえば感光性アクリル系樹脂を塗布すると、図４
（ｋ）に示すように、表面が平坦化した電気絶縁膜であ
る感光性アクリル系樹脂膜１０が得られる。感光性アク
リル系樹脂膜１０を、８０〜１００℃の温度でプリベー
クした後、その表面にフッ素系ガスを用いたプラズマ照
射による撥水処理を施し、撥水性を有する撥水処理領域
１１を形成した状態を図４（ｌ）に示す。
【００２９】次に、３枚目のフォトマスクとして、スリ
ットマスク等のハーフトーン露光が可能なマスク１５を
用いて感光性アクリル系樹脂膜１０のハーフトーン露光
を行い、１回の露光、現像で図５（ｍ）に示すように、
複数段階のパターン形状にパターニングする。ハーフト
ーン露光において、感光性アクリル樹脂膜１０は、予め
定められる画素電極形成領域およびコンタクトホール領
域を除いて硬化し、コンタクトホール領域で未硬化とな
り、画素電極形成領域で部分的に硬化するように露光さ
れ、現像処理により、画素電極形成領域では浅い凹所１
０ａの部分と、ドレイン電極部分までの貫通孔であるコ
ンタクトホール１０ｂが形成され、端子部ではゲート電
極および図示しないソース電極までの貫通孔であるコン
タクトホール１０ｃが形成される。この感光性アクリル
系樹脂膜１０の現像処理の際に、リフトオフと同様のプ
ロセスによって、画素電極が形成される凹所１０ａ部分
とコンタクトホール１０ｂ，１０ｃの部分とにおいて、
撥水処理領域１１が除去される。
ットマスク等のハーフトーン露光が可能なマスク１５を
用いて感光性アクリル系樹脂膜１０のハーフトーン露光
を行い、１回の露光、現像で図５（ｍ）に示すように、
複数段階のパターン形状にパターニングする。ハーフト
ーン露光において、感光性アクリル樹脂膜１０は、予め
定められる画素電極形成領域およびコンタクトホール領
域を除いて硬化し、コンタクトホール領域で未硬化とな
り、画素電極形成領域で部分的に硬化するように露光さ
れ、現像処理により、画素電極形成領域では浅い凹所１
０ａの部分と、ドレイン電極部分までの貫通孔であるコ
ンタクトホール１０ｂが形成され、端子部ではゲート電
極および図示しないソース電極までの貫通孔であるコン
タクトホール１０ｃが形成される。この感光性アクリル
系樹脂膜１０の現像処理の際に、リフトオフと同様のプ
ロセスによって、画素電極が形成される凹所１０ａ部分
とコンタクトホール１０ｂ，１０ｃの部分とにおいて、
撥水処理領域１１が除去される。
【００３０】さらに、複数段階にパターニングされた感
光性アクリル系樹脂１０をマスクとしてエッチングを行
うことにより、コンタクトホール１０ｂの位置でパッシ
ベーション膜９が除去され、ソース・ドレイン電極膜７
が露出する。また、端子部においては、コンタクトホー
ル１０ｃの位置でパッシベーション膜９、さらにゲート
絶縁膜４も除去されて、ゲート電極膜２および図示しな
いソース電極膜が露出する。この際、１０ａ，１０ｂお
よび１０ｃを除く部分では、感光性アクリル系樹脂膜１
０がエッチングされないため、撥水処理領域１１は除去
されずに残る。
光性アクリル系樹脂１０をマスクとしてエッチングを行
うことにより、コンタクトホール１０ｂの位置でパッシ
ベーション膜９が除去され、ソース・ドレイン電極膜７
が露出する。また、端子部においては、コンタクトホー
ル１０ｃの位置でパッシベーション膜９、さらにゲート
絶縁膜４も除去されて、ゲート電極膜２および図示しな
いソース電極膜が露出する。この際、１０ａ，１０ｂお
よび１０ｃを除く部分では、感光性アクリル系樹脂膜１
０がエッチングされないため、撥水処理領域１１は除去
されずに残る。
【００３１】次に塗布型透明導電材をスピンコート等に
よって塗布すると、図５（ｎ）に示すように、塗布型透
明導電膜１２が感光性アクリル系樹脂膜１０の凹所１０
ａの部分とコンタクトホール１０ｂ，１０ｃの部分に充
填される。撥水処理領域１１は、撥水性によって塗布型
透明導電材を撥くので、塗布型透明導電膜１２は撥水処
理領域１１が残存している部分には形成されない。塗布
型透明導電膜１３は、画素電極を形成するため酸化イン
ジウム錫（ＩＴＯ）などを用いることができる。その
後、２００〜２５０℃で焼成することにより、塗布型透
明導電膜１２から画素電極１３が形成される。図５
（ｏ）は、画素電極１３が形成された後、撥水処理領域
１１をアッシング等によって除去した状態を示す。
よって塗布すると、図５（ｎ）に示すように、塗布型透
明導電膜１２が感光性アクリル系樹脂膜１０の凹所１０
ａの部分とコンタクトホール１０ｂ，１０ｃの部分に充
填される。撥水処理領域１１は、撥水性によって塗布型
透明導電材を撥くので、塗布型透明導電膜１２は撥水処
理領域１１が残存している部分には形成されない。塗布
型透明導電膜１３は、画素電極を形成するため酸化イン
ジウム錫（ＩＴＯ）などを用いることができる。その
後、２００〜２５０℃で焼成することにより、塗布型透
明導電膜１２から画素電極１３が形成される。図５
（ｏ）は、画素電極１３が形成された後、撥水処理領域
１１をアッシング等によって除去した状態を示す。
【００３２】以上のようにして、高開口率アクティブマ
トリクス基板１４が形成される。本実施形態の高開口率
アクティブマトリクス基板１４の製造では、（ｂ），
（ｅ）および（ｍ）の３つの工程でフォトマスクを使用
しているので、合計３枚のフォトマスクでＴＦＴアレイ
を製造することが可能となる。すなわちソース・ドレイ
ン電極膜７およびゲート電極膜２と画素電極となる塗布
型透明導電膜１２を立体的にオーバーラップさせる構造
を有し、高開口率で高輝度を実現することができるＴＦ
Ｔアレイを、従来の製造プロセスに比べて非常に少ない
マスク枚数である３枚のフォトマスクで製造することが
可能となる。
トリクス基板１４が形成される。本実施形態の高開口率
アクティブマトリクス基板１４の製造では、（ｂ），
（ｅ）および（ｍ）の３つの工程でフォトマスクを使用
しているので、合計３枚のフォトマスクでＴＦＴアレイ
を製造することが可能となる。すなわちソース・ドレイ
ン電極膜７およびゲート電極膜２と画素電極となる塗布
型透明導電膜１２を立体的にオーバーラップさせる構造
を有し、高開口率で高輝度を実現することができるＴＦ
Ｔアレイを、従来の製造プロセスに比べて非常に少ない
マスク枚数である３枚のフォトマスクで製造することが
可能となる。
【００３３】また本実施形態の高開口率アクティブマト
リクス基板１４では、画素電極であるＩＴＯ膜を塗布し
て形成するので、プラズマＣＶＤやスパッタリングなど
の真空成膜法を用いなくても画素電極を形成することが
でき、製造原価の低減を図ることができる。
リクス基板１４では、画素電極であるＩＴＯ膜を塗布し
て形成するので、プラズマＣＶＤやスパッタリングなど
の真空成膜法を用いなくても画素電極を形成することが
でき、製造原価の低減を図ることができる。
【００３４】図７は、本発明の実施形態で用いるハーフ
トーン露光用のマスク１５の簡略化した断面形状と、対
応する透過光量および生成されるレジストパターン形状
を示す図である。図７には、ポジ型のレジストを使用し
た例を示す。該マスク１５は、前述の実施の一形態によ
る高開口率アクティブマトリクス基板１４の製造方法に
おいて、２枚目および３枚目のフォトマスクとして用い
るハーフトーン露光が可能なマスクである。マスク１５
は、透過部１５Ａ、遮光部１５Ｂおよびメッシュ部１５
Ｃを備える。一般のフォトマスクでは、透過部１５Ａの
ように光の透過量が１００％を目標に形成する部分と、
遮光部１５Ｂのように、光の透過量が０％を目標に形成
する部分とを備える。前述の製造方法に用いるマスク１
５では、さらに透過光量が透過部１５Ａと遮光部１５Ｂ
との中間となるメッシュ部１５Ｃを備える。メッシュ部
１５Ｃは、たとえば間隔が使用する光の分解能よりも小
さいメッシュパターンやスリットパターンで形成する。
トーン露光用のマスク１５の簡略化した断面形状と、対
応する透過光量および生成されるレジストパターン形状
を示す図である。図７には、ポジ型のレジストを使用し
た例を示す。該マスク１５は、前述の実施の一形態によ
る高開口率アクティブマトリクス基板１４の製造方法に
おいて、２枚目および３枚目のフォトマスクとして用い
るハーフトーン露光が可能なマスクである。マスク１５
は、透過部１５Ａ、遮光部１５Ｂおよびメッシュ部１５
Ｃを備える。一般のフォトマスクでは、透過部１５Ａの
ように光の透過量が１００％を目標に形成する部分と、
遮光部１５Ｂのように、光の透過量が０％を目標に形成
する部分とを備える。前述の製造方法に用いるマスク１
５では、さらに透過光量が透過部１５Ａと遮光部１５Ｂ
との中間となるメッシュ部１５Ｃを備える。メッシュ部
１５Ｃは、たとえば間隔が使用する光の分解能よりも小
さいメッシュパターンやスリットパターンで形成する。
【００３５】マスク１５の各部分の透過光量の違いによ
って、図７に示すようにポジ型のレジストを使用する場
合、透過部１５Ａに対応する部分ではレジスト厚みが零
で、遮光部１５Ｂに対応する部分でレジスト厚みが最大
となり、メッシュ部１５Ｃに対応する部分で透過光量に
応じたレジスト厚となるレジストパターン１６が得られ
る。すなわち透過光量が異なる部分を設けることによっ
て各部分において透過光量に反比例したレジスト厚とな
るレジストパターン１６を形成することができる。ネガ
型のレジストを使用する場合には、逆に透過光量が多い
部分ほどレジスト厚も厚いレジストパターンを形成する
ことができる。
って、図７に示すようにポジ型のレジストを使用する場
合、透過部１５Ａに対応する部分ではレジスト厚みが零
で、遮光部１５Ｂに対応する部分でレジスト厚みが最大
となり、メッシュ部１５Ｃに対応する部分で透過光量に
応じたレジスト厚となるレジストパターン１６が得られ
る。すなわち透過光量が異なる部分を設けることによっ
て各部分において透過光量に反比例したレジスト厚とな
るレジストパターン１６を形成することができる。ネガ
型のレジストを使用する場合には、逆に透過光量が多い
部分ほどレジスト厚も厚いレジストパターンを形成する
ことができる。
【００３６】前述の実施の一形態による高開口率アクテ
ィブマトリクス基板１４の製造方法において示したよう
に、液晶表示装置の製造に関連して撥水性の樹脂を用い
る考え方は、たとえばカラーフィルタの製造に関連し
て、特開平８−１７９１１３号公報や特開平８−２９２
３１３号公報に開示されている。本発明の実施形態で
は、画素電極の形成に、図７に示すようなハーフトーン
露光用のマスク１５とともにフッ素系ガスを用いたプラ
ズマ照射により生じる撥水処理領域１１を利用してい
る。このような画素電極の形成方法は、単純マトリクス
型液晶表示装置用のマトリクス基板の形成にも適用する
ことが可能である。なお、撥水処理は、フッ素系プラズ
マ照射に限らず、フッ素系以外のガスを用いたプラズマ
照射でもよい。
ィブマトリクス基板１４の製造方法において示したよう
に、液晶表示装置の製造に関連して撥水性の樹脂を用い
る考え方は、たとえばカラーフィルタの製造に関連し
て、特開平８−１７９１１３号公報や特開平８−２９２
３１３号公報に開示されている。本発明の実施形態で
は、画素電極の形成に、図７に示すようなハーフトーン
露光用のマスク１５とともにフッ素系ガスを用いたプラ
ズマ照射により生じる撥水処理領域１１を利用してい
る。このような画素電極の形成方法は、単純マトリクス
型液晶表示装置用のマトリクス基板の形成にも適用する
ことが可能である。なお、撥水処理は、フッ素系プラズ
マ照射に限らず、フッ素系以外のガスを用いたプラズマ
照射でもよい。
【００３７】また図５（ｎ）に示すように、撥水処理領
域１１が感光性アクリル系樹脂膜１０の表面に残存して
いる状態でも、液晶表示装置を形成することは可能であ
るが、図６（ｏ）に示すように撥水処理領域１１を除去
してやれば、液晶配向制御のための配向膜形成の際に配
向膜の面内均一性を向上し、液晶配向処理の点では非常
に有利となる。
域１１が感光性アクリル系樹脂膜１０の表面に残存して
いる状態でも、液晶表示装置を形成することは可能であ
るが、図６（ｏ）に示すように撥水処理領域１１を除去
してやれば、液晶配向制御のための配向膜形成の際に配
向膜の面内均一性を向上し、液晶配向処理の点では非常
に有利となる。
【００３８】
【発明の効果】以上のように本発明によれば、電気絶縁
膜表面にプラズマ照射によって撥水処理を施してハーフ
トーン露光し、現像処理によって撥水処理された表面ご
と電気絶縁膜が除去された画素電極形成領域である凹所
およびコンタクトホール領域に導電材を充填するので、
コンタクトホールおよび画素電極の形成にフォトマスク
を用いる必要がなく、画素電極のパターニングおよびコ
ンタクトホール部分の製造の際に必要なフォトマスクの
枚数を低減することができる。
膜表面にプラズマ照射によって撥水処理を施してハーフ
トーン露光し、現像処理によって撥水処理された表面ご
と電気絶縁膜が除去された画素電極形成領域である凹所
およびコンタクトホール領域に導電材を充填するので、
コンタクトホールおよび画素電極の形成にフォトマスク
を用いる必要がなく、画素電極のパターニングおよびコ
ンタクトホール部分の製造の際に必要なフォトマスクの
枚数を低減することができる。
【００３９】また本発明によれば、表面にフッ素系プラ
ズマ照射によって撥水処理を施された電気絶縁膜を１枚
のフォトマスクを用いてハーフトーン露光を行い、コン
タクトホールとコンタクトホールを通じてマトリクスと
導通する画素電極とを１枚のフォトマスクで形成するこ
とができる。
ズマ照射によって撥水処理を施された電気絶縁膜を１枚
のフォトマスクを用いてハーフトーン露光を行い、コン
タクトホールとコンタクトホールを通じてマトリクスと
導通する画素電極とを１枚のフォトマスクで形成するこ
とができる。
【００４０】また本発明によれば、ソースおよびゲート
配線と画素電極とのオーバーラップを許容する高開口率
アクティブマトリクス基板を３枚のフォトマスクを利用
するだけで形成することができる。
配線と画素電極とのオーバーラップを許容する高開口率
アクティブマトリクス基板を３枚のフォトマスクを利用
するだけで形成することができる。
【００４１】また本発明によれば、画素電極形成後に撥
水処理領域を確実に除去して、配向膜の面内均一性を向
上し、液晶配向処理を効率よく行うことができる。
水処理領域を確実に除去して、配向膜の面内均一性を向
上し、液晶配向処理を効率よく行うことができる。
【００４２】また本発明によれば、電気絶縁性合成樹脂
材料として感光性アクリル系樹脂を使用し、表面にフッ
素系プラズマを照射することによって撥水処理領域を形
成するので、塗布型透明導電材料を撥水処理領域で囲ま
れる領域の内部に限定し、フォトマスクを用いなくても
画素電極を形成することができる。
材料として感光性アクリル系樹脂を使用し、表面にフッ
素系プラズマを照射することによって撥水処理領域を形
成するので、塗布型透明導電材料を撥水処理領域で囲ま
れる領域の内部に限定し、フォトマスクを用いなくても
画素電極を形成することができる。
【図１】本発明の実施の一形態による高開口率アクティ
ブマトリクス基板１４の製造過程を示す簡略化した断面
図である。
ブマトリクス基板１４の製造過程を示す簡略化した断面
図である。
【図２】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図３】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図４】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図５】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図６】本発明の実施の一形態で用いるハーフトーン露
光用のマスク１５の簡略化した断面形状と、対応する透
過光量および生成されるレジストパターン形状を示す図
である。
光用のマスク１５の簡略化した断面形状と、対応する透
過光量および生成されるレジストパターン形状を示す図
である。
【図７】従来の高開口率アクティブマトリクス基板３４
の製造工程の概要を示す簡略化した断面図である。
の製造工程の概要を示す簡略化した断面図である。
【図８】従来の高開口率アクティブマトリクス基板３４
の製造工程の概要を示す簡略化した断面図である。
の製造工程の概要を示す簡略化した断面図である。
【図９】従来の高開口率アクティブマトリクス基板３４
の製造工程の概要を示す簡略化した断面図である。
の製造工程の概要を示す簡略化した断面図である。
【図１０】従来の高開口率アクティブマトリクス基板３
４の製造工程の概要を示す簡略化した断面図である。
４の製造工程の概要を示す簡略化した断面図である。
【図１１】従来の高開口率アクティブマトリクス基板３
４の製造工程の概要を示す簡略化した断面図である。
４の製造工程の概要を示す簡略化した断面図である。
【図１２】従来の高開口率アクティブマトリクス基板３
４の製造工程の概要を示す簡略化した断面図である。
４の製造工程の概要を示す簡略化した断面図である。
１，２１ ガラス基板 ２，２２ ゲート電極膜 ３，８，１６，２３，２７，２９ レジストパターン ４，２４ ゲート絶縁膜 ５，２５ 第１半導体層 ５ａ チャネル部 ６，２６ 第２半導体層 ７，２８ ソース・ドレイン電極膜 ８ａ 薄肉部 ９，３０ パッシベーション膜 １０，３１ 感光性アクリル系樹脂膜 １０ａ 凹所 １０ｂ，１０ｃ コンタクトホール １１ 撥水処理領域 １２，３２ 塗布型透明導電膜 １３，３３ 画素電極 １４，３４ 高開口率アクティブマトリクス基板 １５ マスク １５Ａ 透過部 １５Ｂ 遮光部 １５Ｃ メッシュ部
フロントページの続き (72)発明者 吉良 徹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 HA04 HA28 JA26 JA46 JB57 JB58 KA05 KA12 KA18 KB22 KB24 MA05 MA08 MA10 MA16 MA17 MA22 MA27 MA37 NA07 NA27 5C094 AA43 AA44 AA55 BA03 BA43 CA19 DA13 EA04 EA05 FA01 FA02 FB01 FB12 FB15 GB10
Claims (4)
- 【請求項１】 複数の液晶セルを形成するためのマトリ
クス回路が電気絶縁性基板上に形成される液晶用マトリ
クス基板の製造方法において、 電気絶縁性基板上に、感光性を有する電気絶縁性合成樹
脂材料を塗布して、表面が平坦な電気絶縁膜を形成する
工程と、 電気絶縁膜の表面全体をプラズマ照射によって撥水処理
する工程と、 該電気絶縁膜を、予め定める画素電極形成領域で部分的
に硬化し、予め定めるコンタクトホール領域で未硬化と
なり、画素電極形成領域およびコンタクトホール領域以
外の非形成領域で硬化するように、領域ごとに複数段階
に露光量を調整したマスクでハーフトーン露光する工程
と、 電気絶縁膜を現像して、画素電極形成領域およびコンタ
クトホール領域の撥水処理された電気絶縁膜の表面が除
去されて、コンタクトホール領域の電気絶縁膜にマトリ
クス回路に達する貫通孔が形成され、該貫通孔に連なる
凹所が画素電極形成領域の電気絶縁膜に形成されるよう
にパターニングする工程と、 パターニングされて撥水処理表面が除去された電気絶縁
膜上に、塗布型導電材を塗布して画素電極を形成する工
程とを含むことを特徴とする液晶用マトリクス基板の製
造方法。 - 【請求項２】 前記マトリクス回路は、複数の薄膜トラ
ンジスタを含むＴＦＴアクティブマトリクス回路であ
り、 該ＴＦＴアクティブマトリクス回路の製造工程は、 前記電気絶縁性基板上にゲート電極材料を成膜し、パタ
ーニングするゲート電極膜パターニング工程と、 ゲート絶縁膜、チャネル領域となる第１の半導体層、オ
ーミックコンタクト層となる第２の半導体層、さらには
ソース・ドレイン電極となる金属層を順次積層する積層
工程と、 領域ごとに複数段階に露光量を調整したマスクを用いる
ハーフトーン露光によって、第１の半導体層および第２
の半導体層を島状に形成し、ソース・ドレイン電極のパ
ターニングおよびチャネルエッチングを行う分離エッチ
ング工程と、 分離エッチング工程後に、パッシベーション膜を成膜す
るパッシベーション工程とを含むことを特徴とする請求
項１に記載の液晶用マトリクス基板の製造方法。 - 【請求項３】 前記画素電極の形成後に、前記非形成領
域の電気絶縁膜に残存している撥水処理表面を除去する
ことを特徴とする請求項１または２のいずれかに記載の
液晶用マトリクス基板の製造方法。 - 【請求項４】 前記電気絶縁性合成樹脂材料として、感
光性アクリル系樹脂を使用し、 前記電気絶縁膜表面の撥水処理は、フッ素系プラズマを
照射して施され、 前記画素電極は塗布型透明導電材料で形成することを特
徴とする請求項１〜３のいずれかに記載の液晶用マトリ
クス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050749A JP3706033B2 (ja) | 2001-02-26 | 2001-02-26 | 液晶用マトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050749A JP3706033B2 (ja) | 2001-02-26 | 2001-02-26 | 液晶用マトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002250935A true JP2002250935A (ja) | 2002-09-06 |
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| JP2001050749A Expired - Fee Related JP3706033B2 (ja) | 2001-02-26 | 2001-02-26 | 液晶用マトリクス基板の製造方法 |
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|---|---|
| JP (1) | JP3706033B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003202595A (ja) * | 2002-01-07 | 2003-07-18 | Sharp Corp | 液晶用マトリクス基板の製造方法 |
| JP2003207804A (ja) * | 2002-01-11 | 2003-07-25 | Sharp Corp | 液晶用マトリクス基板の製造方法 |
| JP2006235134A (ja) * | 2005-02-24 | 2006-09-07 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| JPWO2006033282A1 (ja) * | 2004-09-22 | 2008-05-15 | コニカミノルタホールディングス株式会社 | 薄膜トランジスタと薄膜トランジスタ素子シート、及び、薄膜トランジスタと薄膜トランジスタ素子シートの作製方法 |
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| US7696079B2 (en) | 2005-09-27 | 2010-04-13 | Chunghwa Picture Tubes, Ltd. | Methods for patterning films, fabricating organic electroluminescence display and fabricating thin film transistor array substrate |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000100652A (ja) * | 1998-09-25 | 2000-04-07 | Tokin Corp | 積層型チップ部品、及びその製造方法 |
-
2001
- 2001-02-26 JP JP2001050749A patent/JP3706033B2/ja not_active Expired - Fee Related
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| CN102388413A (zh) * | 2009-03-23 | 2012-03-21 | 夏普株式会社 | 有源矩阵基板及其制造方法以及使用由该方法所制造的有源矩阵基板的显示设备 |
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