KR101407306B1 - 마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법 - Google Patents

마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법 Download PDF

Info

Publication number
KR101407306B1
KR101407306B1 KR1020070141703A KR20070141703A KR101407306B1 KR 101407306 B1 KR101407306 B1 KR 101407306B1 KR 1020070141703 A KR1020070141703 A KR 1020070141703A KR 20070141703 A KR20070141703 A KR 20070141703A KR 101407306 B1 KR101407306 B1 KR 101407306B1
Authority
KR
South Korea
Prior art keywords
thin film
mask
source
drain electrode
film transistor
Prior art date
Application number
KR1020070141703A
Other languages
English (en)
Other versions
KR20090073687A (ko
Inventor
선상현
황태웅
조영구
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020070141703A priority Critical patent/KR101407306B1/ko
Publication of KR20090073687A publication Critical patent/KR20090073687A/ko
Application granted granted Critical
Publication of KR101407306B1 publication Critical patent/KR101407306B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/66—Containers specially adapted for masks, mask blanks or pellicles; Preparation thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Abstract

본 발명은 박막 트랜지스터의 채널 길이를 감소시킬 수 있으며, 마스크 제작 비용을 감소시킬 수 있는 마스크 및 이를 이용한 박막 트랜지스터의 제조 방법에 관한 것이다.
본 발명에 따른 마스크는 자외선을 차단하는 차단층이 형성된 차단 영역과;상기 차단층의 간격을 사용자가 원하는 길이보다 좁은 간격으로 형성되어 상기 자외선을 부분 투과하는 반투과 영역과; 상기 자외선을 모두 투과하는 투과 영역을 포함하는 것을 특징으로 한다.
싱글 슬릿 마스크, 차단층, 채널 길이

Description

마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법{MASK AND MANUFACTURING METHOD THIN FILM TRANSISTOP USING THE SAME}
본 발명은 박막 트랜지스터의 채널 길이를 감소시킬 수 있으며, 마스크 제작 비용을 감소시킬 수 있는 마스크 및 이를 이용한 박막 트랜지스터의 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 화상을 표시하는 액정 표시 패널과, 액정 표시 패널을 구동하기 위한 구동 회로를 구비한다.
액정 표시 패널은 액정을 사이에 두고 실링재에 의해 합착된 칼라 필터 기판과 박막 트랜지스터 기판을 구비한다.
칼라 필터 기판은 절연 기판 상에 적층된 블랙 매트릭스 및 칼라 필터와 공통 전극을 구비한다.
박막 트랜지스터 기판은 하부 절연 기판 상에 교차하게 형성된 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 구비한다. 박막 트랜지스터는 게이트 라인으로부터의 스캔 신호에 응 답하여 데이터 라인으로부터의 데이터 신호를 화소 전극으로 공급한다.
이러한 박막 트랜지스터 기판을 형성하기 위한 제조 공정 수를 줄이기 위해 슬릿 마스크와, 하프톤 마스크를 사용하고 있다. 한 마스크 공정에 서로 다른 두께를 가지는 포토레지스트를 형성하기 위해 슬릿 마스크는 다수의 슬릿이 형성되며, 하프톤 마스크는 반투과막(CrOx)이 형성된다. 이와 같이 슬릿 마스크는 서로 다른 두께의 포토레지스트을 형성하기 위해 다수의 슬릿을 형성해야하므로 마스크 패턴 변경이 어렵다. 이와 마찬가지로, 하프톤 마스크도 자외선을 부분 투과하기 위해 반투과막을 형성해야하므로 그에 따른 제작 비용도 증가되고, 미세한 길이를 형성하기 위해 노광량 증가에 따른 노광 시간도 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터의 채널 길이를 감소시킬 수 있으며, 마스크 제작 비용을 감소시킬 수 있는 마스크 및 이를 이용한 박막 트랜지스터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 마스크는 자외선을 차단하는 차단층이 형성된 차단 영역과; 상기 차단층의 간격을 사용자가 원하는 길이보다 좁은 간격으로 형성되어 상기 자외선을 부분 투과하는 반투과 영역과; 상기 자외선을 모두 투과하는 투과 영역을 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판 상에 게이트 절연막이 형성되고, 차단층의 간격을 조절하여 채널을 형성하는 싱글 슬릿 마스크를 이용하여 소스 및 드레인 전극 패턴과, 반도체 패턴군을 형성하는 단계와; 상기 소스 및 드레인 전극 패턴이 형성된 기판 상에 상기 드레인 전극이 노출되도록 컨택홀을 포함한 보호막을 형성하는 단계와; 상기 보호막 상에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법은 박막 트랜지스터의 채널 길이보다 좁은 간격으로 형성된 차단층을 구비하는 싱글 슬릿 마스크를 이용하여 소스 및 드레인 전극 패턴, 반도체 패턴을 한 마스크 공정에 형성할 수 있다. 이에 따라, 싱글 슬릿 마스크는 슬릿 마스크와 같이 다수의 슬릿이 필요하지 않으며, 하프톤 마스크에 형성된 반투과막이 필요하지 않으므로 이에 따른 마스크 제작 비용이 절감된다.
또한, 본 발명에 따른 싱글 슬릿 마스크는 박막 트랜지스터의 채널 길이를 감소시킬 수 있으므로 박막 트랜지스터의 특성을 향상시킬 수 있다. 박막 트랜지스터의 채널 길이를 감소시킴으로써 박막 트랜지스터의 크기를 감소시킬 수 있으므로 그에 따른 개구율도 향상된다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 8을 참조하여 상세히 설명하기로 한다.
도 1는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 평면도이다.
도 1 및 도 2를 참조하면, 박막 트랜지스터 기판(100)은 박막 트랜지스터(TFT), 화소 전극(122)을 구비한다.
박막 트랜지스터(TFT)는 게이트 라인(100)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 전극(102), 소스 전극(108), 드레인 전극(110), 활성층(114) 및 오믹 접촉층(116)을 구비한다.
게이트 전극(102)은 게이트 라인(100)으로부터의 스캔 신호가 공급되도록 게이트 라인(100)과 접속된다. 소스 전극(108)은 데이터 라인(104)으로부터의 화소 신호가 공급되도록 데이터 라인(104)과 접속된다. 드레인 전극(110)은 활성층(114)의 채널부를 사이에 두고 소스 전극(108)과 마주하도록 형성되어 데이터 라인(104)으로부터의 화소 신호를 화소 전극(122)에 공급한다. 활성층(114)은 게이트 절연막(106)을 사이에 두고 게이트 전극(102)과 중첩되어 소스 및 드레인 전극(108,110) 사이의 채널부를 형성한다. 오믹 접촉층(116)은 소스 전극(108) 및 드레인 전극(110) 각각과 활성층(114) 사이, 즉 채널부를 제외한 활성층(114) 위에 형성된다. 이 오믹접촉층(116)은 소스 및 드레인 전극(108,110) 각각과 활성층(114) 사이의 전기 접촉 저항을 감소시키는 역할을 한다.
화소 전극(122)은 박막 트랜지스터(TFT)의 드레인 전극(110)과 컨택홀(120)을 통해 접속되며, 보호막(118) 상에 형성된다. 이러한 화소 전극(122)은 투명 도전막으로 형성되며, ITO(Indim Tin Oxide)나 IZO(Indim Zinc Oxide) 등과 같은 물질로 형성된다. 여기서, 화소 전극(122)은 박막 트랜지스터(TFT)를 통해 비디오 신호가 공급되면 공통 전압이 공급된 공통 전극(228)과 함께 전기장을 생성함으로써 두 전극 사이의 액정 분자들의 배열 방향이 변화하며 이에 따라 액정 분자들(140)을 통과하는 광 투과율이 달라지게 됨으로써 계조가 구현된다.
보호막(118)은 박막 트랜지스터(TFT)와 화소 전극(122) 사이에 형성되어 데이터 라인(104)과 박막 트랜지스터(TFT)를 보호한다. 여기서, 보호막(118)은 무기 및 유기 보호막의 이중층 또는 이들 중 어느 하나만 형성되는 단일층으로도 형성될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 게이트 전극의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 3a 및 도 3b에 도시된 바와 같이 하부 기판(101) 상에 게이트 전극(102)이 형성된다.
구체적으로, 하부 기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 게이트 금속층으로는 몰리브덴(Mo), 티탄(Ti), 구리(Cu), 알루미늄 네오듐(AlNd), 알루미늄(Al), 크롬(Cr), Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나 상기 금속을 이용하여 이중층 이상으로 적층된 구조로 형성된다. 이 게이트 금속층이 포토리소그래피 공정과 식각 공정을 통해 패터닝됨으로써 게이트 전극(102)이 형성된다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 소스 및 드레인 전극 패턴과, 반도체 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 4a 및 도 4b에 도시된 바와 같이 게이트 전극이 형성된 하부 기판(101) 상에 게이트 절연막(106)이 형성되고, 그 위에 소스 전극(108), 드레인 전극(110)을 포함하는 소스 및 드레인 전극 패턴을 따라 그 아래에 중첩된 활성층(114) 및 오믹 접촉층(116)을 가지는 반도체 패턴이 형성된다. 이러한, 반도체 패턴과 소스 및 드레인 전극 패턴은 싱글 슬릿 마스크(Single Slit Mask) 공정으로 형성된다.
구체적으로, 게이트 금속 패턴군이 형성된 기판(101) 상에 게이트 절연막(106), 비정질 실리콘층(115), 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(130), 소스/드레인 금속층(132)이 순차적으로 형성된다.
게이트 절연막(106)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층(134)으로는 몰리브덴(Mo), 티탄(Ti), 구리(Cu), 알루미늄 네오듐(AlNd), 알루미늄(Al), 크롬(Cr), Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 상기 금속을 이용한 이중층 이상이 적층된 구조로 이용된다.
그리고, 소스/드레인 금속층(134) 위에 포토레지스트가 도포된 다음, 싱글 슬릿 마스크(200)를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 단차를 갖는 제1 및 제2 포토레지스트 패턴(212A,212B)이 형성된다. 이를 위해, 싱글 슬릿 마스크(200)는 도 5a 및 도 5b에 도시된 바와 같이 차단 영역(S2), 반투과 영역(S3), 투과 영역(S1)을 구비한다.
차단 영역(S2)은 소스 및 드레인 전극이 형성되어질 영역에 위치하여 차단층(210)으로 노광 공정시 자외선을 차단함으로써 현상 공정 후 도 5b에 도시된 바와 같이 제1 포토레지스트 패턴(212A)이 남게 된다. 투과 영역(S1)은 자외선을 모두 투과시킴으로써 현상 후 도 5b에 도시된 바와 같이 포토레지스트가 제거된다. 반투과 영역(S3)은 박막 트랜지스터의 채널이 형성될 영역에 위치하여 노광 공정시 자외선을 부분 투과시킴으로써 현상 공정 후 도 5b에 도시된 바와 같이 제1 포토레지스트 패턴보다 얇은 제2 포토레지스트 패턴(212B)이 남게 된다.
다시 말하여, 싱글 슬릿 마스크(200)는 일반 마스크와 동일한 형태로 석영 기판 상에 차단층(210)만 형성하지만 반투과 또는 슬릿 마스크와 같이 서로 두께가 다른 포토레지스트를 형성할 수 있다. 도 5b에 도시된 바와 같이 싱글 슬릿 마스크(200)의 반투과 영역(S3)에는 형성되어질 채널 길이(L)보다 차단층(210)의 간격(L')을 좁게 형성한다. 예로 들어, 3㎛의 미세한 채널 길이(L)를 가지는 박막 트랜지스터를 형성할 경우에 박막 트랜지스터의 채널(L)이 형성되어질 영역과 대응되는 차단층(210)의 간격(L')을 2㎛로 형성한다. 이와 같이 형성된 마스크(200)에 자외선을 조사하게 되면, 마스크(200)의 반투과 영역(S3)에 형성된 제2 포토레지스트 패턴(212B)은 마스크(200)의 차단 영역(S2)에 형성된 제1 포토레지스트 패턴(212A)보다 얇게 형성됨으로써 서로 두께가 다른 포토레지스트 패턴을 형성하여 미세한 박막 트랜지스터의 채널 길이(L)를 형성할 수 있다. 이러한 차단층(210)의 간격(L')은 바람직하게는 1.5㎛ ~ 2.5㎛으로 형성한다. 차단층(210)은 예로 들어 크롬(Cr) 등의 차단 물질로 형성될 수 있다. 이와 같이 차단층(210)의 간격(L')을 1.5㎛ ~ 2.5㎛으로 형성할 경우에 2㎛ ~4㎛와 같은 미세한 채널 길이(L)를 형성할 수 있다.
한편, 차단층의 간격을 동일한 조건으로 하고 노광량 조절을 하여 채널 길이를 조절할 수 있다. 노광량은 예로 들어 1.0mj ~ 40 mj으로 조사한다.
도 8은 2㎛ 간격으로 이격되어 형성된 차단층(210)을 가지는 싱글 슬릿 마스크(200)를 포토 공정 조건에 다르게 하여 형성된 채널 길이(L)를 나타내고 있는 그래프이다.
조건 1은 2㎛ 간격으로 차단층을 형성하며 노광 장비의 노광량을 32mj으로 조사할 경우이며, 이러한 경우 2.51㎛의 채널 길이로 형성하게 된다. 조건 2는 2㎛ 간격으로 차단층을 형성하며 노광 장비의 노광량을 34mj으로 조사할 경우이며, 이러한 경우 2.87㎛의 채널 길이로 형성하게 된다. 조건 3은 2㎛ 간격으로 차단층을 형성하며 노광 장비의 노광량을 36mj으로 조사할 경우이며, 이러한 경우 3.10㎛의 채널 길이로 형성하게 된다. 이와 같은 동일 조건에서 노광량을 1.0mj로 조사할 경우 0.15㎛의 채널 길이로 형성할 수 있다.
이에 따라, 싱글 슬릿 마스크는 석영 기판에 차단층만을 형성하여 차단층의 간격, 노광량을 조절하여 미세한 채널 길이를 형성할 수 있다. 이와 같이 채널 길이(L) 감소가 가능하므로 박막 트랜지스터의 크기를 줄일 수 있어 액정 표시 패널의 투과율 향상이 가능한다. 그리고, 박막 트랜지스터의 전류 이득(K)은 [수학식 1]과 같이 박막 트랜지스터의 채널 길이(L)와 반비례 관계를 가지며, 채널 폭(W)과는 비례 관계를 가진다.
전류이득(K) ∝ W(채널폭)/L(채널길이)
이에 따라, 채널 길이의 감소로 인해 박막 트랜지스터의 특성이 향상된다. 또한, 본원 발명의 싱글 슬릿 마스크는 하프톤 마스크처럼 자외선을 부분 투과하기 위해 형성되었던 반투과막을 형성하지 않아도 되므로 그에 따른 제작 비용도 감소시킬 수 있다.
이와 같이 포토레지스트 패턴을 이용한 식각 공정으로 소스 및 드레인 금속 층이 도 5c에 도시된 바와 같이 소스 및 드레인 금속층이 패터닝됨으로써 소스 및 드레인 전극 패턴과, 그 아래의 반도체 패턴군이 형성된다. 이 경우, 소스 및 드레인 전극 패턴의 소스 및 드레인 전극(108,110) 전기적으로 연결된 구조를 갖는다.
이후, 도 5d에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1 포토레지스트 패턴(212A)은 얇아지게 하고, 제2 포토레지스트 패턴(212B)은 제거되게 한다. 이어서, 애싱된 제1 포토레지스트 패턴(212A)을 이용한 식각 공정으로 제2 포토레지스트 패턴(212B)의 제거로 노출된 소스 및 드레인 패턴과 그 아래의 오믹 접촉층(116)이 제거됨으로써 소스 전극(108)과 드레인 전극(110)은 분리되고 활성층(114)이 노출된다.
그리고, 스트립 공정으로 소스 및 드레인 전극 패턴 위에 잔존하던 제1 포토레지스트 패턴(212A)이 제거된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 보호막의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 6a 및 도 6b를 참조하면, 소스 및 드레인 전극 패턴이 형성된 게이트 절연막(106) 상에 보호막(118)이 형성된다.
구체적으로, 소스 및 드레인 전극(108,110)이 형성된 게이트 절연막(106) 상에 보호막(118)이 형성된다. 보호막(118)은 게이트 절연막(106)과 같은 무기 절연 물질로 형성되거나 아크릴 수지 등과 같은 유기 절연 물질로 형성된다. 이 보호 막(118)이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 보호막(118)을 관통하는 컨택홀(120)이 형성된다. 컨택홀(120)은 보호막(118)을 관통하여 드레인 전극(110)을 노출시키도록 형성된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 보호막의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 7a 및 7b를 참조하면, 보호막(118) 위에 화소 전극(122)이 형성된다.
구체적으로, 보호막(118) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전층이 형성된다. 투명 도전층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO) 등이 이용된다. 이 투명 도전층이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 화소 전극(122)이 형성된다.
도 1는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 평면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 게이트 전극의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 소스 및 드레인 전극 패턴과, 반도체 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 5a 내지 도 5e는 도 4a 및 도 4b에 도시된 소스 및 드레인 전극 패턴과, 소스 및 드레인 전극 패턴을 싱글 슬릿 마스크를 이용하여 형성하는 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 보호막의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 보호막의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 8은 2㎛ 간격으로 이격되어 형성된 차단층을 가지는 싱글 슬릿 마스크를 포토 공정 조건에 다르게 하여 형성된 채널 길이를 나타내고 있는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 하부 기판 102 : 게이트 전극
106 : 게이트 절연막 108 : 소스 전극
110 : 드레인 전극 112 : 반도체 패턴
118 : 보호막 120 : 컨택홀
122 : 화소 전극

Claims (6)

  1. 삭제
  2. 삭제
  3. 기판 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극이 형성된 기판 상에 게이트 절연막이 형성되고, 싱글 슬릿 마스크를 사용하여 소스 및 드레인 전극 패턴과, 반도체 패턴군을 형성하는 단계와;
    상기 소스 및 드레인 전극 패턴이 형성된 기판 상에 상기 드레인 전극이 노출되도록 컨택홀을 포함한 보호막을 형성하는 단계와;
    상기 보호막 상에 화소 전극을 형성하는 단계를 포함하고,
    상기 싱글 슬릿 마스크를 사용하여 소스 및 드레인 전극 패턴과, 반도체 패턴군을 형성하는 단계에서,
    상기 싱글 슬릿 마스크는
    석영 기판 상의 차단층이 형성되고, 자외선을 차단하는 차단 영역과;
    상기 차단층의 간격이 1.5㎛ ~ 2.5㎛인 영역이고, 상기 자외선을 부분 투과하는 반투과 영역과;
    상기 자외선을 모두 투과하는 투과 영역을 포함하고,
    상기 반투과 영역은 상기 소스 및 드레인 전극 패턴 사이의 채널에 대응하고, 상기 반투과 영역에서 상기 차단층의 간격은 상기 채널의 길이보다 좁으며,
    상기 차단층의 간격이 2㎛인 경우, 상기 싱글 슬릿 마스크에 자외선을 32mj ~ 36mj의 노광량으로 조사하여, 상기 소스 및 드레인 전극 패턴 사이의 채널을 2.51㎛ ~ 3.10㎛의 길이로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
KR1020070141703A 2007-12-31 2007-12-31 마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법 KR101407306B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070141703A KR101407306B1 (ko) 2007-12-31 2007-12-31 마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070141703A KR101407306B1 (ko) 2007-12-31 2007-12-31 마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090073687A KR20090073687A (ko) 2009-07-03
KR101407306B1 true KR101407306B1 (ko) 2014-06-16

Family

ID=41330806

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070141703A KR101407306B1 (ko) 2007-12-31 2007-12-31 마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법

Country Status (1)

Country Link
KR (1) KR101407306B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106711154B (zh) * 2017-01-06 2024-04-09 合肥鑫晟光电科技有限公司 一种显示基板、显示装置及显示基板的制作方法
CN106950771B (zh) 2017-03-31 2019-12-24 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置
CN107132724B (zh) * 2017-05-10 2019-11-26 深圳市华星光电技术有限公司 一种掩膜版以及阵列基板的制备方法
CN109786321B (zh) * 2018-12-25 2022-07-22 惠科股份有限公司 阵列基板的制备方法、装置及显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372579B1 (ko) 2000-06-21 2003-02-17 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP2003149832A (ja) * 2001-11-07 2003-05-21 Chi Mei Optoelectronics Corp フォトレジストパターンを形成する方法
KR100670043B1 (ko) * 1999-10-22 2007-01-16 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR20070071718A (ko) * 2005-12-30 2007-07-04 엘지.필립스 엘시디 주식회사 액정 표시 장치용 하프톤 마스크 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100670043B1 (ko) * 1999-10-22 2007-01-16 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100372579B1 (ko) 2000-06-21 2003-02-17 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP2003149832A (ja) * 2001-11-07 2003-05-21 Chi Mei Optoelectronics Corp フォトレジストパターンを形成する方法
KR20070071718A (ko) * 2005-12-30 2007-07-04 엘지.필립스 엘시디 주식회사 액정 표시 장치용 하프톤 마스크 및 그의 제조 방법

Also Published As

Publication number Publication date
KR20090073687A (ko) 2009-07-03

Similar Documents

Publication Publication Date Title
KR101894328B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101394938B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101363555B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR100456137B1 (ko) 액정표시장치의 어레이 기판 및 그의 제조방법
US7755739B2 (en) Method for manufacturing an array substrate for an LCD device, comprising ashing two photoresist layers and forming a contact hole
JP5052880B2 (ja) 液晶表示装置及びその製造方法
KR101137861B1 (ko) 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조방법
KR101003577B1 (ko) 마스크 및 이를 이용한 액정표시소자 제조방법
KR20050112645A (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101186019B1 (ko) 박막트랜지스터 기판 및 그 제조 방법
JP4578402B2 (ja) 薄膜トランジスタ基板及びその製造方法
CN107112367B (zh) 薄膜晶体管基板、薄膜晶体管基板的制造方法、液晶显示装置
KR20070076149A (ko) 박막트랜지스터 기판 및 그 제조 방법
KR101407306B1 (ko) 마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법
KR101174429B1 (ko) 박막 트랜지스터 기판과 그 제조방법 및 이를 포함한 액정표시 장치
JP2002250934A (ja) 液晶用マトリクス基板の製造方法
KR20130098655A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20080062647A (ko) 박막 트랜지스터 어레이 기판 및 그의 제조방법
JP2002350897A (ja) 液晶用マトリクス基板の製造方法
JP2002098994A (ja) 液晶用マトリクス基板およびその製造方法ならびにコンタクトホール形成方法
JP3706033B2 (ja) 液晶用マトリクス基板の製造方法
KR101866388B1 (ko) 박막트랜지스터 기판 및 그 제조 방법
KR101630323B1 (ko) 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법
KR101149938B1 (ko) 프린지 필드 스위치 타입의 박막 트랜지스터 기판 제조방법
KR101407305B1 (ko) 박막 트랜지스터 기판의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180515

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 6