WO2011158427A1 - アクティブマトリクス基板 - Google Patents

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WO2011158427A1
WO2011158427A1 PCT/JP2011/002573 JP2011002573W WO2011158427A1 WO 2011158427 A1 WO2011158427 A1 WO 2011158427A1 JP 2011002573 W JP2011002573 W JP 2011002573W WO 2011158427 A1 WO2011158427 A1 WO 2011158427A1
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matrix substrate
electrode
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gate
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中西勇夫
刀根覚
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シャープ株式会社
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    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Definitions

  • the present invention relates to an active matrix substrate, and more particularly to ESD countermeasures for an active matrix substrate.
  • the active matrix substrate includes, for example, a plurality of gate lines provided so as to extend in parallel to each other, a plurality of source lines provided so as to extend in parallel to each other in a direction orthogonal to each gate line, each gate line, and each A plurality of thin film transistors (Thin Film Transistor, hereinafter also referred to as “TFT”) provided at each intersection where source lines intersect, an interlayer insulating film provided to cover each TFT, and an interlayer insulating film A plurality of pixel electrodes provided in a matrix and connected to each TFT.
  • ESD electrostatic discharge
  • Patent Document 1 discloses that each adjacent line is protected in order to protect the substrate from undesired high voltage application to a plurality of spare wirings arranged so as to cross the signal lines corresponding to the source lines.
  • An active matrix substrate in which a protection circuit is provided between the spare wirings is disclosed.
  • the active matrix substrate provided with the protection circuit disclosed in Patent Document 1 can suppress ESD caused by a potential difference between adjacent wirings, for example, when manufacturing the active matrix substrate, the pixel electrode When the substrate surface is exposed to plasma by performing a plasma process such as sputtering, dry etching, ashing, or plasma CVD (Chemical Vapor Deposition) after forming the potential difference between the pixel electrode and the gate line There is a risk that ESD may occur due to the above.
  • a plasma process such as sputtering, dry etching, ashing, or plasma CVD (Chemical Vapor Deposition)
  • the present invention has been made in view of such a point, and an object thereof is to suppress the occurrence of ESD due to a potential difference between a pixel electrode and a gate line.
  • a plurality of conductive layers respectively connected to each gate line are provided on an interlayer insulating film covering each thin film transistor in a non-display region.
  • an active matrix substrate includes a plurality of gate lines provided so as to extend in parallel with each other, and a plurality of source lines provided so as to extend in parallel with each other in a direction intersecting with each of the gate lines.
  • a plurality of thin film transistors connected to the corresponding gate lines and source lines, and provided so as to cover the thin film transistors.
  • An active device having an interlayer insulating film and a plurality of pixel electrodes provided in a matrix on the interlayer insulating film, wherein a display region is defined by the plurality of pixel electrodes and a non-display region is defined around the display region. In the non-display region, a plurality of conductive layers respectively connected to the gate lines are provided on the interlayer insulating film in the non-display region. It is characterized in that is.
  • each pixel electrode is provided in the display area, and each conductive layer is provided in the non-display area. Therefore, when the surface of the active matrix substrate is exposed to plasma, each pixel electrode and each conductive layer have the same potential with respect to the plasma. As a result, each pixel electrode (the drain electrode of each thin film transistor connected to it) and each gate line connected to each conductive layer (and the gate electrode of each thin film transistor connected thereto) have the same potential. Generation of ESD in the thin film transistor is suppressed. Accordingly, in each thin film transistor, occurrence of ESD due to a potential difference between the pixel electrode and the gate line is suppressed.
  • Each thin film transistor includes a source electrode connected to each source line, a drain electrode connected to each pixel electrode, and a semiconductor layer connected to the source electrode and the drain electrode.
  • the drain electrode side may overlap the gate lines.
  • each gate line connected to each conductive layer and the semiconductor layer connected to each pixel electrode via the drain electrode of each thin film transistor have the same potential.
  • ESD is caused by the potential difference between the pixel electrode and the gate line. There is suppressed.
  • Each thin film transistor may have a drain electrode connected to each pixel electrode, and the drain electrode may overlap each gate line.
  • each source line is adjusted by adjusting the capacitance formed between each gate line and the drain electrode by the overlapping area.
  • the amount of change in the voltage of the drain electrode with respect to the signal voltage input to the source electrode via is adjusted for each block of the display region, so that display unevenness due to the in-plane distribution of the optimum counter potential is suppressed, and
  • each gate line connected to each conductive layer and each drain electrode of each thin film transistor connected to each pixel electrode have the same potential, so that each gate line is formed between each gate line and each drain electrode of each thin film transistor. In the capacitor, the occurrence of ESD due to the potential difference between the pixel electrode and the gate line is suppressed.
  • the conductive layers may be made of the same material as the pixel electrodes.
  • each conductive layer is provided of the same material as each pixel electrode, it is possible to form each conductive layer on the interlayer insulating film without adding a manufacturing process.
  • a relay layer may be provided between the conductive layers and the gate lines using the same material in the same layer as the source lines.
  • the relay layer is provided in the same layer as each source line between each conductive layer and each gate line, so that each conductive layer and each gate line are connected to each other.
  • the contact hole is not formed relatively deep in the laminated film of the protective film and the interlayer insulating film, but is formed relatively shallow in the protective film and the interlayer insulating film.
  • the plurality of conductive layers connected to the respective gate lines are provided on the interlayer insulating film covering the respective thin film transistors, so that the potential difference between the pixel electrode and the gate line is provided. It is possible to suppress the occurrence of ESD due to the above.
  • FIG. 1 is a plan view of an active matrix substrate according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the active matrix substrate along the line II-II in FIG.
  • FIG. 3 is an equivalent circuit diagram of the active matrix substrate according to the first embodiment.
  • FIG. 4 is a cross-sectional view of the active matrix substrate according to the first embodiment during a plasma process.
  • FIG. 5 is a plan view of an active matrix substrate according to the second embodiment.
  • FIG. 6 is a cross-sectional view of an active matrix substrate according to the third embodiment.
  • Embodiment 1 of the Invention 1 to 4 show Embodiment 1 of an active matrix substrate according to the present invention.
  • FIG. 1 is a plan view of the active matrix substrate 20a of the present embodiment
  • FIG. 2 is a cross-sectional view of the active matrix substrate 20a along the line II-II in FIG.
  • FIG. 3 is an equivalent circuit diagram of the active matrix substrate 20a.
  • FIG. 4 is a cross-sectional view of the active matrix substrate 20a during the plasma process.
  • the active matrix substrate 20a is provided between a plurality of gate lines 14a provided so as to extend in parallel with each other and between the gate lines 14a, and extends in parallel with each other.
  • the plurality of capacitor lines 14b arranged in this manner, the plurality of source lines 16a provided so as to extend in parallel to each other in the direction orthogonal to the respective gate lines 14a, and the portions where the respective gate lines 14a and the respective source lines 16a intersect
  • a plurality of TFTs 5a provided for each pixel an interlayer insulating film 17 provided to cover each TFT 5a, and a plurality of pixels provided in a matrix on the interlayer insulating film 17 And an electrode 18a.
  • each gate line 14a is connected to a gate driver 21 mounted on the active matrix substrate 20a or formed monolithically.
  • Each source line 16a is connected to a source driver 22 mounted on the active matrix substrate 20a or formed monolithically as shown in FIG.
  • a display area D is defined by a plurality of pixel electrodes 18a arranged in a matrix, and a non-display area N is defined around the display area D.
  • the display region D is divided into a plurality of blocks extending in parallel with each other along each source line 16a, and a plurality of adjacent source lines 16a are arranged in each block.
  • a plurality of conductive layers 18b connected to the gate lines 14a are provided on the interlayer insulating film 17 in the non-display region N.
  • the conductive layer 18b is connected to the gate line 14a via the relay layer 16c. That is, as shown in FIGS. 1 and 2, the conductive layer 18b is connected to the relay layer 16c through the contact hole 17b formed in the interlayer insulating film 17, and the relay layer 16c is connected to the relay layer 16c in FIGS. As shown, it is connected to the gate line 14a through a contact hole 15c formed in the protective film 15.
  • the TFT 5a includes a semiconductor layer 12a provided on the insulating substrate 10 via a base coat film 11, a gate insulating film 13 provided so as to cover the semiconductor layer 12a, and gate insulation.
  • a gate electrode 14aa provided on the film 13 so as to overlap a part of a semiconductor layer 12a (a channel region described later), a protective film 15 provided so as to cover the gate electrode 14aa, and a protective film 15 spaced apart from each other
  • a source electrode (16a) and a drain electrode 16ba are provided.
  • the semiconductor layer 12a includes a channel region RC provided so as to overlap the gate electrode 14aa, and a source region RS and a drain region provided so as to be separated from each other via the channel region RC. It includes a R D, and LDD (Lightly Doped drain) region R L respectively formed between the channel region R C and the source regions R S and the drain region R D.
  • a channel region RC provided so as to overlap the gate electrode 14aa
  • a source region RS and a drain region provided so as to be separated from each other via the channel region RC.
  • It includes a R D, and LDD (Lightly Doped drain) region R L respectively formed between the channel region R C and the source regions R S and the drain region R D.
  • LDD Lightly Doped drain
  • the drain region R D (see FIG. 2) of the semiconductor layer 12a overlaps the capacitor line 14b via the gate insulating film (13), thereby providing an auxiliary capacitor (C S , see FIG. 3). It is composed. Further, as shown in FIG. 1, the drain region R D (see FIG. 2) of the semiconductor layer 12a overlaps the gate line 14a through the gate insulating film (13), and the overlapping area is set in each block of the display region D.
  • the gate electrode 14aa is a protruding portion to the side of each gate line 14a.
  • the source electrode (16a) is connected to each source line 16a by being a part of each source line 16a. Further, as shown in FIGS. 1 and 2, the source electrode (16a) is connected to the source region RS of the semiconductor layer 12a through a contact hole 15a formed in the laminated film of the protective film 13 and the protective film 15. ing.
  • the drain electrode 16ba is connected to the drain region RD of the semiconductor layer 12a through a contact hole 15b formed in the laminated film of the protective film 13 and the protective film 15. Further, the drain electrode 16ba is connected to the pixel electrode 18a through a contact hole 17a formed in the interlayer insulating film 17, as shown in FIGS.
  • the active matrix substrate 20a having the above-described configuration includes a counter substrate disposed opposite to the active matrix substrate 20a and a liquid crystal layer (C LC , see FIG. 3) sealed between the two substrates, and an active matrix driving type liquid crystal display panel It constitutes.
  • C LC liquid crystal layer
  • a base coat film 11 is formed by forming a silicon oxide film (thickness of about 100 nm) on the insulating substrate 10 such as a glass substrate by, for example, a plasma CVD method.
  • amorphous silicon film thickness of about 50 nm
  • the amorphous silicon is formed by laser annealing, solid phase growth, or the like.
  • a polysilicon layer is formed by transforming the film into a polysilicon film and patterning the polysilicon film using photolithography. Among the poly-silicon layer, implanting an impurity of phosphorus or boron in the region constituting the auxiliary capacitance C S.
  • a silicon oxide film (having a thickness of about 100 nm) or the like is formed on the entire substrate on which the polysilicon layer is formed, for example, by a plasma CVD method, thereby forming a first inorganic insulating film to be the gate insulating film 13. To do.
  • a tantalum nitride film (thickness of about 50 nm), a tungsten film (thickness of about 350 nm), and the like are sequentially formed on the entire substrate on which the first inorganic insulating film has been formed, for example, by sputtering.
  • the gate line 14a, the gate electrode 14aa, and the capacitor line 14b are formed.
  • a resist is formed on the gate electrode 14aa, and phosphorus or boron impurities are implanted into the polysilicon layer using the resist as a mask.
  • a channel region RC is provided in a portion of the polysilicon layer that overlaps the gate electrode 14aa, and an LDD region R having a relatively low impurity concentration in the portions covered with the resist on the outer sides thereof.
  • an n-type polysilicon TFT in which electrons serve as channel current carriers is formed, and when boron is implanted as an impurity into the polysilicon layer.
  • a p-type polysilicon TFT in which holes serve as channel current carriers is formed.
  • the substrate on which the semiconductor layer 12a is formed is heated to about 650 ° C. to 700 ° C. to activate the implanted impurities.
  • a silicon oxide film (thickness of about 150 nm to 500 nm) is formed on the entire substrate on which the impurity has been activated by, for example, plasma CVD, and the second inorganic insulation serving as the protective film 15 is formed.
  • the second inorganic insulating film and the laminated film with the first inorganic insulating film are patterned using photolithography to form contact holes 15a, 15b and 15c, and the gate insulating film 13
  • the protective film 15 is formed.
  • a titanium film (thickness of about 100 nm), an aluminum film (thickness of about 500 nm), and a titanium film (thickness of about 100 nm) are formed on the entire substrate on which the gate insulating film 13 and the protective film 15 are formed by, for example, sputtering.
  • the stacked film is patterned by photolithography to form the source line 16a, the source electrode (16a), the drain electrode 16ba, and the relay layer 16c.
  • the substrate on which the source line 16a, the source electrode (16a), the drain electrode 16ba, and the relay layer 16c are formed is heated to about 400 ° C. to 500 ° C. in a hydrogen atmosphere to form dangling bonds (uncoupled) of the semiconductor layer 12a. Hand).
  • an acrylic photosensitive resin is applied to a thickness of about 2 ⁇ m by, for example, spin coating or slit coating on the entire substrate where the dangling bonds of the semiconductor layer 12a are terminated, and the coating film is formed by photolithography. Then, the interlayer insulating film 17 having the contact holes 17a and 17b is formed.
  • the transparent conductive film such as an ITO (Indium Tin Oxide) film (thickness of about 100 nm) on the entire substrate on which the interlayer insulating film 17 has been formed, for example, by sputtering
  • the transparent conductive film is
  • the pixel electrode 18a and the conductive layer 18b are formed by patterning using photolithography.
  • the active matrix substrate 20a can be manufactured as described above.
  • each pixel electrode 18a in the display area D and each conductive layer 18b in the non-display area N have the same potential with respect to the plasma P.
  • B part are at the same potential, and the destruction of the TFT 5a due to ESD (short circuit at the X part in FIG. 3) is suppressed, and the destruction of the capacitor C GD (short circuit at the Y part in FIG. 3) is suppressed. Can do.
  • the active matrix substrate 20a of the present embodiment in the non-display region N, the plurality of conductive layers 18b connected to the gate lines 14a are formed on the interlayer insulating film 17 covering the TFTs 5a. Therefore, on the interlayer insulating film 17, that is, on the surface of the active matrix substrate 20a, each pixel electrode 18a is provided in the display region D, and each conductive layer 18b is provided in the non-display region N. It will be. Therefore, when the surface of the active matrix substrate 20a is exposed to plasma by ashing, each pixel electrode 18a and each conductive layer 18b have the same potential with respect to the plasma P.
  • each TFT 5a connected to each pixel electrode 18a, each gate line 14a connected to each conductive layer 18b, and the gate electrode 14aa of each TFT 5a connected thereto have the same potential.
  • the occurrence of ESD in each TFT 5a can be suppressed. Therefore, in each TFT 5a, occurrence of ESD due to a potential difference between the pixel electrode 18a and the gate line 14a can be suppressed.
  • each gate line 14a and the drain region RD of the semiconductor layer 12a since the drain region RD of the semiconductor layer 12a overlaps each gate line 14a, in each TFT 5a, each gate line 14a and the drain region RD of the semiconductor layer 12a.
  • the amount of change in the voltage of the drain electrode 16ba with respect to the signal voltage applied to the source electrode (16a) via each source line 16a is adjusted by adjusting the capacitance C GD formed between and the display area.
  • each gate line 14a connected to each conductive layer 18b and each pixel electrode 18a can be Since the semiconductor layer 12a connected via the drain electrode 16ba of the TFT 5a has the same potential, each gate line 14a and each TFT 5 In capacitance C GD formed between the drain region R D of the semiconductor layer 12a, it is possible to suppress an ESD event caused by the potential difference between the pixel electrode 18a and the gate line 14a.
  • each conductive layer 18b is made of the same material as each pixel electrode 18a, so that each conductive layer is formed on the interlayer insulating film 17 without adding a manufacturing process. 18b can be formed.
  • the relay layer 18c is provided between the conductive layers 18b and the gate lines 14a in the same layer as the source lines 18a with the same material.
  • the contact holes for connecting the layer 18b and the gate lines 14a are not formed relatively deep in the laminated film of the protective film and the interlayer insulating film, but are formed in the protective film 15 and the interlayer insulating film 17, respectively. It is formed relatively shallow (contact holes 15c and 17b).
  • a conductive film for forming each conductive layer 18b and each relay layer 16c can be easily formed up to the bottom of each contact hole 15c and 17b, so that each conductive layer 18b and each gate line 14a can be reliably connected. Can be connected.
  • FIG. 5 is a plan view of the active matrix substrate 20b of the present embodiment.
  • the same parts as those in FIGS. 1 to 4 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the active matrix substrate 20a in which a part of the drain region RD of the semiconductor layer 12a overlaps with the gate line 14a is illustrated, but in this embodiment, the active matrix substrate 20b in which the drain electrode 16bb overlaps with the gate line 14a. Is illustrated.
  • a plurality of TFTs 5b are provided corresponding to the intersections of the gate lines 14a and the source lines 16a, respectively.
  • the TFT 5b includes a semiconductor layer 12b provided on an insulating substrate (10) via a base coat film (11), a gate insulating film 13 provided so as to cover the semiconductor layer 12b, a gate A gate electrode 14aa provided on the insulating film (13) so as to overlap a part of the semiconductor layer 12b, a protective film (15) provided to cover the gate electrode 14aa, and a protective film (15) on each other A source electrode (16a) and a drain electrode 16bb are provided so as to be separated from each other.
  • the semiconductor layer 12b is provided so as to be separated from the channel region (R C ) provided so as to overlap the gate electrode 14aa and the channel region (R C ).
  • the drain region (R D ) of the semiconductor layer 12b overlaps the capacitor line 14b through the gate insulating film (13), thereby forming an auxiliary capacitor (C S , see FIG. 3). Yes. As shown in FIG. 5, the drain region (R D ) of the semiconductor layer 12b is provided so as not to overlap the gate line 14a, unlike the semiconductor layer 12a of the first embodiment.
  • the source electrode (16a) is formed in the source region (R S ) of the semiconductor layer 12b through the contact hole 15a formed in the laminated film of the protective film (13) and the interlayer insulating film (15). It is connected.
  • the drain electrode 16bb is connected to the drain region (R D ) of the semiconductor layer 12b through a contact hole 15b formed in the laminated film of the protective film (13) and the interlayer insulating film (15). ing. Further, as shown in FIG. 5, the drain electrode 16bb is connected to the pixel electrode 18a through a contact hole 17a formed in the interlayer insulating film (17). Further, as shown in FIG. 5, the drain electrode 16bb overlaps the gate line 14a via the gate insulating film (13) and the protective film (15), and the overlapping area is adjusted for each block of the display region D.
  • the amount of change in the voltage of the drain electrode 16bb relative to the signal voltage applied to the source electrode (16a) via each source line 16a is adjusted to suppress display unevenness due to the in-plane distribution of the optimum counter potential.
  • C GD see FIG. 3
  • the active matrix substrate 20b having the above configuration can be manufactured by changing the pattern shapes of the semiconductor layer 12a and the drain electrode 16ba in the manufacturing method of the first embodiment.
  • the gate line 14a is connected to the gate insulating layer 17 covering the TFT 5b. Since the plurality of conductive layers 18b are provided, it is possible to suppress the occurrence of ESD due to the potential difference between the pixel electrode 18a and the gate line 14a in each TFT 5b.
  • FIG. 6 is a cross-sectional view of the active matrix substrate 20c of this embodiment.
  • the active matrix substrates 20a and 20b for a transmissive liquid crystal display panel are illustrated, but in this embodiment, an active matrix substrate 20c for a transflective liquid crystal display panel is illustrated.
  • each pixel electrode 18c is partially provided on the transparent electrode 18ca corresponding to each pixel electrode 18a of the active matrix substrate 20a of the first embodiment.
  • the other configuration is substantially the same as that of the active matrix substrate 20a.
  • a reflective electrode 18cb is provided so as to cover a region between the gate line 14a where the TFT 5a is disposed and the capacitor line 14b, thereby forming the reflective region R.
  • the transparent region 18ca exposed from the reflective electrode 18cb in the region between the gate line 14a and the capacitor line 14b where the TFT 5a is not disposed constitutes the transmission region T.
  • the active matrix substrate 20c provided with the reflective electrode 18cb so as to cover the region between the gate line 14a where the TFT 5a is disposed and the capacitor line 14b is illustrated. It may be provided in this area.
  • the active matrix substrate 20c having the above configuration forms the transparent electrode 18ca and the conductive layer 18b on the interlayer insulating film 17 by performing the manufacturing method of the active matrix substrate 20a of the first embodiment, and the transparent electrode 18ca and the conductive layer.
  • a molybdenum film (thickness of about 75 nm) and an aluminum film (thickness of about 100 nm) are sequentially formed on the entire substrate on which 18b is formed by, for example, sputtering, and then the stacked film is formed using photolithography. It can be manufactured by patterning to form the reflective electrode 18cb.
  • each gate line 14a is connected to each other on the interlayer insulating film 17 covering each TFT 5a. Since the plurality of conductive layers 18b are provided, each pixel electrode 18c is provided on the interlayer insulating film 17, that is, on the surface of the active matrix substrate 20c, in the display region D, and in each non-display region N. The conductive layer 18b is provided. Therefore, for example, when the surface of the active matrix substrate 20c is exposed to plasma by ashing in order to remove particles adhering to the surface of the active matrix substrate 20c, each pixel electrode 18c and each conductive layer 18b becomes plasma P.
  • each TFT 5a it becomes the same potential.
  • the drain electrode 16ba of each TFT 5a connected to each pixel electrode 18c, each gate line 14a connected to each conductive layer 18b, and the gate electrode 14aa of each TFT 5a connected thereto have the same potential.
  • the occurrence of ESD in each TFT 5a can be suppressed. Therefore, in each TFT 5a, the occurrence of ESD due to the potential difference between the pixel electrode 18c and the gate line 14a can be suppressed.
  • each gate line is formed on the interlayer insulating film 17 covering each TFT 5a in the non-display region N when forming a conductive film for forming a reflective electrode. Since a plurality of conductive layers 18b connected to 14a are provided, each transparent electrode 18ca is provided in the display region D on the interlayer insulating film 17, and each conductive layer 18b is provided in the non-display region N. It will be provided. Therefore, even if the substrate surface is exposed to plasma by sputtering, each transparent electrode 18ca and each conductive layer 18b have the same potential with respect to plasma P.
  • each TFT 5a since the drain electrode 16ba of each TFT 5a connected to each transparent electrode 18ca, each gate line 14a connected to each conductive layer 18b, and the gate electrode 14aa of each TFT 5a connected thereto have the same potential, The occurrence of ESD in each TFT 5a can be suppressed. Therefore, in each TFT 5a, it is possible to suppress the occurrence of ESD due to the potential difference between the transparent electrode 18ca and the gate line 14a.
  • the active matrix substrate 20c in which the transflective type is applied to the active matrix substrate 20a in the first embodiment is illustrated, but the transflective type is applied to the active matrix substrate 20b in the second embodiment. You may apply.
  • an active matrix substrate including a top gate TFT is illustrated, but the present invention can also be applied to an active matrix substrate including a bottom gate TFT.
  • the active matrix substrate in which the conductive layer on the interlayer insulating film is formed of the same material as the pixel electrode is exemplified, but the conductive layer may be formed using another conductive film. .
  • the active matrix substrate that can suppress the occurrence of ESD due to the potential difference between the pixel electrode and the gate line is illustrated, but for example, adjacent gate lines, source lines, etc. By providing a protection circuit between these wirings, ESD due to a potential difference between adjacent wirings may be suppressed.
  • an active matrix substrate in which the electrode of the TFT connected to the pixel electrode is used as the drain electrode is illustrated.
  • the present invention is an active matrix in which the electrode of the TFT connected to the pixel electrode is referred to as a source electrode. It can also be applied to a substrate.
  • the present invention can suppress the occurrence of ESD due to the potential difference between the pixel electrode and the gate line, so that a display panel such as a liquid crystal display panel or an organic EL (Electro-Luminescence) panel can be used. This is useful for the active matrix substrate.
  • a display panel such as a liquid crystal display panel or an organic EL (Electro-Luminescence) panel can be used. This is useful for the active matrix substrate.

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Abstract

　互いに平行に延びるように設けられた複数のゲート線（１４ａ）と、各ゲート線（１４ａ）と交差する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線（１４ａ）及び各ソース線（１６ａ）の交差する部分に対応して設けられ、対応する各ゲート線（１４ａ）及び各ソース線（１６ａ）にそれぞれ接続された複数のＴＦＴ（５ａ）と、各ＴＦＴ（５ａ）を覆うように設けられた層間絶縁膜（１７）と、層間絶縁膜（１７）上にマトリクス状に設けられた複数の画素電極（１８ａ）とを備え、複数の画素電極（１８ａ）により表示領域（Ｄ）、及び表示領域（Ｄ）の周囲に非表示領域（Ｎ）がそれぞれ規定されたアクティブマトリクス基板（２０ａ）であって、非表示領域（Ｎ）において、層間絶縁膜（１７）上には、各ゲート線（１４ａ）にそれぞれ接続された複数の導電層（１８ｂ）が設けられている。

Description

アクティブマトリクス基板
　本発明は、アクティブマトリクス基板に関し、特に、アクティブマトリクス基板のＥＳＤ対策に関するものである。
　アクティブマトリクス基板は、例えば、互いに平行に延びるように設けられた複数のゲート線と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線と、各ゲート線及び各ソース線の交差する交差部毎にそれぞれ設けられた複数の薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）と、各ＴＦＴを覆うように設けられた層間絶縁膜と、層間絶縁膜上にマトリクス状に設けられ、各ＴＦＴにそれぞれ接続された複数の画素電極とを備えている。このアクティブマトリクス基板を製造する際には、その製造工程中に発生した静電気の放電によって、ＴＦＴなどが破壊され易いので、ＥＳＤ（electrostatic discharge：静電気放電）対策を講じる必要がある。
　例えば、特許文献１には、上記各ソース線に相当する各信号線と交差するように配設された複数の予備配線への不所望の高電圧印加から基板を保護するために、隣り合う各予備配線の間に保護回路が設けられたアクティブマトリクス基板が開示されている。
特開平１１－２７１７２２号公報
　ところで、特許文献１に開示された保護回路を備えたアクティブマトリクス基板では、隣り合う各配線間の電位差に起因するＥＳＤを抑制することができるものの、例えば、アクティブマトリクス基板を製造する際に画素電極を形成した後に、スパッタリング、ドライエッチング、アッシング、プラズマＣＶＤ（Chemical Vapor Deposition）などのプラズマプロセスを行うことにより、基板表面がプラズマに曝される場合には、画素電極とゲート線との間の電位差に起因してＥＳＤが発生するおそれがある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、画素電極とゲート線との間の電位差に起因するＥＳＤの発生を抑制することにある。
　上記目的を達成するために、本発明は、非表示領域において、各薄膜トランジスタを覆う層間絶縁膜上に、各ゲート線にそれぞれ接続された複数の導電層を設けるようにしたものである。
　具体的に本発明に係るアクティブマトリクス基板は、互いに平行に延びるように設けられた複数のゲート線と、上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、上記各ゲート線及び各ソース線の交差する部分に対応して設けられ、該対応する各ゲート線及び各ソース線にそれぞれ接続された複数の薄膜トランジスタと、上記各薄膜トランジスタを覆うように設けられた層間絶縁膜と、上記層間絶縁膜上にマトリクス状に設けられた複数の画素電極とを備え、上記複数の画素電極により表示領域、及び該表示領域の周囲に非表示領域がそれぞれ規定されたアクティブマトリクス基板であって、上記非表示領域において、上記層間絶縁膜上には、上記各ゲート線にそれぞれ接続された複数の導電層が設けられていることを特徴とする。
　上記の構成によれば、非表示領域において、各薄膜トランジスタを覆う層間絶縁膜上に、各ゲート線にそれぞれ接続された複数の導電層が設けられているので、層間絶縁膜上、すなわち、アクティブマトリクス基板表面には、表示領域において、各画素電極が設けられ、非表示領域において、各導電層が設けられていることになる。そのため、アクティブマトリクス基板表面がプラズマに曝された場合には、各画素電極と各導電層とがプラズマに対して、同電位になる。これにより、各画素電極（に接続された各薄膜トランジスタのドレイン電極）と、各導電層に接続された各ゲート線（及びそれに接続された各薄膜トランジスタのゲート電極）とが同電位になるので、各薄膜トランジスタにおけるＥＳＤの発生が抑制される。したがって、各薄膜トランジスタにおいて、画素電極とゲート線との間の電位差に起因するＥＳＤの発生が抑制される。
　上記各薄膜トランジスタは、上記各ソース線に接続されたソース電極と、上記各画素電極に接続されたドレイン電極と、該ソース電極及びドレイン電極に接続された半導体層とを有し、上記半導体層の上記ドレイン電極側は、上記各ゲート線に重なっていてもよい。
　上記の構成によれば、半導体層のドレイン電極側が各ゲート線に重なっているので、各薄膜トランジスタにおいて、各ゲート線と半導体層のドレイン電極側との間に形成される容量をその重なり合う面積で調整することにより、各ソース線を介してソース電極に印加された信号電圧に対するドレイン電極の電圧の変化量を表示領域の各ブロック毎に調整して、最適対向電位の面内分布に起因する表示むらが抑制されると共に、上述したように、各導電層に接続された各ゲート線と、各画素電極に各薄膜トランジスタのドレイン電極を介して接続された半導体層とが同電位になるので、各ゲート線と各薄膜トランジスタの半導体層のドレイン電極側との間に形成される容量において、画素電極とゲート線との間の電位差に起因するＥＳＤの発生が抑制される。
　上記各薄膜トランジスタは、上記各画素電極に接続されたドレイン電極を有し、上記ドレイン電極は、上記各ゲート線に重なっていてもよい。
　上記の構成によれば、ドレイン電極が各ゲート線に重なっているので、各薄膜トランジスタにおいて、各ゲート線とドレイン電極との間に形成される容量をその重なり合う面積で調整することにより、各ソース線を介してソース電極に入力された信号電圧に対するドレイン電極の電圧の変化量を表示領域の各ブロック毎に調整して、最適対向電位の面内分布に起因する表示むらが抑制されると共に、上述したように、各導電層に接続された各ゲート線と、各画素電極に接続された各薄膜トランジスタのドレイン電極とが同電位になるので、各ゲート線と各薄膜トランジスタのドレイン電極との間に形成される容量において、画素電極とゲート線との間の電位差に起因するＥＳＤの発生が抑制される。
　上記各導電層は、上記各画素電極と同一材料により設けられていてもよい。
　上記の構成によれば、各導電層が各画素電極と同一材料により設けられているので、製造工程を追加することなく、層間絶縁膜上に各導電層を形成することが可能になる。
　上記各導電層と上記各ゲート線との間には、上記各ソース線と同一層に同一材料により中継層が設けられていてもよい。
　上記の構成によれば、各導電層と各ゲート線との間に各ソース線と同一層に同一材料により中継層が設けられているので、各導電層と各ゲート線とを接続するためのコンタクトホールが、例えば、保護膜及び層間絶縁膜の積層膜に相対的に深く形成されたものでなく、保護膜及び層間絶縁膜にそれぞれ相対的に浅く形成されたものになる。これにより、各導電層及び各中継層をそれぞれ形成するための導電膜が各コンタクトホールの底部まで成膜され易くなるので、各導電層と各ゲート線とが確実に接続される。
　本発明によれば、非表示領域において、各薄膜トランジスタを覆う層間絶縁膜上に、各ゲート線にそれぞれ接続された複数の導電層が設けられているので、画素電極とゲート線との間の電位差に起因するＥＳＤの発生を抑制することができる。
図１は、実施形態１に係るアクティブマトリクス基板の平面図である。 図２は、図１中のII－II線に沿ったアクティブマトリクス基板の断面図である。 図３は、実施形態１に係るアクティブマトリクス基板の等価回路図である。 図４は、実施形態１に係るアクティブマトリクス基板のプラズマプロセス中の断面図である。 図５は、実施形態２に係るアクティブマトリクス基板の平面図である。 図６は、実施形態３に係るアクティブマトリクス基板の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図４は、本発明に係るアクティブマトリクス基板の実施形態１を示している。具体的に、図１は、本実施形態のアクティブマトリクス基板２０ａの平面図であり、図２は、図１中のII－II線に沿ったアクティブマトリクス基板２０ａの断面図である。また、図３は、アクティブマトリクス基板２０ａの等価回路図である。さらに、図４は、アクティブマトリクス基板２０ａのプラズマプロセス中の断面図である。
　アクティブマトリクス基板２０ａは、図１、図２及び図３に示すように、互いに平行に延びるように設けられた複数のゲート線１４ａと、各ゲート線１４ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線１４ｂと、各ゲート線１４ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１６ａと、各ゲート線１４ａ及び各ソース線１６ａの交差する部分に対応して、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた層間絶縁膜１７と、層間絶縁膜１７上にマトリクス状に設けられた複数の画素電極１８ａとを備えている。ここで、各ゲート線１４ａは、図３に示すように、アクティブマトリクス基板２０ａ上に実装された又はモノリシックに形成されたゲートドライバ２１に接続されている。また、各ソース線１６ａは、図３に示すように、アクティブマトリクス基板２０ａ上に実装された又はモノリシックに形成されたソースドライバ２２に接続されている。
　アクティブマトリクス基板２０ａでは、図１及び図２に示すように、マトリクス状に配列された複数の画素電極１８ａにより表示領域Ｄが規定されていると共に、表示領域Ｄの周囲に非表示領域Ｎが規定されている。ここで、表示領域Ｄは、各ソース線１６ａに沿って互いに平行に延びる複数のブロックに分割され、各ブロックには、互いに隣り合う複数のソース線１６ａが配置されている。
　アクティブマトリクス基板２０ａでは、図１、図２及び図３に示すように、非表示領域Ｎにおいて、層間絶縁膜１７上に各ゲート線１４ａにそれぞれ接続された複数の導電層１８ｂが設けられている。ここで、導電層１８ｂは、図１及び図２に示すように、中継層１６ｃを介してゲート線１４ａに接続されている。すなわち、導電層１８ｂは、図１及び図２に示すように、層間絶縁膜１７に形成されたコンタクトホール１７ｂを介して中継層１６ｃに接続され、その中継層１６ｃは、図１及び図２に示すように、保護膜１５に形成されたコンタクトホール１５ｃを介して、ゲート線１４ａに接続されている。
　ＴＦＴ５ａは、図１及び図２に示すように、絶縁基板１０上にベースコート膜１１を介して設けられた半導体層１２ａと、半導体層１２ａを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に半導体層１２ａの一部（後述するチャネル領域）に重なるように設けられたゲート電極１４ａａと、ゲート電極１４ａａを覆うように設けられた保護膜１５と、保護膜１５上に互いに離間するように設けられたソース電極（１６ａ）及びドレイン電極１６ｂａとを備えている。
　半導体層１２ａは、図２に示すように、ゲート電極１４ａａに重なるように設けられたチャネル領域ＲＣと、チャネル領域ＲＣを介して互いに離間するように設けられたソース領域ＲＳ及びドレイン領域ＲＤと、チャネル領域ＲＣとソース領域ＲＳ及びドレイン領域ＲＤとの間にそれぞれ形成されたＬＤＤ（Lightly Doped Drain）領域ＲＬとを備えている。
　半導体層１２ａのドレイン領域ＲＤ（図２参照）は、図１に示すように、ゲート絶縁膜（１３）を介して容量線１４ｂに重なることにより、補助容量（ＣＳ、図３参照）を構成している。また、半導体層１２ａのドレイン領域ＲＤ（図２参照）は、図１に示すように、ゲート絶縁膜（１３）を介してゲート線１４ａに重なると共に、その重なり合う面積を表示領域Ｄの各ブロック毎に調整することにより、各ソース線１６ａを介してソース電極（１６ａ）に印加された信号電圧に対するドレイン電極１６ｂａの電圧の変化量を調整して、最適対向電位の面内分布に起因する表示むらを抑制するための容量（ＣＧＤ、図３参照）を構成している。
　ゲート電極１４ａａは、図１に示すように、各ゲート線１４ａの側方への突出部分である。
　ソース電極（１６ａ）は、図１に示すように、各ソース線１６ａの一部であることにより、各ソース線１６ａに接続されている。また、ソース電極（１６ａ）は、図１及び図２に示すように、保護膜１３及び保護膜１５の積層膜に形成されたコンタクトホール１５ａを介して半導体層１２ａのソース領域ＲＳに接続されている。
　ドレイン電極１６ｂａは、図１及び図２に示すように、保護膜１３及び保護膜１５の積層膜に形成されたコンタクトホール１５ｂを介して半導体層１２ａのドレイン領域ＲＤに接続されている。また、ドレイン電極１６ｂａは、図１及び図２に示すように、層間絶縁膜１７に形成されたコンタクトホール１７ａを介して画素電極１８ａに接続されている。
　上記構成のアクティブマトリクス基板２０ａは、それに対向して配置される対向基板と、それらの両基板の間に封入される液晶層（ＣＬＣ、図３参照）と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
　次に、本実施形態のアクティブマトリクス基板２０ａの製造方法について説明する。
　まず、ガラス基板などの絶縁基板１０上に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）などを成膜して、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成された基板全体に、例えば、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜した後に、レーザアニール法や固相成長法などにより、そのアモルファスシリコン膜をポリシリコン膜に変成させ、そのポリシリコン膜をフォトリソグラフィを用いてパターニングすることにより、ポリシリコン層を形成する。なお、上記ポリシリコン層のうち、補助容量ＣＳを構成する領域にリン又はホウ素の不純物を注入する。
　その後、上記ポリシリコン層が形成された基板全体に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）などを成膜して、ゲート絶縁膜１３となる第１無機絶縁膜を形成する。
　さらに、上記第１無機絶縁膜が形成された基板全体に、例えば、スパッタリング法により、窒化タンタル膜（厚さ５０ｎｍ程度）及びタングステン膜（厚さ３５０ｎｍ程度）などを順に成膜した後に、その積層膜をフォトリソグラフィを用いてパターニングすることにより、ゲート線１４ａ、ゲート電極１４ａａ及び容量線１４ｂを形成する。
　続いて、ゲート電極１４ａａをマスクとして、上記ポリシリコン層にリン又はホウ素の不純物を注入する。
　その後、ゲート電極１４ａａ上にレジストを形成し、そのレジストをマスクとして上記ポリシリコン層にリン又はホウ素の不純物を注入する。これらの不純物の注入により、上記ポリシリコン層のゲート電極１４ａａに重なる部分にチャネル領域ＲＣが設けられ、その両外側の上記レジストに覆われている部分に不純物濃度が相対的に低いＬＤＤ領域ＲＬが設けられ、その両外側の上記レジストに覆われていない部分に不純物濃度が相対的に高いソース領域ＲＳ及びドレイン領域ＲＤが設けられた半導体層１２ａが形成される。なお、上記ポリシリコン層に不純物としてリンが注入された場合には、電子がチャネル電流のキャリアとなるｎ型のポリシリコンＴＦＴが形成され、上記ポリシリコン層に不純物としてホウ素が注入された場合には、正孔がチャネル電流のキャリアとなるｐ型のポリシリコンＴＦＴが形成される。
　さらに、上記レジストを除去した後に、半導体層１２ａが形成された基板を６５０℃～７００℃程度に加熱して、注入された不純物を活性化させる。
　続いて、上記不純物を活性化させた基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ１５０ｎｍ～５００ｎｍ程度）などを成膜して、保護膜１５となる第２無機絶縁膜を形成した後に、その第２無機絶縁膜及び上記第１無機絶縁膜との積層膜をフォトリソグラフィを用いてパターニングすることにより、コンタクトホール１５ａ、１５ｂ及び１５ｃを形成して、ゲート絶縁膜１３及び保護膜１５を形成する。
　そして、ゲート絶縁膜１３及び保護膜１５が形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ１００ｎｍ程度）、アルミニウム膜（厚さ５００ｎｍ程度）及びチタン膜（厚さ１００ｎｍ程度）などを順に成膜した後に、その積層膜をフォトリソグラフィを用いてパターニングすることにより、ソース線１６ａ、ソース電極（１６ａ）、ドレイン電極１６ｂａ及び中継層１６ｃを形成する。
　さらに、ソース線１６ａ、ソース電極（１６ａ）、ドレイン電極１６ｂａ及び中継層１６ｃが形成された基板を水素雰囲気中で４００℃～５００℃程度に加熱して、半導体層１２ａのダングリングボンド（未結合手）を終端化する。
　その後、半導体層１２ａのダングリングボンドを終端化させた基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜をフォトリソグラフィを用いてパターニングすることにより、コンタクトホール１７ａ及び１７ｂを有する層間絶縁膜１７を形成する。
　最後に、層間絶縁膜１７が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜（厚さ１００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜をフォトリソグラフィを用いてパターニングすることにより、画素電極１８ａ及び導電層１８ｂを形成する。
　以上のようにして、アクティブマトリクス基板２０ａを製造することができる。
　その後、アクティブマトリクス基板２０ａ上にパーティクルが付着した場合には、図４に示すように、プラズマＰを用いて、アッシングのプラズマプロセスを行うことにより、アクティブマトリクス基板２０ａ上のパーティクルを除去する。ここで、アクティブマトリクス基板２０ａでは、表示領域Ｄの各画素電極１８ａと非表示領域Ｎの各導電層１８ｂとがプラズマＰに対して、同電位になるので、各画素において、図３におけるＡ部及びＢ部が同電位になり、ＥＳＤによるＴＦＴ５ａの破壊（図３中のＸ部での短絡）を抑制すると共に、容量ＣＧＤ（図３中のＹ部での短絡）の破壊を抑制することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ａによれば、非表示領域Ｎにおいて、各ＴＦＴ５ａを覆う層間絶縁膜１７上に、各ゲート線１４ａにそれぞれ接続された複数の導電層１８ｂが設けられているので、層間絶縁膜１７上、すなわち、アクティブマトリクス基板２０ａ表面には、表示領域Ｄにおいて、各画素電極１８ａが設けられ、非表示領域Ｎにおいて、各導電層１８ｂが設けられていることになる。そのため、アクティブマトリクス基板２０ａ表面がアッシングによりプラズマに曝された場合には、各画素電極１８ａと各導電層１８ｂとがプラズマＰに対して、同電位になる。これにより、各画素電極１８ａに接続された各ＴＦＴ５ａのドレイン電極１６ｂａと、各導電層１８ｂに接続された各ゲート線１４ａ及びそれに接続された各ＴＦＴ５ａのゲート電極１４ａａとが同電位になるので、各ＴＦＴ５ａにおけるＥＳＤの発生を抑制することができる。したがって、各ＴＦＴ５ａにおいて、画素電極１８ａとゲート線１４ａとの間の電位差に起因するＥＳＤの発生を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ａによれば、半導体層１２ａのドレイン領域ＲＤが各ゲート線１４ａに重なっているので、各ＴＦＴ５ａにおいて、各ゲート線１４ａと半導体層１２ａのドレイン領域ＲＤとの間に形成される容量ＣＧＤをその重なり合う面積で調整することにより、各ソース線１６ａを介してソース電極（１６ａ）に印加された信号電圧に対するドレイン電極１６ｂａの電圧の変化量を表示領域Ｄの各ブロック毎に調整して、最適対向電位の面内分布に起因する表示むらを抑制することができると共に、各導電層１８ｂに接続された各ゲート線１４ａと、各画素電極１８ａに各ＴＦＴ５ａのドレイン電極１６ｂａを介して接続された半導体層１２ａとが同電位になるので、各ゲート線１４ａと各ＴＦＴ５ａの半導体層１２ａのドレイン領域ＲＤとの間に形成される容量ＣＧＤにおいて、画素電極１８ａとゲート線１４ａとの間の電位差に起因するＥＳＤの発生を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ａによれば、各導電層１８ｂが各画素電極１８ａと同一材料により設けられているので、製造工程を追加することなく、層間絶縁膜１７上に各導電層１８ｂを形成することができる。
　また、本実施形態のアクティブマトリクス基板２０ａによれば、各導電層１８ｂと各ゲート線１４ａとの間に各ソース線１８ａと同一層に同一材料により中継層１８ｃが設けられているので、各導電層１８ｂと各ゲート線１４ａとを接続するためのコンタクトホールが、例えば、保護膜及び層間絶縁膜の積層膜に相対的に深く形成されたものでなく、保護膜１５及び層間絶縁膜１７にそれぞれ相対的に浅く形成されたもの（コンタクトホール１５ｃ及び１７ｂ）になる。これにより、各導電層１８ｂ及び各中継層１６ｃをそれぞれ形成するための導電膜が各コンタクトホール１５ｃ及び１７ｂの底部まで成膜され易くなるので、各導電層１８ｂと各ゲート線１４ａとを確実に接続することができる。
　《発明の実施形態２》
　図５は、本実施形態のアクティブマトリクス基板２０ｂの平面図である。なお、以下の各実施形態において、図１～図４と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、半導体層１２ａのドレイン領域ＲＤの一部がゲート線１４ａに重なるアクティブマトリクス基板２０ａを例示したが、本実施形態では、ドレイン電極１６ｂｂがゲート線１４ａに重なるアクティブマトリクス基板２０ｂを例示する。
　具体的に、アクティブマトリクス基板２０ｂでは、図５に示すように、各ゲート線１４ａ及び各ソース線１６ａの交差する部分に対応して、複数のＴＦＴ５ｂがそれぞれ設けられている。
　ＴＦＴ５ｂは、図５に示すように、絶縁基板（１０）上にベースコート膜（１１）を介して設けられた半導体層１２ｂと、半導体層１２ｂを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜（１３）上に半導体層１２ｂの一部に重なるように設けられたゲート電極１４ａａと、ゲート電極１４ａａを覆うように設けられた保護膜（１５）と、保護膜（１５）上に互いに離間するように設けられたソース電極（１６ａ）及びドレイン電極１６ｂｂとを備えている。
　半導体層１２ｂは、上記実施形態１の半導体層１２ａと同様に、ゲート電極１４ａａに重なるように設けられたチャネル領域（ＲＣ）と、チャネル領域（ＲＣ）を介して互いに離間するように設けられたソース領域（ＲＳ）及びドレイン領域（ＲＤ）と、チャネル領域（ＲＣ）とソース領域（ＲＳ）及びドレイン領域（ＲＤ）との間にそれぞれ形成されたＬＤＤ領域（ＲＬ）とを備えている。
　半導体層１２ｂのドレイン領域（ＲＤ）は、図５に示すように、ゲート絶縁膜（１３）を介して容量線１４ｂに重なることにより、補助容量（ＣＳ、図３参照）を構成している。なお、半導体層１２ｂのドレイン領域（ＲＤ）は、図５に示すように、上記実施形態１の半導体層１２ａと異なり、ゲート線１４ａに重ならないように設けられている。
　ソース電極（１６ａ）は、図５に示すように、保護膜（１３）及び層間絶縁膜（１５）の積層膜に形成されたコンタクトホール１５ａを介して半導体層１２ｂのソース領域（ＲＳ）に接続されている。
　ドレイン電極１６ｂｂは、図５に示すように、保護膜（１３）及び層間絶縁膜（１５）の積層膜に形成されたコンタクトホール１５ｂを介して半導体層１２ｂのドレイン領域（ＲＤ）に接続されている。また、ドレイン電極１６ｂｂは、図５に示すように、層間絶縁膜（１７）に形成されたコンタクトホール１７ａを介して画素電極１８ａに接続されている。さらに、ドレイン電極１６ｂｂは、図５に示すように、ゲート絶縁膜（１３）及び保護膜（１５）を介してゲート線１４ａに重なると共に、その重なり合う面積を表示領域Ｄの各ブロック毎に調整することにより、各ソース線１６ａを介してソース電極（１６ａ）に印加された信号電圧に対するドレイン電極１６ｂｂの電圧の変化量を調整して、最適対向電位の面内分布に起因する表示むらを抑制するための容量（ＣＧＤ、図３参照）を構成している。
　上記構成のアクティブマトリクス基板２０ｂは、上記実施形態１の製造方法における半導体層１２ａ及びドレイン電極１６ｂａのパターン形状を変更すれば、製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｂによれば、上記実施形態１と同様に、非表示領域Ｎにおいて、各ＴＦＴ５ｂを覆う層間絶縁膜１７上に、各ゲート線１４ａにそれぞれ接続された複数の導電層１８ｂが設けられているので、各ＴＦＴ５ｂにおいて、画素電極１８ａとゲート線１４ａとの間の電位差に起因するＥＳＤの発生を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ｂによれば、ドレイン電極１６ｂｂが各ゲート線１４ａに重なっているので、各ＴＦＴ５ｂにおいて、各ゲート線１４ａとドレイン電極１６ｂｂとの間に形成される容量ＣＧＤをその重なり合う面積で調整することにより、各ソース線１６ａを介してソース電極（１６ａ）に入力された信号電圧に対するドレイン電極１６ｂｂの電圧の変化量を表示領域Ｄの各ブロック毎に調整して、最適対向電位の面内分布に起因する表示むらを抑制することができると共に、また、各導電層１８ｂに接続された各ゲート線１４ａと、各画素電極１８ａに接続された各ＴＦＴ５ｂのドレイン電極１６ｂｂとが同電位になるので、各ゲート線１４ａと各ＴＦＴ５ｂのドレイン電極１６ｂｂとの間に形成される容量ＣＧＤにおいて、画素電極１８ａとゲート線１４ａとの間の電位差に起因するＥＳＤの発生を抑制することができる。
　《発明の実施形態３》
　図６は、本実施形態のアクティブマトリクス基板２０ｃの断面図である。
　上記各実施形態では、透過型の液晶表示パネル用のアクティブマトリクス基板２０ａ及び２０ｂを例示したが、本実施形態では、半透過型の液晶表示パネル用のアクティブマトリクス基板２０ｃを例示する。
　アクティブマトリクス基板２０ｃは、図６に示すように、各画素電極１８ｃが、上記実施形態１のアクティブマトリクス基板２０ａの各画素電極１８ａに相当する透明電極１８ｃａと、その上に部分的に設けられた反射電極１８ｃｂとにより構成され、その他の構成がアクティブマトリクス基板２０ａと実質的に同じになっている。そして、アクティブマトリクス基板２０ｃでは、各画素において、例えば、ＴＦＴ５ａが配置されているゲート線１４ａと容量線１４ｂとの間の領域を覆うように反射電極１８ｃｂが設けられることにより、反射領域Ｒが構成され、ＴＦＴ５ａが配置されていないゲート線１４ａと容量線１４ｂとの間の領域の反射電極１８ｃｂから露出する透明電極１８ｃａにより、透過領域Ｔが構成されている。なお、本実施形態では、ＴＦＴ５ａが配置されているゲート線１４ａと容量線１４ｂとの間の領域を覆うように反射電極１８ｃｂが設けられたアクティブマトリクス基板２０ｃを例示したが、反射電極は、他の領域に設けられていてもよい。
　上記構成のアクティブマトリクス基板２０ｃは、上記実施形態１のアクティブマトリクス基板２０ａの製造方法を行うことにより、層間絶縁膜１７上に透明電極１８ｃａ及び導電層１８ｂを形成し、その透明電極１８ｃａ及び導電層１８ｂが形成された基板全体に、例えば、例えば、スパッタリング法により、モリブデン膜（厚さ７５ｎｍ程度）及びアルミニウム膜（厚さ１００ｎｍ程度）を順に成膜した後に、その積層膜をフォトリソグラフィを用いてパターニングして、反射電極１８ｃｂを形成することにより、製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｃによれば、上記各実施形態と同様に、非表示領域Ｎにおいて、各ＴＦＴ５ａを覆う層間絶縁膜１７上に、各ゲート線１４ａにそれぞれ接続された複数の導電層１８ｂが設けられているので、層間絶縁膜１７上、すなわち、アクティブマトリクス基板２０ｃ表面には、表示領域Ｄにおいて、各画素電極１８ｃが設けられ、非表示領域Ｎにおいて、各導電層１８ｂが設けられていることになる。そのため、例えば、アクティブマトリクス基板２０ｃ表面に付着したパーティクルを除去するために、アクティブマトリクス基板２０ｃ表面がアッシングによりプラズマに曝された場合には、各画素電極１８ｃと各導電層１８ｂとがプラズマＰに対して、同電位になる。これにより、各画素電極１８ｃに接続された各ＴＦＴ５ａのドレイン電極１６ｂａと、各導電層１８ｂに接続された各ゲート線１４ａ及びそれに接続された各ＴＦＴ５ａのゲート電極１４ａａとが同電位になるので、各ＴＦＴ５ａにおけるＥＳＤの発生を抑制することができる。したがって、各ＴＦＴ５ａにおいて、画素電極１８ｃとゲート線１４ａとの間の電位差に起因するＥＳＤの発生を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ｃによれば、反射電極を形成するための導電膜を成膜する際に、非表示領域Ｎにおいて、各ＴＦＴ５ａを覆う層間絶縁膜１７上に、各ゲート線１４ａにそれぞれ接続された複数の導電層１８ｂが設けられているので、層間絶縁膜１７上には、表示領域Ｄにおいて、各透明電極１８ｃａが設けられ、非表示領域Ｎにおいて、各導電層１８ｂが設けられていることになる。そのため、基板表面がスパッタリングによりプラズマに曝されても、各透明電極１８ｃａと各導電層１８ｂとがプラズマＰに対して、同電位になる。これにより、各透明電極１８ｃａに接続された各ＴＦＴ５ａのドレイン電極１６ｂａと、各導電層１８ｂに接続された各ゲート線１４ａ及びそれに接続された各ＴＦＴ５ａのゲート電極１４ａａとが同電位になるので、各ＴＦＴ５ａにおけるＥＳＤの発生を抑制することができる。したがって、各ＴＦＴ５ａにおいて、透明電極１８ｃａとゲート線１４ａとの間の電位差に起因するＥＳＤの発生を抑制することができる。
　なお、本実施形態では、上記実施形態１のアクティブマトリクス基板２０ａに対して半透過型を適用したアクティブマトリクス基板２０ｃを例示したが、上記実施形態２のアクティブマトリクス基板２０ｂに対して半透過型を適用してもよい。
　また、上記各実施形態では、トップゲート構造のＴＦＴを備えたアクティブマトリクス基板を例示したが、本発明は、ボトムゲート構造のＴＦＴを備えたアクティブマトリクス基板にも適用することができる。
　また、上記各実施形態では、層間絶縁膜上の導電層が画素電極と同一材料により形成されたアクティブマトリクス基板を例示したが、導電層は、他の導電膜を用いて形成されていてもよい。
　また、上記各実施形態では、画素電極とゲート線との間の電位差に起因するＥＳＤの発生を抑制することができるアクティブマトリクス基板を例示したが、例えば、隣り合う各ゲート線や各ソース線などの配線間に保護回路を設けることにより、隣り合う各配線間の電位差に起因するＥＳＤも抑制してもよい。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたアクティブマトリクス基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶアクティブマトリクス基板にも適用することができる。
　以上説明したように、本発明は、画素電極とゲート線との間の電位差に起因するＥＳＤの発生を抑制することができるので、液晶表示パネルや有機ＥＬ（Electro Luminescence）パネルなどの表示パネルを構成するアクティブマトリクス基板について有用である。
Ｄ　　　　表示領域
Ｎ　　　　非表示領域
５ａ，５ｂ　　ＴＦＴ
１２ａ，１２ｂ　　　　半導体層
１４ａ　　ゲート線
１６ａ　　ソース線（ソース電極）
１６ｂａ，１６ｂｂ　　ドレイン電極
１６ｃ　　中継層
１７　　　層間絶縁膜
１８ａ，１８ｃ　　　　画素電極
１８ｂ　　導電層
２０ａ，２０ｂ，２０ｃ　　アクティブマトリクス基板

Claims (5)

  1. 　互いに平行に延びるように設けられた複数のゲート線と、
    　上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、
    　上記各ゲート線及び各ソース線の交差する部分に対応して設けられ、該対応する各ゲート線及び各ソース線にそれぞれ接続された複数の薄膜トランジスタと、
    　上記各薄膜トランジスタを覆うように設けられた層間絶縁膜と、
    　上記層間絶縁膜上にマトリクス状に設けられた複数の画素電極とを備え、
    　上記複数の画素電極により表示領域、及び該表示領域の周囲に非表示領域がそれぞれ規定されたアクティブマトリクス基板であって、
    　上記非表示領域において、上記層間絶縁膜上には、上記各ゲート線にそれぞれ接続された複数の導電層が設けられていることを特徴とするアクティブマトリクス基板。
  2. 　請求項１に記載されたアクティブマトリクス基板において、
    　上記各薄膜トランジスタは、上記各ソース線に接続されたソース電極と、上記各画素電極に接続されたドレイン電極と、該ソース電極及びドレイン電極に接続された半導体層とを有し、
    　上記半導体層の上記ドレイン電極側は、上記各ゲート線に重なっていることを特徴とするアクティブマトリクス基板。
  3. 　請求項１に記載されたアクティブマトリクス基板において、
    　上記各薄膜トランジスタは、上記各画素電極に接続されたドレイン電極を有し、
    　上記ドレイン電極は、上記各ゲート線に重なっていることを特徴とするアクティブマトリクス基板。
  4. 　請求項１乃至３の何れか１つに記載されたアクティブマトリクス基板において、
    　上記各導電層は、上記各画素電極と同一材料により設けられていることを特徴とするアクティブマトリクス基板。
  5. 　請求項１乃至４の何れか１つに記載されたアクティブマトリクス基板において、
    　上記各導電層と上記各ゲート線との間には、上記各ソース線と同一層に同一材料により中継層が設けられていることを特徴とするアクティブマトリクス基板。
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