JP2004296977A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】薄膜トランジスタの製造工程数を少なくする。
【解決手段】例えば、ソース電極８およびドレイン電極９をＡｌ層８ａ、９ａおよびＣｒ層８ｂ、９ｂの２層構造で島状に形成する。次に、ソース電極８およびドレイン電極９等を含む層間絶縁膜５の上面に窒化シリコンからなるオーバーコート膜１０を成膜する。次に、３５０〜５５０℃の温度で熱処理を行なうと、Ｃｒ層８ｂ、９ｂに引っ張り応力が生じ、オーバーコート膜１０に圧縮応力が生じ、この応力差により、Ｃｒ層８ｂ、９ｂ上におけるオーバーコート膜１０が選択的に除去され、コンタクトホール１１、１２が形成される。この場合、熱処理であるので、フォトリソグラフィ法と比較して、製造工程数を少なくすることができる。
【選択図】 図６

Description

【０００１】
【発明の属する技術分野】
この発明は半導体素子の製造方法に関する。
【０００２】
【従来の技術】
例えば、半導体素子の１つである薄膜トランジスタを備えたアクティブマトリクス型の液晶表示装置における薄膜トランジスタパネルには、基板上に走査ラインおよびデータラインがマトリクス状に設けられ、その各交点近傍にスイッチング素子としての薄膜トランジスタが両ラインに接続されて設けられ、それらの上に画素電極が薄膜トランジスタに接続されて設けられたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１−１５６７２５号公報（第１図、第４図）
【０００４】
すなわち、特許文献１に記載の薄膜トランジスタパネルでは、基板上に半導体薄膜が設けられ、その上にゲート絶縁膜が設けられ、その上にゲート電極を含む走査ラインが設けられ、その上に層間絶縁膜が設けられ、その上にデータラインが半導体薄膜のドレイン領域に接続されて設けられ、その上にオーバーコート膜が設けられ、その上に画素電極が半導体薄膜のソース領域に接続されて設けられている。
【０００５】
この場合、データラインは、その下の層間絶縁膜およびゲート絶縁膜にフォトリソグラフィ法により形成されたコンタクトホールを介して半導体薄膜のドレイン領域に接続されている。また、画素電極は、その下のオーバーコート膜、層間絶縁膜およびゲート絶縁膜にフォトリソグラフィ法により形成されたコンタクトホールを介して半導体薄膜のソース領域に接続されている。さらに、例えば走査ラインの接続パッド部を露出させるため、少なくとも層間絶縁膜にフォトリソグラフィ法によりコンタクトホールを形成する必要がある。
【０００６】
【発明が解決しようとする課題】
このように、特許文献１に記載の薄膜トランジスタパネルでは、コンタクトホールを形成するためのフォトリソグラフィ工程が少なくとも３回であるため、どちらかと言えば製造工程数が多いという問題があった。
そこで、この発明は、製造工程数を少なくすることができる半導体素子の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、絶縁膜に形成されたコンタクトホールを介して半導体薄膜に接続される配線を有する半導体素子の製造方法において、前記絶縁膜の上面に複数の金属層を少なくとも最上層の金属層が島状となるように積層して形成する工程と、前記積層金属層を含む前記絶縁膜の上面に上層絶縁膜を形成する工程と、熱処理により前記積層金属層の最上層の金属層上における前記上層絶縁膜を選択的に除去して前記最上層の金属層に配線を接続するためのコンタクトホールを形成する工程とを有し、前記最上層の金属層は前記上層絶縁膜と応力の方向が逆になる金属からなることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記最上層の金属層はＣｒからなり、前記上層絶縁膜は窒化シリコンからなることを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記積層金属層の最下層の金属層はＡｌからなることを特徴とするものである。
請求項４に記載の発明は、請求項２に記載の発明において、前記熱処理は３５０〜５５０℃の温度で行なうことを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記積層金属層は薄膜トランジスタのソース電極およびドレイン電極であり、これらの電極上における前記上層絶縁膜を除去してコンタクトホールを形成することを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記上層絶縁膜の上面に画素電極を一方の前記コンタクトホールを介して前記ソース電極に接続させて形成することを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記上層絶縁膜の上面に前記画素電極と同一の材料によってデータラインを他方の前記コンタクトホールを介して前記ドレイン電極に接続させて形成することを特徴とするものである。
請求項８に記載の発明は、請求項１に記載の発明において、前記積層金属層は薄膜トランジスタのゲート電極であり、該ゲート電極上における前記上層絶縁膜を除去してコンタクトホールを形成することを特徴とするものである。
請求項９に記載の発明は、請求項８に記載の発明において、前記上層絶縁膜の上面に画素電極を前記薄膜トランジスタのソース電極に接続させて形成することを特徴とするものである。
請求項１０に記載の発明は、請求項９に記載の発明において、前記上層絶縁膜の上面に前記画素電極と同一の材料によって走査ラインを前記コンタクトホールを介して前記ゲート電極に接続させて形成することを特徴とするものである。
そして、この発明によれば、熱処理により最上層の金属層上における上層絶縁膜を選択的に除去してコンタクトホールを形成しているので、フォトリソグラフィ法によりコンタクトホールを形成する場合と比較して、製造工程数を少なくすることができる。
【０００８】
【発明の実施の形態】
（第１実施形態）
図１はこの発明の第１実施形態としての製造方法により製造された薄膜トランジスタパネルの要部の断面図を示す。この場合、図１において、右側は薄膜トランジスタ等形成領域であり、その左側は走査ラインの接続パッド形成領域であり、その左側はデータラインの接続パッド形成領域である。
【０００９】
まず、薄膜トランジスタ等形成領域について説明する。ガラス基板１の上面の所定の箇所にはポリシリコン薄膜（半導体薄膜）２が設けられている。ポリシリコン薄膜２のほぼ中央部は真性領域からなるチャネル領域２ａとされ、その両側はｎ型不純物注入領域からなるソース領域２ｂおよびドレイン領域２ｃとされている。
【００１０】
ポリシリコン薄膜２を含むガラス基板１の上面には酸化シリコンからなるゲート絶縁膜３が設けられている。チャネル領域２ａ上におけるゲート絶縁膜３の上面の所定の箇所にはＡｌからなるゲート電極４が設けられている。また、ゲート絶縁膜３の上面の所定の箇所にはＡｌからなる走査ライン（図示せず）がゲート電極４に接続されて設けられている。ゲート電極４および走査ラインを含むゲート絶縁膜３の上面には窒化シリコンからなる層間絶縁膜５が設けられている。
【００１１】
ポリシリコン薄膜７のソース領域２ｂおよびドレイン領域２ｃ上における層間絶縁膜５およびゲート絶縁膜３にはコンタクトホール６、７が設けられている。各コンタクトホール６、７内およびその各近傍の層間絶縁膜５の上面の各所定の箇所にはソース電極８およびドレイン電極９が島状に設けられている。この場合、ソース電極８およびドレイン電極９はＡｌ層８ａ、９ａおよびＣｒ層８ｂ、９ｂの２層構造となっている。ここで、島状とは、他の要素とは物理的および電気的に分離されているという意味合いであり、以下において、同様の定義で用いられる。
【００１２】
ソース電極８およびドレイン電極９を含む層間絶縁膜５の上面には窒化シリコンからなるオーバーコート膜１０が設けられている。ソース電極８およびドレイン電極９上におけるオーバーコート膜１０にはコンタクトホール１１、１２が設けられている。
【００１３】
オーバーコート膜１０の上面の所定の箇所にはＩＴＯからなる画素電極１３がコンタクトホール１１を介してソース電極８に接続されて設けられている。また、オーバーコート膜１０の上面の他の所定の箇所にはＩＴＯからなるデータライン１４がコンタクトホール１２を介してドレイン電極９に接続されて設けられている。
【００１４】
そして、ポリシリコン薄膜２、ゲート絶縁膜３、ゲート電極４、層間絶縁膜５、コンタクトホール６、７、ソース電極８およびドレイン電極９により、薄膜トランジスタ１５が構成されている。
【００１５】
次に、走査ラインの接続パッド形成領域について説明する。走査ラインの接続パッド１６は、下から順に、Ａｌ層１６ａ、Ａｌ層１６ｂ、Ｃｒ層１６ｃ、ＩＴＯ層１６ｄの４層構造となっている。すなわち、ゲート絶縁膜３の上面の所定の箇所にはＡｌ層１６ａが設けられている。この場合、Ａｌ層１６ａは走査ラインに接続されている。
【００１６】
Ａｌ層１６ａ上における層間絶縁膜５にはコンタクトホール１７が設けられている。コンタクトホール１７内およびその近傍の層間絶縁膜５の上面の所定の箇所にはＡｌ層１６ｂおよびＣｒ層１６ｃが島状に設けられている。Ｃｒ層１６ｃ上におけるオーバーコート膜１０にはコンタクトホール１８が設けられている。コンタクトホール１８内およびその近傍のオーバーコート膜１０の上面の所定の箇所にはＩＴＯ層１６ｄが島状に設けられている。
【００１７】
次に、データラインの接続パッド形成領域について説明する。データラインの接続パッド１９は、下から順に、Ａｌ層１９ａ、Ｃｒ層１９ｂ、ＩＴＯ層１９ｃの３層構造となっている。すなわち、層間絶縁膜１０の上面の所定の箇所にはＡｌ層１９ａおよびＣｒ層１９ｂが島状に設けられている。Ｃｒ層１９ｂ上におけるオーバーコート膜１０にはコンタクトホール２０が設けられている。コンタクトホール２０内およびその近傍のオーバーコート膜１０の上面の所定の箇所にはＩＴＯ層１９ｃが設けられている。この場合、ＩＴＯ層１９ｃはデータライン１４に接続されている。
【００１８】
ここで、上述の如く、ゲート電極４と接続パッド１６のＡｌ層１６ａとを接続する走査ラインは、ゲート絶縁膜３上に設けられている。一方、ドレイン電極９と接続パッド１９のＩＴＯ層１９ｃとを接続するデータライン１４は、オーバーコート膜１０上に設けられている。したがって、走査ラインとデータライン１４とをマトリクス状に配置しても、両ラインがショートすることはない。
【００１９】
次に、上記構成の薄膜トランジスタパネルの製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面にプラズマＣＶＤ法によりアモルファスシリコン薄膜２１を成膜する。次に、エキシマレーザを照射することにより、アモルファスシリコン薄膜２１を多結晶化し、ポリシリコン薄膜２２とする。次に、ポリシリコン薄膜２２をパターニングすることにより、ガラス基板１の上面の所定の箇所にポリシリコン薄膜２を島状に形成する。
【００２０】
次に、図３に示すように、ポリシリコン薄膜２を含むガラス基板１の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜３を成膜する。次に、ゲート絶縁膜３の上面の各所定の箇所に、スパッタ法により成膜されたＡｌ層をパターニングすることにより、ゲート電極４、Ａｌ層１６ａおよびゲート電極４とＡｌ層１６ａとを接続する走査ライン（図示せず）を形成する。
【００２１】
次に、ゲート電極４をマスクとしてｎ型不純物を注入する。すると、ポリシリコン薄膜２のゲート電極４下の領域は真性領域からなるチャネル領域２ａとなり、その両側はｎ型不純物注入領域からなるソース領域２ｂおよびドレイン領域２ｃとなる。
【００２２】
次に、図４に示すように、ゲート電極４およびＡｌ層１６ａ等を含むゲート絶縁膜３の上面にプラズマＣＶＤ法により窒化シリコンからなる層間絶縁膜５を成膜する。次に、フォトリソグラフィ法により、ポリシリコン薄膜２のソース領域２ｂおよびドレイン領域２ｃ上における層間絶縁膜５およびゲート絶縁膜３にコンタクトホール６、７を形成する。次に、フォトリソグラフィ法により、Ａｌ層１６ａ上における層間絶縁膜５にコンタクトホール１７を形成する。
【００２３】
次に、図５に示すように、各コンタクトホール６、７、１７内を含む層間絶縁膜５の上面の各所定の箇所に、スパッタ法により連続して成膜されたＡｌ層およびＣｒ層を連続してパターニングすることにより、Ａｌ層８ａとＣｒ層８ｂとからなる２層構造のソース電極８を島状に形成し、またＡｌ層９ａとＣｒ層９ｂとからなる２層構造のドレイン電極９を島状に形成し、またＡｌ層１６ａ上にＡｌ層１６ｂおよびＣｒ層１６ｃを島状に形成し、さらにデータラインの接続パッド形成領域にＡｌ層１９ａおよびＣｒ層１９ｂを島状に形成する。
【００２４】
次に、ソース電極８およびドレイン電極９等を含む層間絶縁膜５の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜１０を成膜する。次に、３５０〜５５０℃の温度で熱処理を行なうと、図６に示すように、Ｃｒ層８ｂ、９ｂ、１６ｃ、１９ｂ上におけるオーバーコート膜１０が選択的に除去され、コンタクトホール１１、１２、１８、２０が形成される。
【００２５】
ここで、熱処理によりオーバーコート膜１０が選択的に除去される理由について説明する。まず、一般論として、下層金属層（上記実施形態の場合、Ａｌ層８ａ、９ａ、１６ｂ、１９ａ）は、薄膜での内部応力が比較的小さく、且つ、下層絶縁膜（上記実施形態の場合、窒化シリコンからなる層間絶縁膜５）との密着性が強くて、上層金属層（上記実施形態の場合、Ｃｒ層８ｂ、９ｂ、１６ｃ、１９ｂ）が応力変形しても上層金属層との強い密着性を維持することができるように、硬度が比較的小さいつまり比較的柔らかい金属からなり、応力緩衝層としての役割を担う。
【００２６】
一方、上層金属層（上記実施形態の場合、Ｃｒ層８ｂ、９ｂ、１６ｃ、１９ｂ）は、薄膜での内部応力が比較的大きく、上層絶縁膜（上記実施形態の場合、窒化シリコンからなるオーバーコート膜１０）と応力の方向が逆になる金属からなり、応力作用層としての役割を担う。上記実施形態の場合、Ｃｒ層８ｂ、９ｂ、１６ｃ、１９ｂは引っ張り応力となり、窒化シリコンからなるオーバーコート膜１０は圧縮応力となる。
【００２７】
そして、上記実施形態において、３５０〜５５０℃の温度で熱処理を行なうと、主として窒化シリコンからなる層間絶縁膜５との密着性が強いＡｌ層８ａ、９ａ、１６ｂ、１９ａが応力緩衝層としての役割を担いながら、Ｃｒ層８ｂ、９ｂ、１６ｃ、１９ｂに引っ張り応力が生じ、窒化シリコンからなるオーバーコート膜１０に圧縮応力が生じ、この応力差により、図６に示すように、Ｃｒ層８ｂ、９ｂ、１６ｃ、１９ｂ上におけるオーバーコート膜１０が選択的に除去され、コンタクトホール１１、１２、１８、２０が形成される。
【００２８】
次に、図１に示すように、コンタクトホール１１、１２、１８、２０内を含むオーバーコート膜１０の上面の各所定の箇所に、スパッタ法により成膜されたＩＴＯ層をパターニングすることにより、画素電極１３をコンタクトホール１１を介してＣｒ層８ｂに接続させて形成し、またデータライン１４をコンタクトホール１２を介してＣｒ層９ｂに接続させて形成し、またＣｒ層１６ｃ上にＩＴＯ層１６ｄを島状に形成し、さらにＣｒ層１９ｂ上にＩＴＯ層１９ｃをデータライン１４に接続させて形成する。かくして、図１に示す薄膜トランジスタパネルが得られる。
【００２９】
以上のように、上記製造方法では、図６に示すように、熱処理により、Ｃｒ層８ｂ、９ｂ、１６ｃ、１９ｂ上におけるオーバーコート膜１０を選択的に除去してコンタクトホール１１、１２、１８、２０を形成しているので、フォトリソグラフィ法によりコンタクトホールを形成する場合と比較して、製造工程数を少なくすることができる。ちなみに、上記製造方法において、コンタクトホールを形成するためのフォトリソグラフィ工程は、コンタクトホール６、７を形成するためと、コンタクトホール１７を形成するための２回である。
【００３０】
（第２実施形態）
図７はこの発明の第２実施形態としての製造方法により製造された薄膜トランジスタパネルの図１同様の断面図を示す。図７において、図１に示す第１実施形態の場合と大きく異なる点は、ゲート電極４をＡｌ層４ａとＣｒ層４ｂとからなる２層構造とし、ソース電極８およびドレイン電極９をＣｒ層の１層構造とした点である。
【００３１】
次に、この第２実施形態の薄膜トランジスタパネルの製造方法の一例について説明する。まず、図２に示す製造工程を経た後に、図８に示すように、ポリシリコン薄膜２を含むガラス基板１の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜３を成膜する。次に、ゲート絶縁膜３の上面の各所定の箇所に、スパッタ法により連続して成膜されたＡｌ層およびＣｒ層を連続してパターニングすることにより、Ａｌ層４ａとＣｒ層４ｂとからなる２層構造のゲート電極４を島状に形成し、また走査ラインの接続パッド形成領域にＡｌ層１６ａおよびＣｒ層１６ｂを島状に形成する。
【００３２】
次に、ゲート電極４をマスクとしてｎ型不純物を注入する。すると、ポリシリコン薄膜２のゲート電極４下の領域は真性領域からなるチャネル領域２ａとなり、その両側はｎ型不純物注入領域からなるソース領域２ｂおよびドレイン領域２ｃとなる。
【００３３】
次に、図９に示すように、ゲート電極４およびＣｒ層１６ｂを含むゲート絶縁膜３の上面にプラズマＣＶＤ法により窒化シリコンからなる層間絶縁膜５を成膜する。次に、３５０〜５５０℃の温度で熱処理を行なうと、上記第１実施形態の場合と同様な理由により、図１０に示すように、Ｃｒ層４ｂ、１６ｂ上における層間絶縁膜５が選択的に除去され、コンタクトホール３１、１７が形成される。
【００３４】
次に、図１１に示すように、フォトリソグラフィ法により、ポリシリコン薄膜２のソース領域２ｂおよびドレイン領域２ｃ上における層間絶縁膜５およびゲート絶縁膜３にコンタクトホール６、７を形成する。
【００３５】
次に、図７に示すように、各コンタクトホール３１、６、７、１７内を含む層間絶縁膜５の上面の各所定の箇所に、スパッタ法により成膜されたＣｒ層をパターニングすることにより、Ｃｒ層４ｂ上に中継電極３２を島状に形成し、またソース電極８を島状に形成し、またＣｒ層１６ｂ上にＣｒ層１６ｃを島状に形成し、またドレイン電極９を形成し、またデータラインの接続パッド形成領域にＣｒ層１９ａを形成し、さらにドレイン電極９とＣｒ層１９ａとを接続するデータライン（図示せず）を形成する。
【００３６】
次に、ソース電極８およびドレイン電極９等を含む層間絶縁膜５の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜１０を成膜する。次に、フォトリソグラフィ法により、中継電極３２、ソース電極８およびＣｒ層１６ｃ、１９ａ上におけるオーバーコート膜１０にコンタクトホール３３、１１、１８、２０を形成する。
【００３７】
次に、コンタクトホール３３、１１、１８、２０内を含むオーバーコート膜１０の上面の各所定の箇所に、スパッタ法により成膜されたＩＴＯ層をパターニングすることにより、走査ライン３４をコンタクトホール３３を介して中継電極３２に接続させて形成し、また画素電極１３をコンタクトホール１１を介してソース電極８に接続させて形成し、またＣｒ層１６ｃ上にＩＴＯ層１６ｄを走査ライン３４に接続させて形成し、さらにＣｒ層１９ａ上にＩＴＯ層１９ｂを島状に形成する。かくして、図７に示す薄膜トランジスタパネルが得られる。
【００３８】
以上のように、上記製造方法では、図１０に示すように、熱処理により、Ｃｒ層４ｂ、１６ｂ上における層間絶縁膜５を選択的に除去してコンタクトホール３１、１７を形成しているので、フォトリソグラフィ法によりコンタクトホールを形成する場合と比較して、製造工程数を少なくすることができる。ちなみに、上記製造方法において、コンタクトホールを形成するためのフォトリソグラフィ工程は、コンタクトホール６、７を形成するためと、コンタクトホール３３、１１、１８、２０を形成するための２回である。
【００３９】
ここで、上述の如く、ゲート電極４上の中継電極３２と接続パッド１６のＩＴＯ層１６ｄとを接続する走査ライン３４は、オーバーコート膜１０上に設けられている。一方、ドレイン電極９と接続パッド１９のＣｒ層１９ａとを接続するデータラインは、層間絶縁膜５上に設けられている。したがって、走査ライン３４とデータラインとをマトリクス状に配置しても、両ラインがショートすることはない。
【００４０】
（第３実施形態）
図１２はこの発明の第３実施形態としての製造方法により製造された薄膜トランジスタパネルの図１同様の断面図を示す。図１２において、図１および図７に示す第１および第２実施形態の場合と異なる点は、中継電極３２をＡｌ層３２ａとＣｒ層３２ｂとからなる２層構造とし、走査ラインの接続パッド１６をＡｌ層１６ａ、Ｃｒ層１６ｂ、Ａｌ層１６ｃ、Ｃｒ層１６ｄ、ＩＴＯ層１６ｅの５層構造とした点である。
【００４１】
この場合の製造方法は、上記第１および第２実施形態の各製造方法から容易に理解し得るので、簡単に説明する。コンタクトホール６、７は、フォトリソグラフィ法により形成する。コンタクトホール３１、１７は、熱処理により形成する。コンタクトホール３３、１１、１２、１８、２０は、熱処理により形成する。したがって、この場合、コンタクトホールを形成するためのフォトリソグラフィ工程が１回であり、熱処理工程が２回であり、製造工程数をさらに少なくすることができる。
【００４２】
ところで、図１２に示す場合には、ゲート電極４上の中継電極３２と接続パッド１６のＩＴＯ層１６ｄとを接続する走査ライン３４は、オーバーコート膜１０上に設けられている。一方、ドレイン電極９と接続パッド１９のＣｒ層１９ｃとを接続するデータライン１４も、オーバーコート膜１０上に設けられている。したがって、この場合には、走査ライン３４とデータライン１４とをマトリクス状に配置しない構造とする。
【００４３】
（その他の実施形態）
なお、図１および図１２において、データラインの接続パッド１９は、オーバーコート膜１０の上面に設けられたＩＴＯ層１９ｃのみによって形成してもよい。また、図７および図１２において、走査ラインの接続パッド１６は、オーバーコート膜１０の上面に設けられたＩＴＯ層１６ｄ、１６ｅのみによって形成してもよい。
【００４４】
【発明の効果】
以上説明したように、この発明によれば、熱処理により最上層の金属層上における上層絶縁膜を選択的に除去してコンタクトホールを形成しているので、フォトリソグラフィ法によりコンタクトホールを形成する場合と比較して、製造工程数を少なくすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態としての製造方法により製造された薄膜トランジスタパネルの要部の断面図。
【図２】図１に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】この発明の第２実施形態としての製造方法により製造された薄膜トランジスタパネルの要部の断面図。
【図８】図７に示す液晶表示素子の製造に際し、所定の工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】この発明の第３実施形態としての製造方法により製造された薄膜トランジスタパネルの要部の断面図。
【符号の説明】
１ ガラス基板
２ ポリシリコン薄膜
３ ゲート絶縁膜
４ ゲート電極
５ 層間絶縁膜
６、７ コンタクトホール
８ ソース電極
９ ドレイン電極
１０ オーバーコート膜
１１、１２ コンタクトホール
１３ 画素電極
１４ データライン
１５ 薄膜トランジスタ
１６ 接続パッド
１７、１８ コンタクトホール
１９ 接続パッド
２０ コンタクトホール
３１、３３ コンタクトホール
３２ 中継電極
３３ 走査ライン

Claims (10)

1. 絶縁膜に形成されたコンタクトホールを介して半導体薄膜に接続される配線を有する半導体素子の製造方法において、前記絶縁膜の上面に複数の金属層を少なくとも最上層の金属層が島状となるように積層して形成する工程と、前記積層金属層を含む前記絶縁膜の上面に上層絶縁膜を形成する工程と、熱処理により前記積層金属層の最上層の金属層上における前記上層絶縁膜を選択的に除去して前記最上層の金属層に配線を接続するためのコンタクトホールを形成する工程とを有し、前記最上層の金属層は前記上層絶縁膜と応力の方向が逆になる金属からなることを特徴とする半導体素子の製造方法。
2. 請求項１に記載の発明において、前記最上層の金属層はＣｒからなり、前記上層絶縁膜は窒化シリコンからなることを特徴とする半導体素子の製造方法。
3. 請求項２に記載の発明において、前記積層金属層の最下層の金属層はＡｌからなることを特徴とする半導体素子の製造方法。
4. 請求項２に記載の発明において、前記熱処理は３５０〜５５０℃の温度で行なうことを特徴とする半導体素子の製造方法。
5. 請求項１に記載の発明において、前記積層金属層は薄膜トランジスタのソース電極およびドレイン電極であり、これらの電極上における前記上層絶縁膜を除去してコンタクトホールを形成することを特徴とする半導体素子の製造方法。
6. 請求項５に記載の発明において、前記上層絶縁膜の上面に画素電極を一方の前記コンタクトホールを介して前記ソース電極に接続させて形成することを特徴とする半導体素子の製造方法。
7. 請求項６に記載の発明において、前記上層絶縁膜の上面に前記画素電極と同一の材料によってデータラインを他方の前記コンタクトホールを介して前記ドレイン電極に接続させて形成することを特徴とする半導体素子の製造方法。
8. 請求項１に記載の発明において、前記積層金属層は薄膜トランジスタのゲート電極であり、該ゲート電極上における前記上層絶縁膜を除去してコンタクトホールを形成することを特徴とする半導体素子の製造方法。
9. 請求項８に記載の発明において、前記上層絶縁膜の上面に画素電極を前記薄膜トランジスタのソース電極に接続させて形成することを特徴とする半導体素子の製造方法。
10. 請求項９に記載の発明において、前記上層絶縁膜の上面に前記画素電極と同一の材料によって走査ラインを前記コンタクトホールを介して前記ゲート電極に接続させて形成することを特徴とする半導体素子の製造方法。

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