JP2006338796A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 大容量化セルアレイに好ましいセンスアンプ回路を用いた半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、互いに交差するワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配列された、第1及び第2の少なくとも二つのメモリセルアレイと、第1のメモリセルアレイの第2のメモリセルアレイと反対側の端部に第1のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第1のセンスアンプアレイと、第2のメモリセルアレイの第1のメモリセルアレイと反対側の端部に第2のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第2のセンスアンプアレイと、第1及び第2のメモリセルアレイの間に第1及び第2のメモリセルアレイのデータ読み出しに選択的に供されるセンスアンプが配列された第3のセンスアンプアレイとを有する。
【選択図】 図1
【解決手段】 半導体記憶装置は、互いに交差するワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配列された、第1及び第2の少なくとも二つのメモリセルアレイと、第1のメモリセルアレイの第2のメモリセルアレイと反対側の端部に第1のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第1のセンスアンプアレイと、第2のメモリセルアレイの第1のメモリセルアレイと反対側の端部に第2のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第2のセンスアンプアレイと、第1及び第2のメモリセルアレイの間に第1及び第2のメモリセルアレイのデータ読み出しに選択的に供されるセンスアンプが配列された第3のセンスアンプアレイとを有する。
【選択図】 図1
Description
この発明は、半導体記憶装置に係り、特に電気的書き換え可能な不揮発性半導体記憶装置(EEPROM)のセンスアンプ回路方式に関する。
EEPROMの一つとして、NAND型フラッシュメモリが知られている。NAND型フラッシュメモリは、複数のメモリセルがソース/ドレイン拡散層を隣接するもの同士で共有するように直列接続されたNANDセルユニットを用いて構成される。NANDセルユニットの両端には、NANDセルユニットをビット線及びソース線にそれぞれ選択的に接続するための第1及び第2の選択ゲートトランジスタが配置される。
メモリセルは、電荷蓄積層としての浮遊ゲートと制御ゲートとが積層されたMOSトランジスタ構造を有する。メモリセルの制御ゲートは、一方向に連続的に形成されて、ワード線となる。第1及び第2の選択ゲートトランジスタのゲート電極はそれぞれ、ワード線と並行する第1及び第2の選択ゲート線として形成される。
ビット線は、ワード線と直交する方向に連続するように形成され、第1の選択ゲートトランジスタのドレインに接続される。NANDセルユニットのソース側(第2の選択ゲートトランジスタのソース)は、共通ソース線に接続される。
ワード線を共有するNANDセルユニットの集合は、通常データ消去の単位となる“ブロック”を構成する。通常ビット線の方向にビット線を共有する複数のブロックが配列される。
セルアレイの微細化が進み、ビット線ピッチが小さくなると、各ビット線ピッチにセンスアンプを配置することが難しくなるだけでなく、隣接ビット線の容量結合ノイズが問題になる。この問題を解決するために、センスアンプを2ビット線毎に配置して、偶数番ビット線と奇数番ビット線の一方を選択するようにし、他方の非選択ビット線をシールド線として用いるセンスアンプ回路方式が提案されている(特許文献1参照)。
このセンスアンプ回路方式は、微細化セルアレイのノイズ対策としては有効であるが、同時に読み書き可能な1ページが1ワード線に沿ったメモリセルの半分になるため、ページデータ容量が制限される。
特開平4−276393号公報
この発明は、大容量化セルアレイに好ましいセンスアンプ回路を用いた半導体記憶装置を提供することを目的とする。
この発明の一態様による半導体記憶装置は、
互いに交差するワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配列された、第1及び第2の少なくとも二つのメモリセルアレイと、
第1のメモリセルアレイの第2のメモリセルアレイと反対側の端部に第1のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第1のセンスアンプアレイと、
第2のメモリセルアレイの第1のメモリセルアレイと反対側の端部に第2のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第2のセンスアンプアレイと、
第1及び第2のメモリセルアレイの間に第1及び第2のメモリセルアレイのデータ読み出しに選択的に供されるセンスアンプが配列された第3のセンスアンプアレイとを有することを特徴とする。
互いに交差するワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配列された、第1及び第2の少なくとも二つのメモリセルアレイと、
第1のメモリセルアレイの第2のメモリセルアレイと反対側の端部に第1のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第1のセンスアンプアレイと、
第2のメモリセルアレイの第1のメモリセルアレイと反対側の端部に第2のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第2のセンスアンプアレイと、
第1及び第2のメモリセルアレイの間に第1及び第2のメモリセルアレイのデータ読み出しに選択的に供されるセンスアンプが配列された第3のセンスアンプアレイとを有することを特徴とする。
この発明によると、大容量化セルアレイに好ましいセンスアンプ回路を用いた半導体記憶装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
図1は一実施の形態によるNAND型フラッシュメモリのメモリコア回路の構成を示している。
このフラッシュメモリは、第1のメモリセルアレイ1aと第2のメモリセルアレイ1bの少なくとも二つのメモリセルアレイを有する。メモリセルアレイ1a,1bは共に、互いに交差するワード線WLとビット線BL、及びそれらの交差部に配置された電気的書き換え可能な不揮発性メモリセルMを有する。これらのメモリセルアレイ1a,1bはビット線方向に並んで配置されている。
メモリセルアレイ1a,1bは、図2に示すように、NANDセルユニットNUをマトリクス状に配列して構成される。各NANDセルユニットは、複数個直列接続されたメモリセルM0−M31とその両端部をそれぞれビット線BL及びソース線CELSRCに接続するための第1及び第2の選択ゲートトランジスタS1及びS2を有する。
NANDセルユニット内のメモリセルの制御ゲートは異なるワード線WL0−WL31に接続される。第1及び第2の選択ゲートトランジスタS1及びS2のゲートはそれぞれ、ワード線と並行する第1及び第2の選択ゲート線SGD及びSGSに接続される。
1ワード線を共有するメモリセルの集合は、データ読み出し及び書き込みの単位となる1ページを構成する。ワード線WL0−WL31を共有するNANDセルユニットの集合は、データ消去の単位となる1ブロックBLKiを構成する。図2に示すように、ビット線BLの方向にビット線を共有する複数のブロックが配置される。
図1に示すように、各メモリセルアレイ1a,1bのワード線WLを選択駆動するために、ロウデコーダ2a,2bが設けられている。
データ読み出し及び書き込みに供されるセンスアンプ回路は、分散配置されている。即ち、メモリセルアレイ1aのメモリセルアレイ1bと対向する辺と反対側の辺に沿って、メモリセルアレイ1aの偶数番ビット線に接続されるセンスアンプSAが配列されたセンスアンプアレイ3aを有する。同様に、メモリセルアレイ1bのメモリセルアレイ1aと対向する辺と反対側の辺に沿って、メモリセルアレイ1bの偶数番ビット線に接続されるセンスアンプSAが配列されたセンスアンプアレイ3bを有する。更にメモリセルアレイ1a,1bの間には、メモリセルアレイ1aの奇数番ビット線又はメモリセルアレイ1bの奇数番ビット線のいずれかに選択的に接続されるセンスアンプSAを配列したセンスアンプアレイ3abが配置される。
なお、偶奇ビット線とセンスアンプとの接続関係は、上の例と逆であってもよい。即ち、センスアンプアレイ3a,3bを奇数番ビット線対応、センスアンプアレイ3abを偶数番ビット線対応とすることができる。
センスアンプアレイ3abとメモリセルアレイ1a,1bとの間には、センスアンプアレイ3abをメモリセルアレイ1a,1bのいずれかのビット線に選択的に接続するための、それぞれ選択信号SELa,SELbで駆動されるNMOSトランジスタからなる選択ゲート回路4a,4bが設けられている。
メモリセルアレイ1aが選択されるときは、選択信号がSELa=“H”,SELb=“L”であって、このときセンスアンプアレイ3aと3abが協動して、メモリセルアレイ1aの全ビット線データ(1ページデータ)の読み出し或いは書き込みに供される。メモリセルアレイ1bが選択されるときは、選択信号がSELa=“L”,SELb=“H”であって、このときセンスアンプアレイ3bと3abが協動して、メモリセルアレイ1bの全ビット線データ(1ページデータ)の読み出し或いは書き込みに供される。
この実施の形態によると、メモリセルアレイ1a,1bのビット線ピッチをP0として、センスアンプアレイ3a,3ab,3bはいずれも、2P0のピッチでセンスアンプSAが配列される。このセンスアンプレイアウトによれば、ビット線ピッチP0が小さくなり、ビット線ピッチ毎にセンスアンプを配置することが困難な場合にも、実質的にビット線毎にセンスアンプを配置することが可能になる。メモリセルアレイ1a,1bの間のセンスアンプアレイ3abは、これら二つのメモリセルアレイ1a,1bで共有とすることにより、無用なセンスアンプ面積が削減される。
そして、メモリセルアレイの1ワード線に沿って配列されるメモリセルの集合を1ページとして、メモリセルアレイを挟む二つのセンスアンプアレイによって、ページ単位のデータ読み出し及び書き込みができる。従って、微細ピッチでメモリセルが配列される大容量フラッシュメモリの実質的に高速なデータ読み出し及び書き込みが可能となる。
図3は、センスアンプSAの構成例を示している。このセンスアンプSAは、シングルエンド型の電圧検出型センスアンプであって、センスノードNsenは、ビット線電圧をクランプすると共に、プリセンスアンプとして働くクランプ用NMOSトランジスタQ1を介してビット線BLに接続される。センスノードNsenにはまたビット線をプリチャージするためのプリチャージ用NMOSトランジスタQ2が接続されている。
センスノードNsenには電荷保持用キャパシタCが接続されて、ここがセンスデータを一時保持するデータ記憶回路TDCを構成している。
センスノードNsenは、転送用NMOSトランジスタQ3を介して、メインのデータ記憶回路であるデータラッチPDCに接続されている。センスノードNsenはまた、転送用NMOSトランジスタQ4を介して、外部とのデータ授受に供されるデータ記憶回路となるデータラッチSDCに接続されている。従ってデータラッチSDCは、カラム選択信号CSLにより駆動されるカラム選択ゲートQ8,Q9を介してデータ線DL,DLnに接続されている。
データラッチPDCのデータノードN1と、センスノードNsenとの間には、書き込みデータを一時保持して、次サイクルの書き込みデータの書き戻しを行うためのダイナミックデータ記憶回路DDCが設けられている。NMOSトランジスタQ6のゲートN3がその記憶ノードであって、これとデータラッチPDCのデータノードN1との間には転送用NMOSトランジスタQ5が配置されている。また記憶ノードN3のデータに応じて、センスノードNsenに所望のデータを書き戻すために、NMOSトランジスタQ7が配置されている。
データラッチPDCのデータノードN1nを監視してベリファイ判定を行うために、ベリファイチェック回路VCHが設けられている。ベリファイチェック回路VCKは、データノードN1nにゲートが接続された検知用NMOSトランジスタQ10と、そのソースを選択的に接地して活性化するためのNMOSトランジスタQ11と、NMOSトランジスタQ10のドレインを信号線COMに接続する転送ゲート用NMOSトランジスタQ13,Q14を有する。
信号線COMは、1ページ分のセンスアンプSAに共通に設けられる共通信号線であり、予めこれを“H”レベル状態に設定するプリチャージ回路(図示せず)が設けられる。ベリファイチェック回路VCKは、データラッチPDCのベリファイ読み出しデータに基づいて、プリチャージされた信号線COMが放電されるか否かを検知するものである。
データラッチPDCは、書き込みベリファイ時、1ページの書き込みが完了すると、オール“1”(N1=“H”)となるようにデータが制御される。ベリファイチェック回路VCKは、一つでも書き込みが不十分な箇所があると、N1n=“H”に基づいて、信号線COMを放電する。書き込みが完了したときには信号線COMが放電されない。従ってコントローラは信号線COMを監視することにより、書き込みシーケンスを制御することができる。
図3のセンスアンプSAは、2値データ記憶方式にも4値データ記憶方式にも適用可能に構成された例である。2値データ記憶方式の場合は、データラッチSDCは動作原理上不要であるが、4値記憶方式ではこのデータラッチSDCが不可欠になる。
即ち4値データ記憶方式では、上位ページの書き込みベリファイのために、既にメモリセルアレイに書かれている下位ページデータを読み出して参照する必要がある。このため、データラッチPDCには書き込みデータを保持し、データラッチSDCにはセルアレイから読み出した下位ページデータを保持して、書き込みベリファイが行われる。
図4は、この実施の形態のNAND型フラッシュメモリの機能ブロック構成を示している。メモリセルアレイ1及びセンスアンプ回路3は、それぞれ一つにまとめて示している。センスアンプ回路3と外部入出力端子I/Oとの間のデータ授受は、データバス10及びデータバッファ8を介して行われる。
コントローラ5には、各種の外部制御信号(チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE等)が入力される。コントローラ5はこれらの制御信号に基づいて、入出力端子I/Oから供給されるアドレス“Add”とコマンド“Com”を識別し、アドレスはアドレスレジスタ6を介してロウデコーダ2及びカラムデコーダ7に転送し、コマンドはコントローラ5においてデコードされる。
コントローラ5は外部制御信号とコマンドに従って、データ読み出し制御、データ書き込み及び消去のシーケンス制御を行う。各動作モードに必要な内部電圧(電源電圧より昇圧された内部電圧)を発生するために、内部電圧発生回路9が設けられている。この内部電圧発生回路9もコントローラ5により制御されて、必要な電圧を発生する昇圧動作を行う。
次にこの実施の形態のNAND型フラッシュメモリの動作を説明する。
図5は、2値データ記憶方式でのデータしきい値分布を示している。メモリセルは、しきい値電圧が負の状態(消去状態)をデータ“1”とし、浮遊ゲートに電子が注入された正しきい値電圧状態(書き込み状態)をデータ“0”として2値記憶を行う。
データ消去は、ブロック単位で行われる。選択ブロックの全ワード線を0Vとし、メモリセルアレイが形成されたp型ウェルに20V程度の消去電圧Veraを与える。これにより、選択ブロック内のメモリセルは、浮遊ゲートの電子が放出されて、しきい値電圧が負の消去状態(データ“1”)になる。実際には、過消去状態の発生を防止するために、消去電圧印加と消去状態を確認するための消去ベリファイとを繰り返すという消去シーケンスが用いられる。
データ書き込みは、ページ単位で行われる。ここで1ページは、前述のように1ワード線に沿って配列される全メモリセルにより構成される。例えば、図1のメモリセルアレイ1aのあるワード線が選択された時、センスアンプアレイ3aと3abとが同時に活性になり、これらのデータラッチPDCに1ページ分の書き込みデータがロードされる。
その後、選択ワード線直下のセルチャネルが、センスアンプSAのデータラッチPDCが保持する書き込みデータに応じてVss(“0”書き込みの場合)、Vdd(“1”書き込み即ち書き込み禁止の場合)にプリチャージされる。“1”書き込みのNANDセルチャネルは、そのプリチャージ動作により、Vddのフローティング状態になる。
この後、選択ワード線に20V程度の書き込み電圧Vpgmが、非選択ワード線には、中間電圧である書き込みパス電圧Vpassが与えられる。これにより、“0”データが与えられたセルでは、浮遊ゲートに電子が注入され、“1”データが与えられたセルでは、フローティングのチャネルが制御ゲートからの容量結合により電位上昇して、電子注入が起こらない。この様にして、1ページの書き込みが同時にできる。
データ書き込みの場合も所望のしきい値分布を得るために、図7に示すように、書き込み電圧印加と書き込みベリファイ読み出しとが繰り返される。書き込み電圧Vpgmは、書き込みサイクルと共に、ステップアップされる。ベリファイ読み出しは、図5の“0”データしきい値分布の下限値に対応するベリファイ電圧Vvを選択ワード線に与えた確認読み出し動作である。これにより、“0”書き込みセルが十分に書かれたか否かが判定される。
書き込みベリファイのためには、データラッチPDCが保持する書き込みデータを、一旦データ記憶回路DDCに転送して保持し、ベリファイ結果に応じて次のサイクルの書き込みデータを決定するための書き戻し動作が行われる。その詳細動作の説明は省くが、以上の書き込みベリファイ動作により、1ページの書き込みが完了すると、1ページ分のセンスアンプのデータラッチPDCがオール“1”となるように、制御される。これをベリファイチェック回路VCKにより検知することにより、書き込み完了の判定が可能になる。
データ読み出しも書き込みと同様に、1ページ単位で行われる。図8はデータ読み出しの動作波形を示している。タイミングt0で選択ブロックの非選択ワード線に図5に示す読み出しパス電圧Vreadを、選択ワード線に読み出し電圧Vr(例えばVss)を、ドレイン側選択ゲート線SGDに選択電圧Vsg(例えば、Vread)を与える。
タイミングt1で、クランプ用トランジスタQ1及びプリチャージ用トランジスタQ2をオンにして、全ビット線をプリチャージする。例えば、クランプ用トランジスタQ1のゲート電圧をVBL+Vt(VtはNMOSトランジスタのしきい値電圧)として、ビット線はVBLにプリチャージされる。
クランプ用トランジスタQ1及びプリチャージ用トランジスタQ2を順次オフにした後、タイミングt2にソース側選択ゲート線SGSに選択電圧Vsgを与える。これにより、ビット線は、選択セルのオン(“1”データ)、オフ(“0”データ)に応じて放電される。
一定のビット線放電動作の後、タイミングt3にクランプ用トランジスタQ1のゲートにセンス用電圧Vsen+Vtを与えると、ビット線データ“1”,“0”は、センスノードNsenの“L”,“H”データとしてセンスされる。タイミングt4からリカバリ動作が行われる。
4値データ記憶方式の場合は、例えば図6のようなデータしきい値分布とデータビット割り付けが用いられる。この例では、上位ページデータ“x”と下位ページデータ“y”で定義される4値データ“xy”が、しきい値電圧の順に、“11”,“10”,“00”,“01”のように並べられる。
データ“11”は、しきい値電圧が負の消去状態である。データ消去は、2値データ記憶方式の場合と同様に、ブロック単位で一括消去がなされる。
4値データ書き込みも基本的に2値データ書き込みと同様の“0”,“1”書き込みの繰り返しになる。まず、消去状態のセルに対して、下位ページ書き込みが行われる。これは、消去状態にセルに対して選択的に“0”書き込みを行って、データ“10”を得る動作である。この書き込み時のベリファイ読み出しには、選択ワード線に与える読み出し電圧として、データ“10”のしきい値分布の下限値に対応するベリファイ電圧Vv1が用いられる。
次いで、上位ページ書き込みが行われる。これも“0”書き込みによって、データ“11”状態をデータ“01”状態に、データ“10”状態をデータ“00”状態にそれぞれ遷移させる動作である。この上位ページ書き込み時、データ“00”,“01”のしきい値分布下限値に対応するベリファイ電圧Vv2,Vv3を用いた書き込みベリファイを順次行うことにより、所望のしきい値分布が得られる。
上位ページ書き込みでは、上述のようにデータ“00”,“01”の書き込みベリファイを、異なるベリファイ電圧Vv2,Vv3を用いて順次行う必要があり、特にデータ“00”のベリファイ時は、データ“01”をベリファイ対象から外すことが必要になる。そのために、既にメモリセルアレイに書かれている下位ページデータを読み出して参照する。詳細説明は省くが、データラッチPDCに書き込みデータを保持して上位ページ書き込みを行う間、下位ページデータをデータラッチSDCに保持して、これを参照して上述のようなベリファイ制御を行う。
データ読み出しには、2値データ記憶方式と同様の手法で上位ページ読み出しと下位ページ読み出しを行う。上位ページ読み出しは、データ“10”と“00”のしきい値分布の間に設定された読み出し電圧Vr1を選択ワード線に与えて行われる。下位ページ読み出しには、データ“11”と“10”のしきい値分布の間に設定された読み出し電圧Vr0を用いた読み出しと、データ“00”と“01”のしきい値分布の間に設定された読み出し電圧Vr2を用いた読み出しとが必要である。
図9は、他の実施の形態によるNAND型フラッシュメモリのメモリセルアレイとセンスアンプ回路の構成を示している。図1と対応する部分には図1と同一符号を付して詳細な説明は省く。この実施の形態でも二つのメモリセルアレイ1a,1bがビット線の方向に並んでいる例を示しているが、セルアレイの微細化は図1の例より更に進んでいるものとする。具体的にいえば、2ビット線ピッチにセンスアンプを配置することも難しい状況でのセンスアンプレイアウトを示している。
図1の場合と同様に、二つのメモリセルアレイ1a,1bに対して3つのセンスアンプアレイ3a,3b,3abが配置されている。第1のセンスアンプアレイ3aのセンスアンプSAは、ビット線ピッチの4倍のピッチで第1のメモリセルアレイ1aの一つおきのビット線対に適用可能に配置され、第2のセンスアンプアレイ3bのセンスアンプSAは、ビット線ピッチの4倍のピッチで第2のメモリセルアレイ1bの一つおきのビット線対に適用可能に配置され、第3のセンスアンプアレイ3abのセンスアンプSAは、ビット線ピッチの4倍のピッチで第1及び第2のメモリセルアレイ1a及び1bの残りのビット線対に選択的に適用可能に配置されている。
メモリセルアレイの一ワード線に沿って配列されるメモリセルMは、図9に示すように、偶数番ビット線BLeにより選択される第1ページ(偶数ページ)と奇数番ビット線BLoにより選択される第2ページ(奇数ページ)の2ページ構成となり、そのページ単位でのデータ読み出し及び書き込みが行われる。
従ってセンスアンプアレイの各センスアンプSAは、偶数番ビット線BLeと奇数番ビット線BLoの対で共有となるので、各センスアンプSAと対応するビット線対BLe,BLoとの間には、ビット線選択回路11が設けられる。このビット線選択回路11により、読み出し又は書き込み時、偶数番ビット線BLeと奇数番ビット線BLoの一方のみが選択される。
具体的に、メモリセルアレイ1aの偶数ページ読み出しの時は、BLSe0=BLSe1=“H”、BLSo0=BLSo1=“L”により、偶数ページデータがセンスアンプアレイ3a,3abにより読み出される。メモリセルアレイ1aの奇数ページ読み出しの時は、BLSe0=BLSe1=“L”、BLSo0=BLSo1=“H”により、奇数ページデータがセンスアンプアレイ3a,3abにより読み出される。
以上のデータ読み出し時、非選択ビット線をシールド線として用いることにより、隣接ビット線の容量結合ノイズを抑えることが可能になる。
図10は、ビット線選択回路11の構成例を示している。センスアンプSAとビット線BLe,BLoの間に、選択信号BLSe,BLSoにより駆動されてそれらの間を選択的に接続するためのNMOSトランジスタQ21,Q22が設けられている。ビット線BLe,BLoの間には、共通ドレインに所定バイアス電圧BLCRLが与えられるNMOSトランジスタQ23,Q23が直列接続される。これらが選択バイアス信号BIASe,BIASoで駆動されて、非選択ビット線に対してシールド用のバイアス電圧を与えることができる。
この実施の形態のセンスアンプとして図3に示した先の実施の形態と同じものを用いうる。またデータ消去、読み出し及び書き込みの動作は、先の実施の形態と同様である。
図9に示したような偶奇ビット線がセンスアンプSAを共有する方式で、データ読み出しは偶奇ビット線の一方をシールド線として用いることにより、容量結合ノイズを低減できる。一方このセンスアンプ方式を発展させて、データ書き込みについては、全ビット線同時に書き込みができるようにすれば、実質高速書き込みが可能になるので好ましい。
偶奇ビット線がセンスアンプを共有しながら、その様な全ビット線同時書き込みを可能とするセンスアンプ回路方式は、先に本出願人により提案されているものがある(特願2004−292558号)。
図11は、その先願に示されたセンスアンプSAとビット線選択回路SCの構成を示している。このセンスアンプSAが先の実施の形態の図3の構成と異なる点は、追加されたデータラッチADCを有することである。このデータラッチADCも転送用NMOSトランジスタQ31を介してセンスノードNsenに接続されており、従ってデータラッチPDC,SDCと並列の関係にある。
データラッチADCは、データ書き込み時、偶奇ビット線に同時に書き込みを行うために用いられる。即ちデータラッチPDC,ADCにそれぞれ偶数番ビット線,奇数番ビット線の書き込みデータを保持して、これらの書き込みデータに基づいて全ビット線同時の書き込みが行われる。
ビット線選択回路SCには、データラッチPDC,ADCのデータに応じてビット線BLe,BLoに転送する電圧を制御するために、ANDゲートAND1−4,ORゲートOR1及び、これらの論理ゲートその他の制御信号により制御される転送経路を構成するトランジスタT0−T5を有する。
全ビット線同時書き込みの動作を簡単に説明すれば、次の通りである。まず偶数ページデータと奇数ページデータがそれぞれ、データラッチPDC,ADCにロードされる。データラッチPDCの“L”データは、先のセンスアンプと同様に、クランプ用トランジスタQ1を介し、更に転送トランジスタT2を介してビット線BLeに与えられる。転送トランジスタT2は、データラッチPDCのデータに応じてオンオフとなる。データラッチPDCが“H”データのとき、転送トランジスタT2がオフである。このとき、バイアス端子BLCRLに与えられたVddが、転送トランジスタT0を介してビット線BLeに与えられる。
一方データラッチADCの“L”データは、転送トランジスタT5,T3を介してビット線BLoに与えられ、“H”データとしては、バイアス端子BLCRLのVddが転送トランジスタT1を介してビット線BLoに与えられる。
書き込みベリファイは、データラッチPDCに書き込みデータを保持して、偶数ページ、奇数ページ別々に行うことが必要である。そのため、各ページのベリファイのために、データラッチPDCとADCの間で相互にデータ転送する動作が行われる。
またベリファイ読み出し時、偶数ページ、奇数ページの一方の選択に応じて、他方をシールド線として用いるために、バイアス端子BLCRLとバイアス制御信号BIASe,BIASo及び偶奇選択信号BLSe,BLSoが用いられる。偶数ページベリファイ時のシールド動作を簡単に説明すれば、このときBIASo,BLSo及びEVENを“H”とする。もし、データラッチADCが“L”データであれば、これが転送トランジスタT5,T3を介してビット線BLoに与えられる。データラッチADCが“H”データの場合は、バイアス端子BLCRLのVssが転送トランジスタT1を介してビット線BLoに与えられる。即ちデータラッチADCのデータ如何に拘わらず、奇数番ビット線BLoをVssとしてビット線シールドができることになる。
この発明は上記実施の形態に限られない。例えば、図1及び図9の例共に、二つのメモリセルアレイの場合を示したが、更に多くのメモリセルアレイがビット線方向に並んで配置される場合もある。この様な場合には、メモリセルアレイに挟まれた領域に配置される2以上のセンスアンプアレイが、それらの両側のメモリセルアレイで共有されることになる。
1a,1b…メモリセルアレイ、2a,2b…ロウデコーダ、3a,3b,3ab…センスアンプアレイ、4a,4b…選択回路、5…コンローラ、6…アドレスレジスタ、7…カラムデコーダ、8…データバッファ、9…内部電圧発生回路、10…データバス、11…ビット線選択回路。
Claims (5)
- 互いに交差するワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配列された、第1及び第2の少なくとも二つのメモリセルアレイと、
第1のメモリセルアレイの第2のメモリセルアレイと反対側の端部に第1のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第1のセンスアンプアレイと、
第2のメモリセルアレイの第1のメモリセルアレイと反対側の端部に第2のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第2のセンスアンプアレイと、
第1及び第2のメモリセルアレイの間に第1及び第2のメモリセルアレイのデータ読み出しに選択的に供されるセンスアンプが配列された第3のセンスアンプアレイとを有する
ことを特徴とする半導体記憶装置。 - 第1及び第2のメモリセルアレイは、ビット線の方向に並んで配置され、
第1のセンスアンプアレイのセンスアンプは、ビット線ピッチの2倍のピッチで配列されて第1のメモリセルアレイの偶数番又は奇数番のビット線に接続され、
第2のセンスアンプアレイのセンスアンプは、ビット線ピッチの2倍のピッチで配列されて第2のメモリセルアレイの偶数番又は奇数番のビット線に接続され、
第3のセンスアンプアレイのセンスアンプは、ビット線ピッチの2倍のピッチで配列されて第1及び第2のメモリセルアレイの残りのビット線に選択的に接続される
ことを特徴とする請求項1記載の半導体記憶装置。 - 第1のメモリセルアレイの一ワード線により選択される全メモリセルのデータが、第1及び第3のセンスアンプアレイにより同時に読み出され、
第2のメモリセルアレイの一ワード線により選択される全メモリセルのデータが、第2及び第3のセンスアンプアレイにより同時に読み出される
ことを特徴とする請求項2記載の半導体記憶装置。 - 第1及び第2のメモリセルアレイは、ビット線の方向に並んで配置され、
第1のセンスアンプアレイのセンスアンプは、ビット線ピッチの4倍のピッチで配列されて第1のメモリセルアレイの一つおきのビット線対に適用可能とされ、
第2のセンスアンプアレイのセンスアンプは、ビット線ピッチの4倍のピッチで配列されて第2のメモリセルアレイの一つおきのビット線対に適用可能とされ、
第3のセンスアンプアレイのセンスアンプは、ビット線ピッチの4倍のピッチで配列されて第1及び第2のメモリセルアレイの残りのビット線対に選択的に適用可能とされている
ことを特徴とする請求項1記載の半導体記憶装置。 - 第1及び第3のセンスアンプアレイと第1のメモリセルアレイの間及び、第2及び第3のセンスアンプアレイと第2のメモリセルアレイの間に、ビット線対の一方を選択してセンスアンプに接続するためのビット線選択回路を有する
ことを特徴とする請求項4記載の半導体記憶装置。
Priority Applications (1)
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CN113129941A (zh) * | 2019-12-31 | 2021-07-16 | 福建省晋华集成电路有限公司 | 一种半导体存储器件 |
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2005
- 2005-06-02 JP JP2005162978A patent/JP2006338796A/ja not_active Withdrawn
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JP2011198437A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
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