JP2006338796A - 半導体記憶装置 - Google Patents

Abstract

【課題】 大容量化セルアレイに好ましいセンスアンプ回路を用いた半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、互いに交差するワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配列された、第１及び第２の少なくとも二つのメモリセルアレイと、第１のメモリセルアレイの第２のメモリセルアレイと反対側の端部に第１のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第１のセンスアンプアレイと、第２のメモリセルアレイの第１のメモリセルアレイと反対側の端部に第２のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第２のセンスアンプアレイと、第１及び第２のメモリセルアレイの間に第１及び第２のメモリセルアレイのデータ読み出しに選択的に供されるセンスアンプが配列された第３のセンスアンプアレイとを有する。
【選択図】 図１

Description

この発明は、半導体記憶装置に係り、特に電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）のセンスアンプ回路方式に関する。

ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース／ドレイン拡散層を隣接するもの同士で共有するように直列接続されたＮＡＮＤセルユニットを用いて構成される。ＮＡＮＤセルユニットの両端には、ＮＡＮＤセルユニットをビット線及びソース線にそれぞれ選択的に接続するための第１及び第２の選択ゲートトランジスタが配置される。

メモリセルは、電荷蓄積層としての浮遊ゲートと制御ゲートとが積層されたＭＯＳトランジスタ構造を有する。メモリセルの制御ゲートは、一方向に連続的に形成されて、ワード線となる。第１及び第２の選択ゲートトランジスタのゲート電極はそれぞれ、ワード線と並行する第１及び第２の選択ゲート線として形成される。

ビット線は、ワード線と直交する方向に連続するように形成され、第１の選択ゲートトランジスタのドレインに接続される。ＮＡＮＤセルユニットのソース側（第２の選択ゲートトランジスタのソース）は、共通ソース線に接続される。

ワード線を共有するＮＡＮＤセルユニットの集合は、通常データ消去の単位となる“ブロック”を構成する。通常ビット線の方向にビット線を共有する複数のブロックが配列される。

セルアレイの微細化が進み、ビット線ピッチが小さくなると、各ビット線ピッチにセンスアンプを配置することが難しくなるだけでなく、隣接ビット線の容量結合ノイズが問題になる。この問題を解決するために、センスアンプを２ビット線毎に配置して、偶数番ビット線と奇数番ビット線の一方を選択するようにし、他方の非選択ビット線をシールド線として用いるセンスアンプ回路方式が提案されている（特許文献１参照）。

このセンスアンプ回路方式は、微細化セルアレイのノイズ対策としては有効であるが、同時に読み書き可能な１ページが１ワード線に沿ったメモリセルの半分になるため、ページデータ容量が制限される。
特開平４−２７６３９３号公報

この発明は、大容量化セルアレイに好ましいセンスアンプ回路を用いた半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、
互いに交差するワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配列された、第１及び第２の少なくとも二つのメモリセルアレイと、
第１のメモリセルアレイの第２のメモリセルアレイと反対側の端部に第１のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第１のセンスアンプアレイと、
第２のメモリセルアレイの第１のメモリセルアレイと反対側の端部に第２のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第２のセンスアンプアレイと、
第１及び第２のメモリセルアレイの間に第１及び第２のメモリセルアレイのデータ読み出しに選択的に供されるセンスアンプが配列された第３のセンスアンプアレイとを有することを特徴とする。

この発明によると、大容量化セルアレイに好ましいセンスアンプ回路を用いた半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア回路の構成を示している。

このフラッシュメモリは、第１のメモリセルアレイ１ａと第２のメモリセルアレイ１ｂの少なくとも二つのメモリセルアレイを有する。メモリセルアレイ１ａ，１ｂは共に、互いに交差するワード線ＷＬとビット線ＢＬ、及びそれらの交差部に配置された電気的書き換え可能な不揮発性メモリセルＭを有する。これらのメモリセルアレイ１ａ，１ｂはビット線方向に並んで配置されている。

メモリセルアレイ１ａ，１ｂは、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス状に配列して構成される。各ＮＡＮＤセルユニットは、複数個直列接続されたメモリセルＭ０−Ｍ３１とその両端部をそれぞれビット線ＢＬ及びソース線ＣＥＬＳＲＣに接続するための第１及び第２の選択ゲートトランジスタＳ１及びＳ２を有する。

ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。第１及び第２の選択ゲートトランジスタＳ１及びＳ２のゲートはそれぞれ、ワード線と並行する第１及び第２の選択ゲート線ＳＧＤ及びＳＧＳに接続される。

１ワード線を共有するメモリセルの集合は、データ読み出し及び書き込みの単位となる１ページを構成する。ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となる１ブロックＢＬＫｉを構成する。図２に示すように、ビット線ＢＬの方向にビット線を共有する複数のブロックが配置される。

図１に示すように、各メモリセルアレイ１ａ，１ｂのワード線ＷＬを選択駆動するために、ロウデコーダ２ａ，２ｂが設けられている。

データ読み出し及び書き込みに供されるセンスアンプ回路は、分散配置されている。即ち、メモリセルアレイ１ａのメモリセルアレイ１ｂと対向する辺と反対側の辺に沿って、メモリセルアレイ１ａの偶数番ビット線に接続されるセンスアンプＳＡが配列されたセンスアンプアレイ３ａを有する。同様に、メモリセルアレイ１ｂのメモリセルアレイ１ａと対向する辺と反対側の辺に沿って、メモリセルアレイ１ｂの偶数番ビット線に接続されるセンスアンプＳＡが配列されたセンスアンプアレイ３ｂを有する。更にメモリセルアレイ１ａ，１ｂの間には、メモリセルアレイ１ａの奇数番ビット線又はメモリセルアレイ１ｂの奇数番ビット線のいずれかに選択的に接続されるセンスアンプＳＡを配列したセンスアンプアレイ３ａｂが配置される。

なお、偶奇ビット線とセンスアンプとの接続関係は、上の例と逆であってもよい。即ち、センスアンプアレイ３ａ，３ｂを奇数番ビット線対応、センスアンプアレイ３ａｂを偶数番ビット線対応とすることができる。

センスアンプアレイ３ａｂとメモリセルアレイ１ａ，１ｂとの間には、センスアンプアレイ３ａｂをメモリセルアレイ１ａ，１ｂのいずれかのビット線に選択的に接続するための、それぞれ選択信号ＳＥＬａ，ＳＥＬｂで駆動されるＮＭＯＳトランジスタからなる選択ゲート回路４ａ，４ｂが設けられている。

メモリセルアレイ１ａが選択されるときは、選択信号がＳＥＬａ＝“Ｈ”，ＳＥＬｂ＝“Ｌ”であって、このときセンスアンプアレイ３ａと３ａｂが協動して、メモリセルアレイ１ａの全ビット線データ（１ページデータ）の読み出し或いは書き込みに供される。メモリセルアレイ１ｂが選択されるときは、選択信号がＳＥＬａ＝“Ｌ”，ＳＥＬｂ＝“Ｈ”であって、このときセンスアンプアレイ３ｂと３ａｂが協動して、メモリセルアレイ１ｂの全ビット線データ（１ページデータ）の読み出し或いは書き込みに供される。

この実施の形態によると、メモリセルアレイ１ａ，１ｂのビット線ピッチをＰ０として、センスアンプアレイ３ａ，３ａｂ，３ｂはいずれも、２Ｐ０のピッチでセンスアンプＳＡが配列される。このセンスアンプレイアウトによれば、ビット線ピッチＰ０が小さくなり、ビット線ピッチ毎にセンスアンプを配置することが困難な場合にも、実質的にビット線毎にセンスアンプを配置することが可能になる。メモリセルアレイ１ａ，１ｂの間のセンスアンプアレイ３ａｂは、これら二つのメモリセルアレイ１ａ，１ｂで共有とすることにより、無用なセンスアンプ面積が削減される。

そして、メモリセルアレイの１ワード線に沿って配列されるメモリセルの集合を１ページとして、メモリセルアレイを挟む二つのセンスアンプアレイによって、ページ単位のデータ読み出し及び書き込みができる。従って、微細ピッチでメモリセルが配列される大容量フラッシュメモリの実質的に高速なデータ読み出し及び書き込みが可能となる。

図３は、センスアンプＳＡの構成例を示している。このセンスアンプＳＡは、シングルエンド型の電圧検出型センスアンプであって、センスノードＮｓｅｎは、ビット線電圧をクランプすると共に、プリセンスアンプとして働くクランプ用ＮＭＯＳトランジスタＱ１を介してビット線ＢＬに接続される。センスノードＮｓｅｎにはまたビット線をプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。

センスノードＮｓｅｎには電荷保持用キャパシタＣが接続されて、ここがセンスデータを一時保持するデータ記憶回路ＴＤＣを構成している。

センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介して、メインのデータ記憶回路であるデータラッチＰＤＣに接続されている。センスノードＮｓｅｎはまた、転送用ＮＭＯＳトランジスタＱ４を介して、外部とのデータ授受に供されるデータ記憶回路となるデータラッチＳＤＣに接続されている。従ってデータラッチＳＤＣは、カラム選択信号ＣＳＬにより駆動されるカラム選択ゲートＱ８，Ｑ９を介してデータ線ＤＬ，ＤＬｎに接続されている。

データラッチＰＤＣのデータノードＮ１と、センスノードＮｓｅｎとの間には、書き込みデータを一時保持して、次サイクルの書き込みデータの書き戻しを行うためのダイナミックデータ記憶回路ＤＤＣが設けられている。ＮＭＯＳトランジスタＱ６のゲートＮ３がその記憶ノードであって、これとデータラッチＰＤＣのデータノードＮ１との間には転送用ＮＭＯＳトランジスタＱ５が配置されている。また記憶ノードＮ３のデータに応じて、センスノードＮｓｅｎに所望のデータを書き戻すために、ＮＭＯＳトランジスタＱ７が配置されている。

データラッチＰＤＣのデータノードＮ１ｎを監視してベリファイ判定を行うために、ベリファイチェック回路ＶＣＨが設けられている。ベリファイチェック回路ＶＣＫは、データノードＮ１ｎにゲートが接続された検知用ＮＭＯＳトランジスタＱ１０と、そのソースを選択的に接地して活性化するためのＮＭＯＳトランジスタＱ１１と、ＮＭＯＳトランジスタＱ１０のドレインを信号線ＣＯＭに接続する転送ゲート用ＮＭＯＳトランジスタＱ１３，Ｑ１４を有する。

信号線ＣＯＭは、１ページ分のセンスアンプＳＡに共通に設けられる共通信号線であり、予めこれを“Ｈ”レベル状態に設定するプリチャージ回路（図示せず）が設けられる。ベリファイチェック回路ＶＣＫは、データラッチＰＤＣのベリファイ読み出しデータに基づいて、プリチャージされた信号線ＣＯＭが放電されるか否かを検知するものである。

データラッチＰＤＣは、書き込みベリファイ時、１ページの書き込みが完了すると、オール“１”（Ｎ１＝“Ｈ”）となるようにデータが制御される。ベリファイチェック回路ＶＣＫは、一つでも書き込みが不十分な箇所があると、Ｎ１ｎ＝“Ｈ”に基づいて、信号線ＣＯＭを放電する。書き込みが完了したときには信号線ＣＯＭが放電されない。従ってコントローラは信号線ＣＯＭを監視することにより、書き込みシーケンスを制御することができる。

図３のセンスアンプＳＡは、２値データ記憶方式にも４値データ記憶方式にも適用可能に構成された例である。２値データ記憶方式の場合は、データラッチＳＤＣは動作原理上不要であるが、４値記憶方式ではこのデータラッチＳＤＣが不可欠になる。

即ち４値データ記憶方式では、上位ページの書き込みベリファイのために、既にメモリセルアレイに書かれている下位ページデータを読み出して参照する必要がある。このため、データラッチＰＤＣには書き込みデータを保持し、データラッチＳＤＣにはセルアレイから読み出した下位ページデータを保持して、書き込みベリファイが行われる。

図４は、この実施の形態のＮＡＮＤ型フラッシュメモリの機能ブロック構成を示している。メモリセルアレイ１及びセンスアンプ回路３は、それぞれ一つにまとめて示している。センスアンプ回路３と外部入出力端子Ｉ／Ｏとの間のデータ授受は、データバス１０及びデータバッファ８を介して行われる。

コントローラ５には、各種の外部制御信号（チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等）が入力される。コントローラ５はこれらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレス“Ａｄｄ”とコマンド“Ｃｏｍ”を識別し、アドレスはアドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ７に転送し、コマンドはコントローラ５においてデコードされる。

コントローラ５は外部制御信号とコマンドに従って、データ読み出し制御、データ書き込み及び消去のシーケンス制御を行う。各動作モードに必要な内部電圧（電源電圧より昇圧された内部電圧）を発生するために、内部電圧発生回路９が設けられている。この内部電圧発生回路９もコントローラ５により制御されて、必要な電圧を発生する昇圧動作を行う。

次にこの実施の形態のＮＡＮＤ型フラッシュメモリの動作を説明する。

図５は、２値データ記憶方式でのデータしきい値分布を示している。メモリセルは、しきい値電圧が負の状態（消去状態）をデータ“１”とし、浮遊ゲートに電子が注入された正しきい値電圧状態（書き込み状態）をデータ“０”として２値記憶を行う。

データ消去は、ブロック単位で行われる。選択ブロックの全ワード線を０Ｖとし、メモリセルアレイが形成されたｐ型ウェルに２０Ｖ程度の消去電圧Ｖｅｒａを与える。これにより、選択ブロック内のメモリセルは、浮遊ゲートの電子が放出されて、しきい値電圧が負の消去状態（データ“１”）になる。実際には、過消去状態の発生を防止するために、消去電圧印加と消去状態を確認するための消去ベリファイとを繰り返すという消去シーケンスが用いられる。

データ書き込みは、ページ単位で行われる。ここで１ページは、前述のように１ワード線に沿って配列される全メモリセルにより構成される。例えば、図１のメモリセルアレイ１ａのあるワード線が選択された時、センスアンプアレイ３ａと３ａｂとが同時に活性になり、これらのデータラッチＰＤＣに１ページ分の書き込みデータがロードされる。

その後、選択ワード線直下のセルチャネルが、センスアンプＳＡのデータラッチＰＤＣが保持する書き込みデータに応じてＶｓｓ（“０”書き込みの場合）、Ｖｄｄ（“１”書き込み即ち書き込み禁止の場合）にプリチャージされる。“１”書き込みのＮＡＮＤセルチャネルは、そのプリチャージ動作により、Ｖｄｄのフローティング状態になる。

この後、選択ワード線に２０Ｖ程度の書き込み電圧Ｖｐｇｍが、非選択ワード線には、中間電圧である書き込みパス電圧Ｖｐａｓｓが与えられる。これにより、“０”データが与えられたセルでは、浮遊ゲートに電子が注入され、“１”データが与えられたセルでは、フローティングのチャネルが制御ゲートからの容量結合により電位上昇して、電子注入が起こらない。この様にして、１ページの書き込みが同時にできる。

データ書き込みの場合も所望のしきい値分布を得るために、図７に示すように、書き込み電圧印加と書き込みベリファイ読み出しとが繰り返される。書き込み電圧Ｖｐｇｍは、書き込みサイクルと共に、ステップアップされる。ベリファイ読み出しは、図５の“０”データしきい値分布の下限値に対応するベリファイ電圧Ｖｖを選択ワード線に与えた確認読み出し動作である。これにより、“０”書き込みセルが十分に書かれたか否かが判定される。

書き込みベリファイのためには、データラッチＰＤＣが保持する書き込みデータを、一旦データ記憶回路ＤＤＣに転送して保持し、ベリファイ結果に応じて次のサイクルの書き込みデータを決定するための書き戻し動作が行われる。その詳細動作の説明は省くが、以上の書き込みベリファイ動作により、１ページの書き込みが完了すると、１ページ分のセンスアンプのデータラッチＰＤＣがオール“１”となるように、制御される。これをベリファイチェック回路ＶＣＫにより検知することにより、書き込み完了の判定が可能になる。

データ読み出しも書き込みと同様に、１ページ単位で行われる。図８はデータ読み出しの動作波形を示している。タイミングｔ０で選択ブロックの非選択ワード線に図５に示す読み出しパス電圧Ｖｒｅａｄを、選択ワード線に読み出し電圧Ｖｒ（例えばＶｓｓ）を、ドレイン側選択ゲート線ＳＧＤに選択電圧Ｖｓｇ（例えば、Ｖｒｅａｄ）を与える。

タイミングｔ１で、クランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２をオンにして、全ビット線をプリチャージする。例えば、クランプ用トランジスタＱ１のゲート電圧をＶＢＬ＋Ｖｔ（ＶｔはＮＭＯＳトランジスタのしきい値電圧）として、ビット線はＶＢＬにプリチャージされる。

クランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２を順次オフにした後、タイミングｔ２にソース側選択ゲート線ＳＧＳに選択電圧Ｖｓｇを与える。これにより、ビット線は、選択セルのオン（“１”データ）、オフ（“０”データ）に応じて放電される。

一定のビット線放電動作の後、タイミングｔ３にクランプ用トランジスタＱ１のゲートにセンス用電圧Ｖｓｅｎ＋Ｖｔを与えると、ビット線データ“１”，“０”は、センスノードＮｓｅｎの“Ｌ”，“Ｈ”データとしてセンスされる。タイミングｔ４からリカバリ動作が行われる。

４値データ記憶方式の場合は、例えば図６のようなデータしきい値分布とデータビット割り付けが用いられる。この例では、上位ページデータ“ｘ”と下位ページデータ“ｙ”で定義される４値データ“ｘｙ”が、しきい値電圧の順に、“１１”，“１０”，“００”，“０１”のように並べられる。

データ“１１”は、しきい値電圧が負の消去状態である。データ消去は、２値データ記憶方式の場合と同様に、ブロック単位で一括消去がなされる。

４値データ書き込みも基本的に２値データ書き込みと同様の“０”，“１”書き込みの繰り返しになる。まず、消去状態のセルに対して、下位ページ書き込みが行われる。これは、消去状態にセルに対して選択的に“０”書き込みを行って、データ“１０”を得る動作である。この書き込み時のベリファイ読み出しには、選択ワード線に与える読み出し電圧として、データ“１０”のしきい値分布の下限値に対応するベリファイ電圧Ｖｖ１が用いられる。

次いで、上位ページ書き込みが行われる。これも“０”書き込みによって、データ“１１”状態をデータ“０１”状態に、データ“１０”状態をデータ“００”状態にそれぞれ遷移させる動作である。この上位ページ書き込み時、データ“００”，“０１”のしきい値分布下限値に対応するベリファイ電圧Ｖｖ２，Ｖｖ３を用いた書き込みベリファイを順次行うことにより、所望のしきい値分布が得られる。

上位ページ書き込みでは、上述のようにデータ“００”，“０１”の書き込みベリファイを、異なるベリファイ電圧Ｖｖ２，Ｖｖ３を用いて順次行う必要があり、特にデータ“００”のベリファイ時は、データ“０１”をベリファイ対象から外すことが必要になる。そのために、既にメモリセルアレイに書かれている下位ページデータを読み出して参照する。詳細説明は省くが、データラッチＰＤＣに書き込みデータを保持して上位ページ書き込みを行う間、下位ページデータをデータラッチＳＤＣに保持して、これを参照して上述のようなベリファイ制御を行う。

データ読み出しには、２値データ記憶方式と同様の手法で上位ページ読み出しと下位ページ読み出しを行う。上位ページ読み出しは、データ“１０”と“００”のしきい値分布の間に設定された読み出し電圧Ｖｒ１を選択ワード線に与えて行われる。下位ページ読み出しには、データ“１１”と“１０”のしきい値分布の間に設定された読み出し電圧Ｖｒ０を用いた読み出しと、データ“００”と“０１”のしきい値分布の間に設定された読み出し電圧Ｖｒ２を用いた読み出しとが必要である。

図９は、他の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイとセンスアンプ回路の構成を示している。図１と対応する部分には図１と同一符号を付して詳細な説明は省く。この実施の形態でも二つのメモリセルアレイ１ａ，１ｂがビット線の方向に並んでいる例を示しているが、セルアレイの微細化は図１の例より更に進んでいるものとする。具体的にいえば、２ビット線ピッチにセンスアンプを配置することも難しい状況でのセンスアンプレイアウトを示している。

図１の場合と同様に、二つのメモリセルアレイ１ａ，１ｂに対して３つのセンスアンプアレイ３ａ，３ｂ，３ａｂが配置されている。第１のセンスアンプアレイ３ａのセンスアンプＳＡは、ビット線ピッチの４倍のピッチで第１のメモリセルアレイ１ａの一つおきのビット線対に適用可能に配置され、第２のセンスアンプアレイ３ｂのセンスアンプＳＡは、ビット線ピッチの４倍のピッチで第２のメモリセルアレイ１ｂの一つおきのビット線対に適用可能に配置され、第３のセンスアンプアレイ３ａｂのセンスアンプＳＡは、ビット線ピッチの４倍のピッチで第１及び第２のメモリセルアレイ１ａ及び１ｂの残りのビット線対に選択的に適用可能に配置されている。

メモリセルアレイの一ワード線に沿って配列されるメモリセルＭは、図９に示すように、偶数番ビット線ＢＬｅにより選択される第１ページ（偶数ページ）と奇数番ビット線ＢＬｏにより選択される第２ページ（奇数ページ）の２ページ構成となり、そのページ単位でのデータ読み出し及び書き込みが行われる。

従ってセンスアンプアレイの各センスアンプＳＡは、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏの対で共有となるので、各センスアンプＳＡと対応するビット線対ＢＬｅ，ＢＬｏとの間には、ビット線選択回路１１が設けられる。このビット線選択回路１１により、読み出し又は書き込み時、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏの一方のみが選択される。

具体的に、メモリセルアレイ１ａの偶数ページ読み出しの時は、ＢＬＳｅ０＝ＢＬＳｅ１＝“Ｈ”、ＢＬＳｏ０＝ＢＬＳｏ１＝“Ｌ”により、偶数ページデータがセンスアンプアレイ３ａ，３ａｂにより読み出される。メモリセルアレイ１ａの奇数ページ読み出しの時は、ＢＬＳｅ０＝ＢＬＳｅ１＝“Ｌ”、ＢＬＳｏ０＝ＢＬＳｏ１＝“Ｈ”により、奇数ページデータがセンスアンプアレイ３ａ，３ａｂにより読み出される。

以上のデータ読み出し時、非選択ビット線をシールド線として用いることにより、隣接ビット線の容量結合ノイズを抑えることが可能になる。

図１０は、ビット線選択回路１１の構成例を示している。センスアンプＳＡとビット線ＢＬｅ，ＢＬｏの間に、選択信号ＢＬＳｅ，ＢＬＳｏにより駆動されてそれらの間を選択的に接続するためのＮＭＯＳトランジスタＱ２１，Ｑ２２が設けられている。ビット線ＢＬｅ，ＢＬｏの間には、共通ドレインに所定バイアス電圧ＢＬＣＲＬが与えられるＮＭＯＳトランジスタＱ２３，Ｑ２３が直列接続される。これらが選択バイアス信号ＢＩＡＳｅ，ＢＩＡＳｏで駆動されて、非選択ビット線に対してシールド用のバイアス電圧を与えることができる。

この実施の形態のセンスアンプとして図３に示した先の実施の形態と同じものを用いうる。またデータ消去、読み出し及び書き込みの動作は、先の実施の形態と同様である。

図９に示したような偶奇ビット線がセンスアンプＳＡを共有する方式で、データ読み出しは偶奇ビット線の一方をシールド線として用いることにより、容量結合ノイズを低減できる。一方このセンスアンプ方式を発展させて、データ書き込みについては、全ビット線同時に書き込みができるようにすれば、実質高速書き込みが可能になるので好ましい。

偶奇ビット線がセンスアンプを共有しながら、その様な全ビット線同時書き込みを可能とするセンスアンプ回路方式は、先に本出願人により提案されているものがある（特願２００４−２９２５５８号）。

図１１は、その先願に示されたセンスアンプＳＡとビット線選択回路ＳＣの構成を示している。このセンスアンプＳＡが先の実施の形態の図３の構成と異なる点は、追加されたデータラッチＡＤＣを有することである。このデータラッチＡＤＣも転送用ＮＭＯＳトランジスタＱ３１を介してセンスノードＮｓｅｎに接続されており、従ってデータラッチＰＤＣ，ＳＤＣと並列の関係にある。

データラッチＡＤＣは、データ書き込み時、偶奇ビット線に同時に書き込みを行うために用いられる。即ちデータラッチＰＤＣ，ＡＤＣにそれぞれ偶数番ビット線，奇数番ビット線の書き込みデータを保持して、これらの書き込みデータに基づいて全ビット線同時の書き込みが行われる。

ビット線選択回路ＳＣには、データラッチＰＤＣ，ＡＤＣのデータに応じてビット線ＢＬｅ，ＢＬｏに転送する電圧を制御するために、ＡＮＤゲートＡＮＤ１−４，ＯＲゲートＯＲ１及び、これらの論理ゲートその他の制御信号により制御される転送経路を構成するトランジスタＴ０−Ｔ５を有する。

全ビット線同時書き込みの動作を簡単に説明すれば、次の通りである。まず偶数ページデータと奇数ページデータがそれぞれ、データラッチＰＤＣ，ＡＤＣにロードされる。データラッチＰＤＣの“Ｌ”データは、先のセンスアンプと同様に、クランプ用トランジスタＱ１を介し、更に転送トランジスタＴ２を介してビット線ＢＬｅに与えられる。転送トランジスタＴ２は、データラッチＰＤＣのデータに応じてオンオフとなる。データラッチＰＤＣが“Ｈ”データのとき、転送トランジスタＴ２がオフである。このとき、バイアス端子ＢＬＣＲＬに与えられたＶｄｄが、転送トランジスタＴ０を介してビット線ＢＬｅに与えられる。

一方データラッチＡＤＣの“Ｌ”データは、転送トランジスタＴ５，Ｔ３を介してビット線ＢＬｏに与えられ、“Ｈ”データとしては、バイアス端子ＢＬＣＲＬのＶｄｄが転送トランジスタＴ１を介してビット線ＢＬｏに与えられる。

書き込みベリファイは、データラッチＰＤＣに書き込みデータを保持して、偶数ページ、奇数ページ別々に行うことが必要である。そのため、各ページのベリファイのために、データラッチＰＤＣとＡＤＣの間で相互にデータ転送する動作が行われる。

またベリファイ読み出し時、偶数ページ、奇数ページの一方の選択に応じて、他方をシールド線として用いるために、バイアス端子ＢＬＣＲＬとバイアス制御信号ＢＩＡＳｅ，ＢＩＡＳｏ及び偶奇選択信号ＢＬＳｅ，ＢＬＳｏが用いられる。偶数ページベリファイ時のシールド動作を簡単に説明すれば、このときＢＩＡＳｏ，ＢＬＳｏ及びＥＶＥＮを“Ｈ”とする。もし、データラッチＡＤＣが“Ｌ”データであれば、これが転送トランジスタＴ５，Ｔ３を介してビット線ＢＬｏに与えられる。データラッチＡＤＣが“Ｈ”データの場合は、バイアス端子ＢＬＣＲＬのＶｓｓが転送トランジスタＴ１を介してビット線ＢＬｏに与えられる。即ちデータラッチＡＤＣのデータ如何に拘わらず、奇数番ビット線ＢＬｏをＶｓｓとしてビット線シールドができることになる。

この発明は上記実施の形態に限られない。例えば、図１及び図９の例共に、二つのメモリセルアレイの場合を示したが、更に多くのメモリセルアレイがビット線方向に並んで配置される場合もある。この様な場合には、メモリセルアレイに挟まれた領域に配置される２以上のセンスアンプアレイが、それらの両側のメモリセルアレイで共有されることになる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア回路構成を示す図である。 同フラッシュメモリのメモリセルアレイの等価回路である。 同フラッシュメモリのセンスアンプ構成例を示す図である。 同フラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリの２値データ記憶の場合のデータしきい値分布を示す図である。 同フラッシュメモリの４値記憶の場合のデータしきい値分布を示す図である。 同フラッシュメモリのデータ書き込み法を示す図である。 同フラッシュメモリのデータ読み出し動作波形を示す図である。 他の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイとセンスアンプ回路構成を示す図である。 同フラッシュメモリに用いられるビット線選択回路の構成例を示す図である。 同フラッシュメモリを全ビット線同時書き込み可能とする場合のセンスアンプとビット線選択回路構成を示す図である。

符号の説明

１ａ，１ｂ…メモリセルアレイ、２ａ，２ｂ…ロウデコーダ、３ａ，３ｂ，３ａｂ…センスアンプアレイ、４ａ，４ｂ…選択回路、５…コンローラ、６…アドレスレジスタ、７…カラムデコーダ、８…データバッファ、９…内部電圧発生回路、１０…データバス、１１…ビット線選択回路。

Claims (5)

1. 互いに交差するワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配列された、第１及び第２の少なくとも二つのメモリセルアレイと、
   第１のメモリセルアレイの第２のメモリセルアレイと反対側の端部に第１のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第１のセンスアンプアレイと、
   第２のメモリセルアレイの第１のメモリセルアレイと反対側の端部に第２のメモリセルアレイのデータ読み出しに供されるセンスアンプが配列された第２のセンスアンプアレイと、
   第１及び第２のメモリセルアレイの間に第１及び第２のメモリセルアレイのデータ読み出しに選択的に供されるセンスアンプが配列された第３のセンスアンプアレイとを有する
   ことを特徴とする半導体記憶装置。
2. 第１及び第２のメモリセルアレイは、ビット線の方向に並んで配置され、
   第１のセンスアンプアレイのセンスアンプは、ビット線ピッチの２倍のピッチで配列されて第１のメモリセルアレイの偶数番又は奇数番のビット線に接続され、
   第２のセンスアンプアレイのセンスアンプは、ビット線ピッチの２倍のピッチで配列されて第２のメモリセルアレイの偶数番又は奇数番のビット線に接続され、
   第３のセンスアンプアレイのセンスアンプは、ビット線ピッチの２倍のピッチで配列されて第１及び第２のメモリセルアレイの残りのビット線に選択的に接続される
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 第１のメモリセルアレイの一ワード線により選択される全メモリセルのデータが、第１及び第３のセンスアンプアレイにより同時に読み出され、
   第２のメモリセルアレイの一ワード線により選択される全メモリセルのデータが、第２及び第３のセンスアンプアレイにより同時に読み出される
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 第１及び第２のメモリセルアレイは、ビット線の方向に並んで配置され、
   第１のセンスアンプアレイのセンスアンプは、ビット線ピッチの４倍のピッチで配列されて第１のメモリセルアレイの一つおきのビット線対に適用可能とされ、
   第２のセンスアンプアレイのセンスアンプは、ビット線ピッチの４倍のピッチで配列されて第２のメモリセルアレイの一つおきのビット線対に適用可能とされ、
   第３のセンスアンプアレイのセンスアンプは、ビット線ピッチの４倍のピッチで配列されて第１及び第２のメモリセルアレイの残りのビット線対に選択的に適用可能とされている
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 第１及び第３のセンスアンプアレイと第１のメモリセルアレイの間及び、第２及び第３のセンスアンプアレイと第２のメモリセルアレイの間に、ビット線対の一方を選択してセンスアンプに接続するためのビット線選択回路を有する
   ことを特徴とする請求項４記載の半導体記憶装置。

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