CN1610124A - 集成电路元件与位元组抹除的方法 - Google Patents
集成电路元件与位元组抹除的方法 Download PDFInfo
- Publication number
- CN1610124A CN1610124A CNA2004100594364A CN200410059436A CN1610124A CN 1610124 A CN1610124 A CN 1610124A CN A2004100594364 A CNA2004100594364 A CN A2004100594364A CN 200410059436 A CN200410059436 A CN 200410059436A CN 1610124 A CN1610124 A CN 1610124A
- Authority
- CN
- China
- Prior art keywords
- those
- bit
- memory cell
- page
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 230000008878 coupling Effects 0.000 claims description 34
- 238000010168 coupling process Methods 0.000 claims description 34
- 238000005859 coupling reaction Methods 0.000 claims description 34
- 238000007667 floating Methods 0.000 claims description 8
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 claims description 4
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 3
- 230000001351 cycling effect Effects 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 12
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 10
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 10
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 7
- 230000008859 change Effects 0.000 description 7
- 230000009471 action Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000004422 calculation algorithm Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000707 layer-by-layer assembly Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Landscapes
- Read Only Memory (AREA)
Abstract
本发明是关于一种集成电路元件与位元组抹除的方法，是以垂直页面为基础，并藉由位元组的抹除支援位元组。在一垂直页面中的位元组被抹除，然后在暴露于因抹除程序所致的应力后，在此垂直页面中与被抹除位元组共享位元线的其它位元组被提供至一编程验证动作。在页面中其余的位元组如果验证失败，则被再度编程以恢复资料。因此，位元组的抹除可在无抹除/再度编程的循环下被执行，并且只有在相同垂直页面中的记忆胞如被抹除位元组会被再度编程，其在共享的位元线上遭受抹除电位的应力足以改变其定限越界。
Description
技术领域
本发明是涉及一种电子可编程可抹除非挥发记忆体(electricallyprogrammable and erasable non-volatile memory)与包含这种记忆体的集成电路，特别是涉及这种支援位元组抹除的元件结构(architecture)的集成电路元件与位元组抹除的方法。
背景技术
电子可编程可抹除非挥发记忆体(记忆体即为内存、存储器，以下均称为记忆体)技术包含快闪记忆体(flash memory，快闪记忆体即为闪存，以下均称为快闪记忆体)是适用于多种应用。以浮置闸极(floating gate)作为基础的技术如标准的电子可抹除可编程只读记忆体(EEPROM)或是电荷(charge)捕捉层(trapping layer)如氧化物-氮化物-氧化物记忆胞(oxide-nitride-oxide memory cells)氮化只读记忆体(NROM)通常是可被编程与可被抹除很多次。在典型的快闪记忆体技术中，抹除程序被并联执行在一整个阵列，或是在一阵列中大区段(section)的记忆胞。因此，为了抹除单一标的位元组(byte，位元组即为位组，以下均称为位元组)，抹除程序需被执行以抹除阵列或区段，且除了此标的位元组以外的部分区段也必定会被再度编程，在程序上参照如抹除/再度编程循环(erase/re-programcycling)。抹除/再度编程循环是相当耗时的，尤其是被抹除的区段的尺寸是大的。
而且，快闪记忆体技术已限制了寿命，其是表示为记忆胞在故障前可被抹除或编程的次数的数目。因为抹除/再度编程循环需要被抹除区段的再度编程，就算当大多数的被抹除记忆胞中的资料不被更改，其仍有效限制记忆阵列的寿命。
因此，需要提供逐一位元组(byte by byte)抹除快闪记忆阵列的系统与方法。
由此可见，上述现有的集成电路元件与位元组抹除的方法在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决集成电路元件与位元组抹除的方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
鉴于上述现有的集成电路元件与位元组抹除的方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的具有位元组抹除的快闪记忆体，能够改进一般现有的集成电路元件与位元组抹除的方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的集成电路元件存在的缺陷，而提供一种新的制程与结构，是以“垂直”页面(“vertical”page)为基础，其可支援逐一位元组的抹除。根据本发明的较佳实施例，在一垂直页面中的位元组被抹除，然后在暴露于因抹除程序所致的应力(stress)后，在此垂直页面中与被抹除位元组共享位元线的其它位元组被提供至一编程验证动作(program verify operation)。在页面中其余的位元组如果验证失败，则被再度编程以恢复资料。因此，位元组的抹除可在无抹除/再度编程循环下被执行，并且只有在相同垂直页面中的记忆胞如被抹除位元组会被再度编程，其在共享的位元线上遭受抹除电位的应力足以改变其定限(threshold)越界(out of range)。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种集成电路元件，其包括一记忆阵列用以支援垂直页面。在某些实例中，记忆阵列是自然地或逻辑上地被装配，以便包含数个扇区(sector)。个别扇区包含数个块(block)。个别块包含数个可编程可抹除记忆胞排成列(rows)与行(columns)。在一独特的扇区中，数个字元线沿着个别列被耦合至记忆胞。在此独特的扇区的一块中，数个位元线沿着个别行被耦合至记忆胞。这种集成电路元件包括耦合在字元线与位元线的解码电路(decoder circuitry)。而解码电路每次藉由在独特的扇区中选择一字元线定址一位元组，且在独特的扇区的一集合块中每个块中的单一位元线是用于抹除程序。因此，耦合至被选字元线的每一块中的单一记忆胞会提供单一位元到被选位元组。一控制器被耦合至解码电路，并包括用以在一被选垂直页面中每次抹除单一位元组的资源(resource)。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路元件，其中所述的垂直页面是由独特的扇区中记忆胞的每一列中的单一位元组所构成。在垂直页面中的位元组被耦合在不同的字元线但在垂直页面中与其它位元组共享相同的位元线。相较之下，习知记忆体结构代表的“水平”页面是由数个共享相同字元线的位元组所构成。
前述的集成电路元件，其中所述的控制器在本发明某些实例中包括一状态机器(state machine)，或是其它逻辑结构，如执行软体指令(softwareinstruction)的一通用处理器(general purpose processor)。控制器包含用以绘制在被选垂直页面中的记忆胞中储存的资料的一电路。再者，控制器包含用以供应抹除电位至耦合在储存被选位元组的记忆胞的字元线与位元线。在供应抹除电位后，控制器运用逻辑(logic)以验证被选垂直页面中耦合至除了已藉由在被抹除电位压之后的绘图(mapping)维持定限的被选的被抹除位元组以外的记忆胞。而为了未通过验证的记忆胞，供应编程电位以再度编程这些记忆胞。
在本发明的实例中，用以绘制在被选“垂直”页面中与除了耦合至被抹除位元组的字元线以外的字元线耦合的记忆胞的电路包含逻辑以读取被选页面中的资料，并用以储存在暂时储存器(temporary storage)中具有一被编程定限位准(threshold level)的记忆胞的位址(address)。而验证程序只存取被鉴定在储存暂时储存器的图(map)中的那些记忆胞。在其它实例中，用以绘制记忆胞的电路包含逻辑以读取被选页面中的资料，并在暂时储存器中储存其资料作为一图。在另一实例中，用以绘制记忆胞的电路包含逻辑以读取被选页面中的资料，并用以设定与耦合至具有一被编程定限位准的记忆胞的字元线有关的字元线旗标(flag)。
用以绘制在被选页面中与字元线耦合的记忆胞的电路可在供应抹除电位至被选位元组之前或之后被执行。
根据本发明的某些实例，抹除电位包括在耦合在储存被选位元组的记忆胞的一字元线上的一负电压以及在块集合中耦合在记忆胞的位元线上的一正电压。
在某些实例中，控制器包含电路，以供应抹除电位至耦合在储存被选位元组的记忆胞的一字元线上以及耦合在储存被选位元组的数个块中的记忆胞的位元线上，并用以供应抹除禁止电位(erase inhibit potential)到被选扇区中的字元线中的其它字元线。再者，在某些实例中，在供应抹除电位期间，除了耦合在储存被选位元组的记忆胞之外的位元线会被切断或使其浮动。
依据本发明还提出的一种位元组抹除的方法，用以在一快闪记忆元件中逐一位元组地进行抹除，而此快闪记忆元件是被逻辑上或自然地装配以支援“垂直”页面。根据本发明的方法包括：藉由选择一字元线与一集合的位元线，在一被选页面中为了抹除程序每次定址至少一位元组；绘制在被选垂直页面中与除了被选的单一字元线以外的字元线耦合的记忆胞中的资料；供应抹除电位至储存被定址位元组的记忆胞；以及在供应抹除电位至储存被定址位元组的记忆胞之后，验证被选页面中耦合至除了已藉由绘图维持定限的被选的单一字元线以外的字元线的记忆胞，并供应编程电位至被选页面中未通过验证的记忆胞。
根据本发明的快闪记忆阵列在某些实例中可被以非挥发性电荷可编程记忆胞实施。而在某些实例中，记忆胞是由氮化只读记忆元件构成。在其它实例中，记忆胞是由通常用于电子可抹除可编程只读记忆体中的浮置闸极元件所构成。
经由上述可知，本发明采取一垂直页面阵列组织(organization)和用垂直页面再度编程(re-programming)的一逐一位元组抹除演算法(algorithm)。元件的持久力(endurance)也将被改进，以避免用于习知快闪记忆体的抹除/再度编程循环。并且，在抹除程序中的弹性(flexibility)也会被改善。
借由上述技术方案，本发明具有位元组抹除的快闪记忆体至少具有下列优点：
1、本发明的集成电路元件以垂直页面为基础，因此，位元组的抹除可在无抹除/再度编程的循环下被执行，并且只有在相同垂直页面中的记忆胞如被抹除位元组会被再度编程，其在共享的位元线上遭受抹除电位的应力足以改变其定限越界。
2、本发明的位元组抹除的方法可在无抹除/再度编程的循环下被执行，并且只有在相同垂直页面中的记忆胞如被抹除位元组会被再度编程，其在共享的位元线上遭受抹除电位的应力足以改变其定限越界。
综上所述，本发明特殊的集成电路元件与位元组抹除的方法，可在无抹除/再度编程循环下被执行，并且只有在相同垂直页面中的记忆胞如被抹除位元组会被再度编程，其在共享的位元线上遭受抹除电位的应力足以改变其定限越界。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的集成电路元件与位元组抹除的方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举出一较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明的一集成电路的一块状简单示意图。
图2是用于本发明的某些实施例中的一记忆阵列的结构示意图，该记忆阵列包含垂直页面、块与扇区。
图3是图2所示的记忆阵列中支援垂直页面的一块记忆胞的示意图。
图4是本发明实施例的供应到一垂直页面的一位元组抹除程序中的电位图。
图5是本发明一实施例的一位元组抹除程序的步骤流程图。
图6是图4的支援抹除电位的一字元线驱动器的电路图。
100：记忆阵列 101：页面/列解码器
102：字元线 103：行解码器
104：位元线 105：总线
106：感测放大器与资料输入结构 107：资料总线
108：读取/抹除/编程供应电压 110：页面图库
109：读取/抹除/编程供应电压源以及状态机器
111：输入资料线 112：输出资料线
301、302、364：字元线 375：行
400、401、402：位元线 410、420、430：列
411、421、431：字元线 412、422、432：记忆胞
601、603：n型通道晶体管 604、605：n型通道晶体管
500～507：步骤 600、602：p型通道晶体管
606、607：供应节点
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具有位元组抹除的快闪记忆体其具体实施方式、结构、特征及其功效，详细说明如后。
本发明的实施例的详细描述将提供在图1～图6中。
请参阅图1所示，是依照本发明支援位元组抹除(byte erase)与垂直页面(vertical page)的一集成电路(integrated circuit)的一块状简图。这种集成电路包含使用氮化只读记忆胞(NROM memory cell)实行以及支援垂直页面的一记忆阵列(memory array)100。在某些实例中，记忆阵列100是自然地或逻辑上地被装配如下面图2与图3所描绘。在记忆阵列100中有一页面/列解码器(page/row decoder)101被耦合在数个沿着列排列的字元线102。在记忆阵列100中有一行解码器(column decoder)103被耦合在数个沿着行排列的位元线104。在总线(bus)105上供应位址(address)到行解码器103与页面/列解码器101。在块106中的感测放大器(senseamplifiers)与资料输入结构(data-in structure)经由资料总线107被耦合至行解码器103。从集成电路上的输入/输出埠(input/output port)而来的资料经由输入资料线(data-in line)111被供应到块106中的资料输入结构。从块106中的感测放大器而来的资料则经由输出资料线(data outline)112被供应到集成电路上的输入/输出埠。
用于控制阵列100中的记忆胞的读取、编程与抹除的资源(resource)被包含在晶片(chip)上。这些资源包含表示成块108的读取/抹除/编程供应电压(read/erase/program supply voltage)源以及状态机器(statemachine)109，其是被耦合到阵列100、解码器101、103及其它集成电路上的电路，而参与元件的操作。
而供应电压源108被以多种例子实现，如此技术中已知的使用供给泵(charge pump)、电压调节器(voltage regulator)、分压器(voltagedivider)与其相似者，以供应使用于读取、抹除与编程操作中的多种电压位准(level)，包含负电压。
状态机器109支援读取、抹除与编程操作，包含根据本发明的位元组抹除。如此技术中已知的状态机器109可藉由使用特殊目的逻辑电路(special-purpose logic circuitry)而被实行。在可供选择的实例中，控制器包括一通用处理器(general purpose processor)，其可被实行在相同的集成电路上，且此集成电路执行一电脑程式，以控制元件的操作。在另一实例中，特殊目的逻辑电路以及一通用处理器的组合可被用于状态机器的履行。
在图1所示的实例中，一页面图库(page map store)110被耦合至状态机器109。在此实施例中的页面图库110可包括用于前述页面图资料的暂时储存的静态随机存取记忆体(Static Random Access Memory，SRAM)型记忆体。在其它实施例中，可以在数个字元线102中与字元线相连的数个闩(latch)或暂存器(register)实行页面图库110，以如前述储存字元线旗标(flag)。
在图1所示的集成电路可包含其它未绘示的零件。举例来说，在图1所示的零件可以是在一晶片(chip)系统单晶片(SOC)集成电路上的一部分系统，而晶片系统单晶片集成电路是在相同晶片上有一通用处理器、静态动态随机存取记忆体(SDRAM)、传递(communication)电路以及其它类似者。
请参阅图2所示，是依照本发明一实施例的支援垂直页面的一记忆阵列的结构示意图。在本实施例中的阵列包含四个扇区(sector)，标示为扇区1、扇区2、扇区3与扇区4。每个扇区包括八个块，在扇区2中标示成B0～B7，以在阵列中有四个列与八个行。在每个扇区中有64个字元线经过所有八个块并沿着列延伸。在每个扇区中有耦合至32个总体的金属位元线MBLs的64个局部的位元线LBLs在每一块中沿着行延伸。沿着行延伸的位元线在这四个扇区中经过相应的块。八个未绘示的输入/输出结构IO被耦合至相应的32个总体位元线以供应个别行的八个块，而每一个输入/输出结构IO均包含一感测放大器与一资料输入结构。
请参阅图3所示，是图2所示的阵列中单一块如块B2的结构图。这个块包含耦合至64个字元线301、302…、364的64列记忆胞。同样地，这个块包含耦合至64个局部位元线400、401、402…的64行记忆胞。在较佳实例中，局部位元线400、401、402…藉由开关用于每一块的晶体管被耦合至一集合的总体的金属位元线(未绘示)以便两行记忆胞共享单一总体的金属位元线。因此，显示在图2与图3中的结构(configuration)的特征如下：
页面尺寸：64WL*1BL*8IO＝512位元(bits)＝64位元组(byte)
扇区尺寸：64WL*64LBL*8IO＝32K位元＝4K位元组
阵列尺寸：4扇区*4K位元组＝16K位元组
在一较佳实例中，可以用氮化只读记忆体(NROM)技术实现块中的记忆胞。氮化只读记忆体技术，也就是已知的半导体-氧化物-氮化物-氧化物-半导体(semiconductor-oxide-nitride-oxide-semiconductor，SONOS)技术。请见美国专利第6011725号作为这种氮化只读记忆体技术的描述。在其它实例中，可采用更典型的以浮置闸极电荷储存结构为基础的电子可抹除可编程只读记忆体(EEPROM)记忆胞。举例来说，用于元件中的PACAND型浮置闸极记忆胞可从新竹的旺宏电子股份有限公司得到。
而在氮化只读记忆体的实例中，可在相同实例中的记忆胞两侧上储存资料。在其它实例中，资料是被储存在单一侧。资料被储存在单一侧时，在一垂直页面中每一块提供一行位元如行375到每一行位元组。因此，在扇区2中的一垂直页面中的这行位元组是包含从八个块B0～B7中的每一个而来的单一行位元。资料被储存在氮化只读记忆胞的两侧时，用于抹除目的的垂直页面是两位元组宽，因为供应到字元线与共享的局部位元线的抹除电位(erase potential)将抹除耦合至共享的局部位元线的每一记忆胞的单一侧。
对一个使用氮化只读记忆胞的阵列而言，编程、抹除与再度编程的电位显示在以下的表格中。
| 被选字元线 | 被选位元线(汲极) | 被选位元线(源极) | 未被选字元线 | 未被选位元线 | |
| 编程 | 11.5V | 5～8V | 0V | 0V | 浮置 |
| 抹除 | -3V | 8V | 浮置 | 1V(0V) | 浮置 |
| 再度编程 | 11.5V | 5V | 0V | 0V | 浮置 |
如上表所示，对编程程序而言，设定一被选字元线为约11.5伏特。设定一被选位元线在一第一编程脉冲(pulse)为5伏特，并在后续脉冲增加至约8伏特的一最终阶段。未被选字元线与未被选位元线则被设定成接地电位。在一再度编程操作中，在一些实例中供应具有5伏特位元线电位的一单一脉冲而无一接续的编程验证步骤(verify step)。在可选择的实例中，一编程顺序包括一编程脉冲、编程验证与对失败位元所执行的再试(retry)。
在一抹除程序中，被选字元线接受约-3伏特的电位，被选位元线接受约8伏特的电位，而未被选字元线接受约1伏特的电位或接地，未被选位元线则被提供成浮置。抹除情形则大致绘示于图4中。
请参阅图4所示，是本发明实施例的供应到一垂直页面的一位元组抹除程序中的电位图，显示一记忆胞的一块，其包括一第一列410、一第二列420以及一最后列430。该第二列420包含储存一被选位元组的资料的记忆胞，且被选列的字元线421接受约-3伏特的一电位。第一列410的字元线411与最后列430的字元线431接受约1伏特的一抹除禁止电压(eraseinhibit voltage)。在被选页面中胞行的位元线430接受约8伏特的一抹除电位。
在第二列的记忆胞422将以图4中所供应的抹除电位而被抹除。在相同行中的记忆胞包括第一列上的记忆胞412与最后列上的记忆胞432将因供应至位元线的高电位而遭受行应力(column stress)，这些位元线是共享抹除胞。所以可理解在耦合至与被抹除记忆胞一样使用一位元线的未被选字元线的列中，“应力”会有导致记忆胞的启始电压(threshold voltage，VT)发生一变动。
根据本发明的位元组抹除演算(algorithm)接在用一编程验证动作抹除电位的应用后，以测试被压的记忆胞(stressed memory cell)。如果被压的记忆胞遭受启始电压上的一变动足以移动定限(threshold)超出在记忆胞中编程的资料的可接受的范围，则胞接受一再度编程脉冲以恢复资料。
依照本发明在垂直页面上用于控制位元组抹除程序的一演算被显示在图5中。在图5所示的步骤中，这个程序开始一抹除指令(command)(步骤500)，在第一步骤中，选择一字元线以及供应负电压解码，以在扇区中提供被选字元线上的一负电压以及其余字元线上的抹除禁止电压(步骤501)。接着，供应一抹除脉冲至耦合在储存被选位元组的记忆胞的位元线(步骤502)。在供应抹除脉冲之后，以及藉由读取被抹除胞中的资料来执行抹除验证动作，以确保成功的抹除，其是藉由在一规定位准(level)下的一启始电压表示，譬如是例如约0.5伏特以下(步骤503)。如果被选位元组没有通过抹除验证，则程序回至步骤502以重复抹除脉冲直到成功抹除发生，或是执行一最大量的再试。如果被选位元组通过步骤503的抹除验证动作，则读取与绘制页面资料在一暂时储存器(temporary storage)中，譬如记录具有一被编程启始电压VT的记忆胞的位址(步骤504)。举例来说，在每一记忆胞的单一位元中，被编程启始电压VT是一高电压位准以表示一资料值“0”，如大于3伏特。
对每一记忆胞的单一位元而言，只需要在图(map)中有位址。可藉由于暂时储存晶载(on-chip)中储存补偿(offset)位址或是在扇区中藉由在具有相对于每一字元线的一旗标的一逻辑结构中设定字元线旗标，来储存位址。同样地，这种图可构成储存在页面中的实际资料，其可藉由简单地读取与比较而在一验证动作期间被使用。如果每一胞超过单一位元被储存，其是以多重编程启始电压VT’s表示，则需要在图中储存位址与编程资料值。
在产生图之后，对具有一编程(高)启始电压VT的记忆胞执行一编程验证操作，譬如那些储存资料”0”的记忆胞(步骤505)。如果任一记忆胞编程验证操作失败的话，会供应一再度编程脉冲至失败记忆胞(步骤506)。重复验证操作直到图中的所有记忆胞通过，或是执行一最大量的再试，而此时即结束抹除程序(步骤507)。
在编程验证期间，供应一较用于读取操作高的字元线电压，以保留一高启始电压VT裕度(margin)。
在刚描述过的氮化只读记忆体实例中，在供应接地或小正电压至扇区中的未被选字元线时，本发明的页面/列解码器的例子必须能够供应一负电压至一被选字元线。而支援这种性能的一字元线驱动器(driver)的一实例显示在图6中。在图6中的驱动器包含一输出阶段(stage)含有与n型通道(n-channel)晶体管601串联的p型通道(p-channel)晶体管600位于p型通道晶体管600的源极上的一供应节点AVXPK以及n型通道晶体管601的源极上的一供应节点PNVBK之间。被驱动器驱动的字元线WL被耦合至p型通道晶体管600以及n型通道晶体管601的汲极间的节点。一输入阶段包含与n型通道晶体管603、604与605串联的p型通道晶体管602。p型通道晶体管602与n型通道晶体管605的闸极在一闩排列中被耦合至字元线WL上的输出节点。n型通道晶体管603有其耦合至一参考电压(referencevoltage)如VDD的闸极以及在一射地-基地(cascode)功能中动作。n型通道晶体管604有其耦合至参考电位RDMGNB的闸极，此一参考电位是在一较晶体管603的闸极上的参考电压低的位准。从位址解码逻辑(addressdecoding logic)供应至驱动器的输入WLB被供应于晶体管603的源极与晶体管604的汲极之间的节点。同样地，输入WLB被耦合至输出阶段中的n型通道晶体管601的闸极。位于n型通道晶体管603与p型通道晶体管602之间的节点被耦合至输出阶段中的p型通道晶体管600的闸极。图6的驱动器的接点(terminal)上的电压被显示在以下的表格中。
| 被选字元线 | 未被选字元线 | |
| AVXPK | 0V | 0V |
| PNVBK | -3V | -3V |
| WLB | VDD | -3V |
本发明以氮化只读记忆体技术为基础提供一种在快闪记忆体中的像位元组抹除能力(byte-wise erase-ability)，其具有几乎与应用浮置闸极的电子可抹除可编程只读记忆体一样优异的持久力(endurance)。再者，也可在功效上达成其它记忆胞技术的改进。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (33)
1、一种集成电路元件，其特征在于其包括：
一记忆阵列，包括多数个字元线与多数个位元线，该记忆阵列被装配以支援多数个垂直页面，该些垂直页面包含多数个记忆胞位元组宽集合，该些记忆胞位元组宽集合被耦合在该些字元线中相应的该些字元线，且该记忆阵列与该些垂直页面的其它该些记忆胞位元组宽集合一样被耦合在该些位元线中的该些位元线；
一解码电路，耦合在该记忆阵列，该解码电路每次藉由在该些字元线中选择一字元线定址一位元组，且该些位元线与该些垂直页面的其它该些记忆胞位元组宽集合一样是用于抹除程序；以及
一控制器，耦合在该解码电路，以控制被耦合至一被选的单一字元线并被储存在记忆胞中的一被选页面中的至少一被选位元组的抹除，该控制器包含用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞中储存的资料的一电路，以供应抹除电位至储存该至少一位元组的记忆胞，并在供应抹除电位至储存该至少一位元组的记忆胞之后，用以验证该被选页面中耦合至除了已藉由绘图维持定限的该被选的单一字元线以外的字元线的记忆胞，以及用以供应编程电位至该被选页面中未通过验证的记忆胞。
2、根据权利要求1所述的集成电路元件，其特征在于其中所述的记忆阵列包括：
多数个扇区，个别的该些扇区包含多数个块，个别的该些块包含多数个可编程可抹除记忆胞，配置于沿着该些字元线的多数个列以及沿着该些位元线的多数个行中；
其中该些记忆胞位元组宽集合包含来自该些块中每一该些块的单一记忆胞，以及其中该些位元线与该些垂直页面的其它该些记忆胞位元组宽集合一样在独特的该些扇区的该组块中的每一块中包含单一被选位元线。
3、根据权利要求1所述的集成电路元件，其特征在于其中所述的该些记忆胞位元组宽集合包含8个记忆胞。
4、根据权利要求1所述的集成电路元件，其特征在于其包括一暂时储存器，以及其中用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞的该电路包含逻辑以读取该被选页面中的资料，并用以储存该暂时储存器中具有一被编程定限位准(threshold level)的记忆胞的位址。
5、根据权利要求1所述的集成电路元件，其特征在于其包括一暂时储存器，该暂时储存器包括多数个字元线旗标，以及用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞的该电路包含逻辑以读取该被选页面中的资料，并为了耦合至该暂时储存器中具有一被编程定限位准的记忆胞的字元线，设定该些字元线旗标中的旗标。
6、根据权利要求1所述的集成电路元件，其特征在于其包括一暂时储存器，以及其中用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞的该电路包含逻辑以读取该被选页面中的资料，并用以储存该暂时储存器中的读取资料。
7、根据权利要求1所述的集成电路元件，其特征在于其中用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞的该电路，在该电路供应抹除电位至该被选位元组之后执行。
8、根据权利要求1所述的集成电路元件，其特征在于其中用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞的该电路，在该电路供应抹除电位至该被选位元组之前执行。
9、根据权利要求1所述的集成电路元件，其特征在于其中该至少一被选位元组包含一位元组。
10、根据权利要求1所述的集成电路元件，其特征在于其中两行该些记忆胞被耦合至该些位元线中的每一该些位元线，以及在一独特的字元线上耦合至一独特的位元线的该两行中的记忆胞藉由供应至该独特的字元线与该独特的位元线的抹除电位被抹除，以及其中该至少一被选位元组包含两位元组以及该垂直页面是两位元宽。
11、根据权利要求1所述的集成电路元件，其特征在于其中所述的该些记忆胞包括电荷可编程记忆胞。
12、根据权利要求1所述的集成电路元件，其特征在于其中所述的该些记忆胞包括氮化只读记忆胞。
13、根据权利要求1所述的集成电路元件，其特征在于其中所述的该些记忆胞包括浮置闸极记忆胞。
14、根据权利要求1所述的集成电路元件，其特征在于其中所述的控制器包括一状态机器，以及电压供应电路。
15、根据权利要求1所述的集成电路元件，其特征在于其中所述的抹除电位包括在耦合在储存该被选位元组的该些记忆胞的一字元线上的一负电压以及在耦合在储存该被选位元组的该些记忆胞的该位元线上的一正电压。
16、根据权利要求1所述的集成电路元件，其特征在于其中所述的控制器包含电路，以供应该抹除电位至耦合在储存该被选位元组的该些记忆胞的一字元线上以及耦合在储存该被选位元组的该些记忆胞的该位元线上，并用以供应抹除禁止电位到该被选页面中的该些字元线中的其它字元线。
17、根据权利要求1所述的集成电路元件，其特征在于其中所述的控制器包含电路，以供应该抹除电位至耦合在储存该被选位元组的该些记忆胞的一字元线上以及耦合在储存该被选位元组的该些记忆胞的该位元线上，并用以浮动到未耦合至储存该被选位元组的该些记忆胞的该些位元线中的其它位元线。
18、一种位元组抹除的方法，是在可编程可抹除的一记忆阵列中实行，该记忆阵列包括多数个可编程可抹除记忆记忆胞配置成列与行，以及具有沿着一列耦合至该些记忆胞的多数个字元线以及沿着一行耦合至该些记忆胞的多数个位元线，该些字元线与该些位元线被装配以支援多数个垂直页面，该些垂直页面包含多数个记忆胞位元组宽集合，该些记忆胞位元组宽集合被耦合在该些字元线中相应的该些字元线，且与该些垂直页面的其它该些记忆胞位元组宽集合一样被耦合在该些位元线中的该些位元线，其特征在于该方法包括以下步骤：
藉由选择一字元线以及该些位元线中与该些垂直页面的其它该些记忆胞位元组宽集合一样的位元线，在一被选垂直页面中为了抹除程序每次定址至少一被选位元组；
绘制在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞中的资料；
供应抹除电位至储存该至少一位元组的记忆胞；以及
在供应抹除电位至储存该至少一位元组的记忆胞之后，验证该被选页面中耦合至除了已藉由绘图维持定限的该被选的单一字元线以外的字元线的记忆胞，并供应编程电位至该被选页面中未通过验证的记忆胞。
19、根据权利要求18所述的方法，其特征在于其中所述的记忆阵列包括：
多数个扇区，个别的该些扇区包含多数个块，个别的该些块包含多数个可编程可抹除记忆胞，配置于沿着该些字元线的列以及沿着该些位元线的行中；
其中该些记忆胞位元组宽集合包含来自该些块中每一该些块的单一记忆胞，以及其中该些位元线与该些垂直页面的其它该些记忆胞位元组宽集合一样在独特的该些扇区的该组块中的每一块中包含单一被选位元线。
20、根据权利要求18所述的方法，其特征在于其中所述的该些记忆胞位元组宽集合包含8个记忆胞。
21、根据权利要求18所述的方法，其特征在于其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞中的资料的绘制包含读取该被选页面中的资料，并储存暂时储存器中具有一被编程定限位准的记忆胞的位址。
22、根据权利要求18所述的方法，其特征在于其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞中的资料的绘制包含读取该被选页面中的资料，并为了耦合至暂时储存器中具有一被编程定限位准的记忆胞的字元线，在多数个字元线旗标中设定旗标。
23、根据权利要求18所述的方法，其特征在于其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞中的资料的绘制包含读取该被选页面中的资料，并在暂时储存器中储存读取资料。
24、根据权利要求18所述的方法，其特征在于其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞中的资料的绘制被在供应抹除电位至该被选位元组之后执行。
25、根据权利要求18所述的方法，其特征在于其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合的记忆胞中的资料的绘制被在供应抹除电位至该被选位元组之前执行。
26、根据权利要求18所述的方法，其特征在于其中该至少一被选位元组包含一位元组。
27、根据权利要求18所述的方法，其特征在于其中两行该些记忆胞被耦合至该些位元线中的每一该些位元线，以及在一独特的字元线上耦合至一独特的位元线的该两行中的记忆胞藉由供应至该独特的字元线与该独特的位元线的抹除电位被抹除，以及其中该至少一被选位元组包含两位元组以及该垂直页面是两位元宽。
28、根据权利要求18所述的方法，其特征在于其中所述的该些记忆胞包括电荷可编程记忆胞。
29、根据权利要求18所述的方法，其特征在于其中所述的该些记忆胞包括氮化物金氧半导记忆胞。
30、根据权利要求18所述的方法，其特征在于其中所述的该些记忆胞包括浮置闸极记忆胞。
31、根据权利要求18所述的方法，其特征在于其中所述的抹除电位包括在耦合在储存该被选位元组的该些记忆胞的一字元线上的一负电压以及在耦合在储存该被选位元组的该些记忆胞的该位元线上的一正电压。
32、根据权利要求18所述的方法，其特征在于其中供应该抹除电位包括供应抹除电压至耦合在储存该被选位元组的该些记忆胞的一字元线上以及耦合在储存该被选位元组的该些记忆胞的该位元线上，并供应抹除禁止电位到该些字元线中的其它字元线。
33、根据权利要求18所述的方法，其特征在于其中供应该抹除电位包括供应抹除电压至耦合在储存该被选位元组的该些记忆胞的一字元线上以及耦合在储存该被选位元组的该些记忆胞的该位元线上，并浮动到该些位元线中的其它位元线。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US51282103P | 2003-10-20 | 2003-10-20 | |
| US60/512,821 | 2003-10-20 | ||
| US10/726,124 US6868009B1 (en) | 2003-10-20 | 2003-12-02 | Flash memory device with byte erase |
| US10/726,124 | 2003-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1610124A true CN1610124A (zh) | 2005-04-27 |
| CN100423130C CN100423130C (zh) | 2008-10-01 |
Family
ID=34279023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100594364A Expired - Lifetime CN100423130C (zh) | 2003-10-20 | 2004-06-22 | 集成电路元件与位元组抹除的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6868009B1 (zh) |
| CN (1) | CN100423130C (zh) |
| TW (1) | TWI232458B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102347076A (zh) * | 2010-07-27 | 2012-02-08 | 旺宏电子股份有限公司 | 记忆元件和与非门快闪记忆体的选取记忆热载子注射方法 |
| CN101584005B (zh) * | 2006-10-13 | 2012-08-29 | 桑迪士克股份有限公司 | 非易失性存储器中的经分割擦除及擦除验证 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353242A (ja) * | 2004-06-14 | 2005-12-22 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ書き込み方法 |
| US7206230B2 (en) | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
| US7973366B2 (en) | 2006-02-13 | 2011-07-05 | Macronix International Co., Ltd. | Dual-gate, sonos, non-volatile memory cells and arrays thereof |
| US8997255B2 (en) * | 2006-07-31 | 2015-03-31 | Inside Secure | Verifying data integrity in a data storage device |
| US8352752B2 (en) * | 2006-09-01 | 2013-01-08 | Inside Secure | Detecting radiation-based attacks |
| US20080061843A1 (en) * | 2006-09-11 | 2008-03-13 | Asier Goikoetxea Yanci | Detecting voltage glitches |
| US20080285368A1 (en) * | 2007-05-17 | 2008-11-20 | Macronix International Co., Ltd. | Method for nrom array word line retry erasing and threshold voltage recovering |
| US8750049B2 (en) | 2010-06-02 | 2014-06-10 | Stmicroelectronics International N.V. | Word line driver for memory |
| JP2013206510A (ja) * | 2012-03-29 | 2013-10-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR20160059174A (ko) * | 2014-11-18 | 2016-05-26 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US9633737B2 (en) | 2014-11-18 | 2017-04-25 | SK Hynix Inc. | Semiconductor device |
| US10741249B1 (en) * | 2019-03-26 | 2020-08-11 | Synopsys, Inc. | Word all zero memory |
| FR3107139B1 (fr) * | 2020-02-06 | 2022-07-29 | St Microelectronics Rousset | Dispositif de mémoire EEPROM et procédé d’écriture correspondant |
| US11586896B2 (en) * | 2020-03-02 | 2023-02-21 | Infineon Technologies LLC | In-memory computing architecture and methods for performing MAC operations |
| US11694733B2 (en) | 2021-08-19 | 2023-07-04 | Apple Inc. | Acceleration of in-memory-compute arrays |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646890A (en) | 1996-03-29 | 1997-07-08 | Aplus Integrated Circuits, Inc. | Flexible byte-erase flash memory and decoder |
| JP3920501B2 (ja) * | 1999-04-02 | 2007-05-30 | 株式会社東芝 | 不揮発性半導体記憶装置及びそのデータ消去制御方法 |
| EP1067557B1 (en) | 1999-06-22 | 2005-02-02 | STMicroelectronics S.r.l. | Flash compatible EEPROM |
| US6258668B1 (en) * | 1999-11-24 | 2001-07-10 | Aplus Flash Technology, Inc. | Array architecture and process flow of nonvolatile memory devices for mass storage applications |
| US6400603B1 (en) | 2000-05-03 | 2002-06-04 | Advanced Technology Materials, Inc. | Electronically-eraseable programmable read-only memory having reduced-page-size program and erase |
| US6850438B2 (en) * | 2002-07-05 | 2005-02-01 | Aplus Flash Technology, Inc. | Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations |
-
2003
- 2003-12-02 US US10/726,124 patent/US6868009B1/en not_active Expired - Lifetime
-
2004
- 2004-05-11 TW TW093113137A patent/TWI232458B/zh not_active IP Right Cessation
- 2004-06-22 CN CNB2004100594364A patent/CN100423130C/zh not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101584005B (zh) * | 2006-10-13 | 2012-08-29 | 桑迪士克股份有限公司 | 非易失性存储器中的经分割擦除及擦除验证 |
| CN102347076A (zh) * | 2010-07-27 | 2012-02-08 | 旺宏电子股份有限公司 | 记忆元件和与非门快闪记忆体的选取记忆热载子注射方法 |
| CN102347076B (zh) * | 2010-07-27 | 2014-08-20 | 旺宏电子股份有限公司 | 记忆元件和与非门快闪记忆体的选取记忆热载子注射方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI232458B (en) | 2005-05-11 |
| CN100423130C (zh) | 2008-10-01 |
| TW200515420A (en) | 2005-05-01 |
| US6868009B1 (en) | 2005-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11756627B2 (en) | Semiconductor memory device | |
| CN1610124A (zh) | 集成电路元件与位元组抹除的方法 | |
| CN1283005C (zh) | 半导体存储设备 | |
| US7336531B2 (en) | Multiple level cell memory device with single bit per cell, re-mappable memory block | |
| US7701765B2 (en) | Non-volatile multilevel memory cell programming | |
| CN1045350C (zh) | 非易失性半导体存储器件及其过写入补救方法 | |
| US8085592B2 (en) | Charge-trap flash memory device with reduced erasure stress and related programming and erasing methods thereof | |
| CN1941204A (zh) | 同时编程与编程验证的非易失性存储器 | |
| CN1892912A (zh) | 页面缓冲器和非易失性存储器设备 | |
| US8493782B2 (en) | Memory device and program method thereof | |
| US8391080B2 (en) | Erase voltage reduction in a non-volatile memory device | |
| CN1926637A (zh) | 编程非易失性存储器 | |
| CN104835526B (zh) | 将数据写入至闪存的方法及相关的记忆装置与闪存 | |
| CN1319234A (zh) | 具有内部刷新的快擦写存储器阵列 | |
| CN108241473B (zh) | 存取闪存的方法及相关的控制器 | |
| CN1487530A (zh) | 非易失性存储装置 | |
| US20090010071A1 (en) | Nonvolatile memory device and erasing method | |
| CN1179366C (zh) | 存储多位的数据的非易失性半导体存储器 | |
| JPH06215584A (ja) | 不揮発性半導体記憶装置およびこれを用いた記憶システム | |
| US7295475B2 (en) | Flash memory programming using an indication bit to interpret state | |
| US6930927B2 (en) | Line selector for a matrix of memory elements | |
| US7817478B2 (en) | Erase degradation reduction in non-volatile memory | |
| CN1776822A (zh) | 非易失性记忆体的编程方法及装置 | |
| KR20100022229A (ko) | 불휘발성 메모리 소자 및 그 동작 방법 | |
| JP7181984B1 (ja) | 半導体装置および消去方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20081001 |