CN101295542B - 快闪存储装置的控制电路与操作快闪存储装置的方法 - Google Patents

快闪存储装置的控制电路与操作快闪存储装置的方法 Download PDF

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Abstract

提供了一种操作快闪存储装置的方法，该快闪存储装置具有第一区域及第二区域，其中，该第一区域的编程状态及擦除状态与该第二区域的编程状态及擦除状态相反。该方法包括：接收编程命令；当该所接收的编程命令是用以编程该第二区域的命令时，反相该编程数据；以及将该反相编程数据编程至该第二区域中。

Description

快闪存储装置的控制电路与操作快闪存储装置的方法
技术领域
本发明涉及一种快闪存储装置，以及更特别地，涉及一种具有数据区域及文件配置表(FAT)区域的快闪存储器的控制电路，以及一种操作该快闪存储装置的方法。
背景技术
在快闪存储装置中，擦除/写入(E/W)循环特性对于可靠性来说是重要的因素。该E/W循环特性用以决定快闪存储装置的擦除操作及编程操作的次数的实质限制。此实质限制随着快闪存储装置的较高密度而进一步增加。最近，已提出一种多层单元(MLC)技术。在该MLC技术中，将单元状态划分成两个以上的状态，并且可在单个单元中存储两个或更多位的数据。然而，当将该MLC技术应用于所述快闪存储装置时，该E/W循环的限制变得更加严重。
可通过适当地配置数据所要写入的位置来减少该局部E/W循环压力。亦即，如果连续写入数据，则该E/W循环压力集中在先前块中。可通过以均匀方式在几个位置上写入数据来减少在特定位置上的E/W循环压力。此方法可减少在该特定块上的E/W压力的集中。因此，可在某种程度上解决该大部分块所遭遇的E/W循环限制问题。
上述方法在该数据区域中是有效的，然而在该FAT区域中是无效的。该数据区域是指数据所存储的存储器区域，而该FAT区域是指信息(例如：在该数据区域中的数据的位置)所存储的存储器区域。因此，只在写入新数据时，在该数据区域上执行擦除操作。另一方面，每当改变在该数据区域中的数据状态时，必须在该FAT区域上执行数据更新操作。因此，该FAT区域比该数据区域更易受E/W循环压力的影响。
当操作方案不同时，在该FAT区域中的E/W循环压力的弱点变得严重。在该快闪存储装置中，以页为基础执行编程操作，然而以块为基础执行擦除操作。多个页定义一个块。在该数据区域中，以″1″表示擦除状态，此表示电流流动，因为该擦除状态具有负阈值电压。以″0″表示编程状态，此表示没有电流流动，因为该编程状态具有正阈值电压。亦即，″1″的状态表示没有数据被写入。因此，在该数据区域的情况中，每当加入新数据时，只需以页为基础执行额外的编程。另一方面，由于与其它系统(例如，操作系统)的兼容性，对该FAT区域的约定与对该数据区域的约定相反。亦即，以″0″表示擦除状态及以″1″表示编程状态。因此，当加入一些数据时，执行擦除操作以将该FAT区域的某些区域从″0″状态改变成为″1″状态。然而，因为以块为基础执行该擦除操作，所以不可能只对所需区段执行该擦除操作。亦即，对整个FAT区域执行该擦除操作，然后执行该编程操作以更新数据。
基于这些理由，该E/W循环特性在该FAT区域中倾向于比在该数据区域中更重要。如图1所述，当该E/W循环压力增加时，在单元内所流动的电流的量逐渐减少。更特别地，当编程图1中的所有单元时，在刷新状态110中的漏极电流电平充分高于读出电平100，然而在该循环后的状态120较低以至于接近该读出电平100。即使交替地编程单位单元，虽然在刷新状态130中的漏极电流电平充分高于该读出电平100，然而在该循环后的状态140也较低，以至于减少了离该读出电平100的间隙。通常，当编程所有单元时，最小量的单元电流流动。如图1所述，当电流电平因该E/W循环压力而变得比该页面缓冲器的读出电平低时，可能造成覆盖编程(over-program)问题。
发明内容
在一实施例中，提供了一种操作快闪存储装置的方法，该快闪存储装置具有第一区域及第二区域，该第一区域的编程状态及擦除状态与该第二区域的编程状态及擦除状态相反。该方法包括：接收编程命令；当所接收的编程命令是用以编程该第二区域的命令时，将该编程数据反相；以及将该反相编程数据编程至该第二区域中。
在另一实施例中，提供了一种快闪存储装置的控制电路，该快闪存储装置包括具有第一区域及第二区域的单元阵列，该第一区域的编程状态及擦除状态与该第二区域的编程状态及擦除状态相反。该控制电路包括：旗标(flag)单元；旗标单元页面缓冲器，被配置成用以控制该旗标单元的操作；主页面缓冲器，被配置成用以控制该单元阵列的操作；以及数据反相器，被配置成用以在预定条件下将被输入至该主页面缓冲器的数据反相。
附图说明
图1示出了在快闪存储装置中的刷新状态及循环后的漏极电极的变化。
图2示出了依据本发明的实施例的操作快闪存储装置的方法的流程图。
图3示出了依据本发明的实施例的快闪存储装置的读取操作的流程图。
图4示出了依据本发明的实施例的快闪存储装置的控制电路的电路图。
图5示出了用以解释图4所述的控制电路的编程操作的电路图。
图6示出了用以解释图4所述的控制电路的读取操作的电路图。
【主要组件符号说明】
100        读出电平
110        刷新状态
120        循环后的状态
130        刷新状态
140        循环后的状态
410        主单元阵列
411        单元串
412        位线
420        旗标单元阵列
430        主页面缓冲器
431        选择/偏压单元
432        预充电单元
433        锁存单元
434        第一数据输入/输出(I/O)线
435        第二数据输入/输出(I/O)线
436        晶体管
437        晶体管
438        反相器
440        旗标单元页面缓冲器
441        旗标控制信号单元
442        路径控制单元
442a       第一开关
442b       第二开关
443        第一控制线
444        第二控制线
445        反相器
450        数据反相器
451        晶体管
452        反相器
453        数据反相输入线
454        数据输入线
510        箭头
520        箭头
610        箭头
620        箭头
A          节点
BLe        偶数位线
BLo        奇数位线
FLAG_MRST  旗标控制信号
PGM        控制信号
PGMb       控制信号
Q          输出节点
S0         读出节点
具体实施方式
图2示出了依据本发明的实施例的快闪存储装置的编程操作的流程图。参考图2，当输入编程命令时(步骤210)，该快闪存储装置确定该所输入的编程命令是否是用以编程FAT块的命令(步骤220)。该编程命令包括用以编程FAT块的命令及用以编程数据区域的命令。在该数据区域中，分别以″0″及″1″来表示编程状态及擦除状态。在该FAT块中，分别以″1″及″0″来表示编程状态及擦除状态。虽然此实施例涉及FAT块，但是本发明亦可应用至其中分别以″1″及″0″来表示该编程状态及该擦除状态的其它区域。
在步骤240中，当在步骤220中的该所输入的编程命令是用以编程该数据区域的命令时，编程该数据区域。亦即，将经由页面缓冲器所输入的数据编程至单元阵列的指定页面中。在步骤230中，当在步骤220中的该所输入的编程命令是用以编程该FAT块的命令时，将数据反相并输入至该页面缓冲器中。在步骤250中，将该反相数据编程至该FAT区域中。如以上所述，该FAT区域中的″0″表示没有数据被写入，亦即，该FAT区域处于擦除状态中。因此，每当输入数据时，在先前块中首先执行擦除操作。依据本实施例，对输入数据的反相使得不需要在该先前块中执行该擦除操作。同时，甚至在该读取操作中的数据输出前也反相该数据。因此，一旦编程该FAT块，则立即在旗标单元中分别存储该相应信息。当依据该相应信息对该FAT块执行读取操作时，在输出前再次反相该数据。以此方式，可以将表示在该FAT块上已执行了该编程操作的信息存储在旗标单元中。亦即，一旦编程了该FAT块，则也编程了该旗标单元。此后，当接收读取命令时，确定是否已编程该旗标单元。如果该旗标单元处于编程状态中，则将该读取命令视为关于该FAT块的读取操作。结果，将该数据反相并然后输出。另一方面，如果确定该旗标单元处于非编程状态中，则将该读取命令视为关于该数据区域的读取操作。因此，输出该数据而不反相。
图3示出了依据本发明的实施例的快闪存储装置的读取操作的流程图。参考图3，当输入读取命令(步骤310)时，执行读取操作(步骤320)。该读取命令包括用以读取数据区域的命令及用以读取FAT块的命令。在步骤330中，确定是否要在该FAT块上执行该读取操作。如以上所述，可通过读出该旗标单元是否被编程来实现此确定。亦即，当该旗标单元处于编程状态中时，将此视为对该FAT块的读取操作。另一方面，当该旗标单元处于非编程状态中时，将此视为对该数据区域的读取操作。在步骤340中，当要读取该FAT块时，反相该输出数据。在步骤350中，输出该反相数据。另一方面，当要读取该数据区域时，输出该数据而不反相。
图4示出了依据本发明的实施例的快闪存储装置的控制电路的电路图。该控制电路包括旗标单元阵列420、主页面缓冲器430、旗标单元页面缓冲器440及数据反相器450。该旗标单元阵列420对应于主单元阵列410的存储单元。该主页面缓冲器430控制该主单元阵列410的操作，并执行锁存操作。该旗标单元页面缓冲器440控制该旗标单元阵列420的操作，并执行锁存操作。该数据反相器450对该主页面缓冲器430的输入数据进行反相。
该主单元阵列410包括多个单元串411。所述单元串411的每一单元串包括串联连接的选择晶体管及存储单元。所述单元串411的每一单元串连接至对应位线412，并经由该位线412连接至该主页面缓冲器430。在本实施中，该位线412包括偶数位线BLe及奇数位线BLo。一对偶数位线BLe及奇数位线BLo连接至该主页面缓冲器430的单个页面缓冲器。该旗标单元阵列420具有与该主单元阵列410相似的单元串结构。
该主页面缓冲器430包括选择/偏压单元431、预充电单元432及锁存单元433。该选择/偏压单元431选择该偶数位线BLe及该奇数位线BLo中的一个，并施加偏压至该位线412。该预充电单元432对该位线412预充电。该锁存单元433锁存数据。经由读出节点S0连接该选择/偏压单元431、该预充电单元432及该锁存单元433。该锁存单元433连接至输出节点Q。该数据反相器450经由第一及第二数据输入/输出(I/O)线434及435连接至该输出节点Q。通过晶体管436切换该第一数据I/O线434，并且该第二数据I/O线435连接至反相器438。因此，经由该第二数据I/O线435反相数据。
该旗标单元页面缓冲器440具有与该主页面缓冲器430相似的配置。不同之处在于，另外提供了旗标控制信号单元441及路径控制单元442。该旗标控制信号单元441依据旗标控制信号FLAG_MRST来确定该旗标单元页面缓冲器440的输出节点(Q)的状态。该旗标控制信号FLAG_MRST处于高电平状态以编程该FAT块，以及处于低电平状态以编程该数据区域。该路径控制单元442依据该旗标单元420是否已被编程来控制在该主页面缓冲器430中的数据转移路径。为此目的，该路径控制单元442包括第一开关442a及第二开关442b。该第一开关442a是n-沟道MOS晶体管，而该第二开关442b是p-沟道MOS晶体管。通常输入控制信号PGMb至该第一及第二开关442a及442b的栅极。该第一开关442a具有连接至该输出节点Q的漏极及连接至节点A的源极。该第二开关422b具有接收控制信号PGM的漏极及连接至该节点A的源极。该节点A连接至第一控制线443及第二控制线444。该第一及第二控制线443及444控制该主页面缓冲器430的晶体管436及437。反相器445被配置在该第一控制线443上，以反相该节点A的状态。
该数据反相器450连接至该主页面缓冲器430。该数据反相器450包括从该主页面缓冲器430的I/O线延伸的数据输入线454。此外，该数据反相器450进一步包括晶体管451、反相器452及数据反相输入线453。该晶体管451受控于该旗标控制信号FLAG_MRST，以及该反相器452串联连接至该晶体管451。该数据反相输入线453连接至该反相器452。当输入用于编程的数据时，如果该旗标控制信号FLAG_MRST处于高电平状态，则输入数据被该反相器452反相且经由该数据反相输入线453而输出。另一方面，如果该旗标控制信号FLAG_MRST处于低电平状态，则经由该数据输入线454转移数据而不反相。
图5示出了用以解释图4所述的控制电路的编程操作的电路图。参考图5，在编程该数据区域期间，施加逻辑高电平的编程控制信号PGM及逻辑低电平的旗标控制信号FLAG_MRST。该数据反相器450的晶体管451截止，以便经由该数据输入线454输入数据。因为施加了逻辑低电平的旗标控制信号FLAG_MRST，所以该旗标单元页面缓冲器440的输出节点Q变成低电平状态，然而该节点A因该路径控制单元442的操作而变成高电平状态。因为该节点A处于该高电平状态，所以该主页面缓冲器430的晶体管436导通。如箭头510所示，经由该数据反相器450的数据输入线454及该主页面缓冲器430的第一数据I/O线434输入该数据而不反相。依据该输入数据，以页面单位对该主单元阵列410执行该编程操作。因为施加了逻辑低电平的旗标控制信号FLAG_MRST，所以该旗标单元页面缓冲器440的输出节点Q变成高电平状态。
在编程该FAT块期间，施加逻辑高电平的编程控制信号PGM及逻辑高电平的旗标控制信号FLAG_MRST。因此，该数据反相器450的晶体管451导通，以便经由该数据反相输入线453输入该反相数据。因为该旗标控制信号FLAG_MRST处于该高电平状态，所以该旗标单元页面缓冲器440的输出节点Q变成低电平状态，然而该节点A因该路径控制单元442的操作而变成高电平状态。因为该节点A处于该高电平状态，所以该主页面缓冲器430的晶体管436导通。如箭头520所示，经由该数据反相器450的反相输入线453及该主页面缓冲器430的第一数据I/O线434输入该反相数据。依据该反相数据，以页面单位对该主单元阵列410执行该编程操作。因为施加了该逻辑高电平的旗标控制信号FLAG_MRST，所以该旗标单元页面缓冲器440的输出节点Q变成低电平状态，并且编程对应于该FAT块的编程页面的旗标单元420。以此方式，因为在编程该FAT区域期间输入该反相数据，所以可通过只编程该加入数据而将该数据加入至该FAT区域，而不对该整个FAT块执行该擦除操作。
图6示出了用以解释图4所述的控制电路的读取操作的电路图。参考图6，依据读取命令执行读取操作，在该主页面缓冲器430的输出节点Q中存储该读取数据。在该读取操作期间，施加逻辑低电平的编程控制信号PGM及逻辑低电平的旗标控制信号FLAG_MRST。因此，该数据反相器450的晶体管451截止。如果该旗标单元页面缓冲器440的输出节点Q处于高电平状态，则该读取操作涉及该数据区域。在此情况中，该主页面缓冲器430的晶体管436导通。如箭头610所示，经由该主页面缓冲器430的第一数据I/O线434及该数据反相器450的数据输入线454输出该数据而不反相。如果已编程该旗标单元420且因此该旗标单元页面缓冲器440的输出节点Q处于该低电平状态，则该读取操作涉及该FAT块。在此情况中，该晶体管437导通。如箭头620所示，经由该主页面缓冲器430的第二数据I/O线435及该数据反相器450的数据输入线454输出该反相数据。
在加入该数据至具有与该数据区域的编程状态及擦除状态相同的FAT区域期间，只可以编程该加入数据，而不以块来执行该擦除操作，从而改善了该E/W循环特性。此外，可在该FAT区域中更新该数据而不执行该擦除操作，从而提高了该FAT区域的数据更新速度。
虽然以关于特定实施例描述了本发明，但是对于本领域技术人员来说明显的是，在不背离有所附权利要求书限定的本发明的精神和范围的情况下，可以做出各种变化和修改。
对相关申请的交叉引用
本申请要求于2007年4月24日所提交的韩国专利申请第10-2007-0039715号的优先权，其全部内容通过参照而被合并于此。

Claims (12)

1.一种操作快闪存储装置的方法，该快闪存储装置具有第一区域及第二区域，该方法包括：
接收编程命令，编程数据与该编程命令相关；
如果该所接收的编程命令是用以编程该第二区域的命令，则反相该编程数据；
将该反相编程数据编程至该第二区域中，
其中，第一状态表示在该第一区域中的编程状态及在该第二区域中的擦除状态，以及第二状态表示在该第一区域中的擦除状态及在该第二区域中的编程状态；以及
如果编程该第二区域，则编程旗标单元。
2.如权利要求1所述的方法，其中，该第一区域是数据区域，并且该第二区域是文件配置表FAT区域。
3.如权利要求1所述的方法，进一步包括：
如果该编程命令是用以编程该第一区域的命令，则输入该编程数据而不反相该编程数据。
4.如权利要求1所述的方法，进一步包括：
接收读取命令；
依据该所接收的读取命令执行读取操作，以获得读取数据；
如果该读取命令是用以读取该第二区域的命令，则反相该读取数据；以及
输出该反相读取数据。
5.如权利要求4所述的方法，其中，根据该旗标单元的状态来确定该读取命令是否与读取该第二区域有关。
6.如权利要求5所述的方法，其中，如果该旗标单元处于编程状态，则确定该读取命令为用以读取该第二区域的命令。
7.一种快闪存储装置的控制电路，该快闪存储装置包括具有第一区域及第二区域的单元阵列，该控制电路包括：
旗标单元阵列，具有多个旗标单元；
存储单元阵列，具有多个存储单元；
旗标单元页面缓冲器，被配置成用以控制所述旗标单元的操作；
主页面缓冲器，被配置成用以控制所述存储单元的操作；以及
数据反相器，被配置成用以在预定条件下反相被输入至该主页面缓冲器的数据，
其中，第一状态表示在该第一区域中的编程状态及在该第二区域中的擦除状态，以及第二状态表示在该第一区域中的擦除状态及在该第二区域中的编程状态。
8.如权利要求7所述的控制电路，其中，该第一区域是数据区域，并且该第二区域是文件配置表FAT区域。
9.如权利要求8所述的控制电路，其中，该数据反相器包括：
晶体管，被配置成响应于旗标控制信号而进行切换；以及
反相器，串联连接至该晶体管。
10.如权利要求7所述的控制电路，其中，该主页面缓冲器包括：
第一数据输入/输出线，如果对该第一区域执行读取操作，则经由该第一数据输入/输出线输出数据而不反相；以及
第二数据输入/输出线，如果对该第二区域执行读取操作，则经由该第二数据输入/输出线输出反相数据。
11.如权利要求10所述的控制电路，进一步包括：
反相器，串联连接至该第二数据输入/输出线，以反相从该第二区域所读取的数据。
12.如权利要求10所述的控制电路，其中，如果该旗标单元处于编程状态，则连接该第二数据输入/输出线。
CN2008100933234A 2007-04-24 2008-04-18 快闪存储装置的控制电路与操作快闪存储装置的方法 Expired - Fee Related CN101295542B (zh)

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