JP2008258640A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】高耐圧MISFET形成領域HN、HPのフィールド酸化膜4上に酸化シリコン膜5cを形成する。その結果、このフィールド酸化膜4上に形成される寄生MOSの閾値電位を上げることができる。また、高耐圧MISFETのゲート電極FG上に低耐圧MIFETのゲート電極となる多結晶シリコン膜111が形成された状態で、低耐圧MISFETの閾値調整用の不純物注入を行う。その結果、前記不純物は、高耐圧MISFETゲート電極FG内に留まり、NBT現象の発生を抑制することができる。
【選択図】図36
Description
本実施形態の半導体集積回路装置の製造方法を図1〜図22を用いて工程順に説明する。
次いで、レジスト膜R2を除去した後、1200℃の熱処理を施すことによりn型アイソレーション領域6(n型ウエル6)およびp型ウエル7を形成する(図5)。なお、本実施の形態においては、容量素子形成領域CAのフィールド酸化膜4、4a下に、p型ウエル7を形成したが、n型ウエル6を形成してもよい。
実施の形態1においては、MISFETの形成領域LN、LP、HN、HP間の分離にフィールド酸化膜4を用いたが、溝内に埋め込まれた酸化膜を用いて分離を行ってもよい。
本実施形態の半導体集積回路装置の製造方法を図34〜図39を用いて工程順に説明する。
2 酸化シリコン膜
3 窒化シリコン膜
4 フィールド酸化膜
4a フィールド酸化膜
5 ゲート絶縁膜
5a 酸化シリコン膜
5b 酸化シリコン膜
5c 酸化シリコン膜
5d ゲート絶縁膜
5f 酸化シリコン膜
6 n型アイソレーション領域(n型ウエル)
7 p型ウエル
8 p型電界緩和層
8b p型ウエル
8c p型ウエル
8d 半導体領域
9 n型電界緩和層
9b n型ウエル
9c n型ウエル
9d 半導体領域
10 多結晶シリコン膜
11 多結晶シリコン膜
13 n−型半導体領域
14 p−型半導体領域
16s サイドウォール膜
17 n+型半導体領域(ソース、ドレイン領域)
18 p+型半導体領域(ソース、ドレイン領域)
104 酸化シリコン膜
104a 酸化シリコン膜
111 多結晶シリコン膜
111b 多結晶シリコン膜
FG ゲート電極
SG ゲート電極
SZ 層間絶縁膜
U 溝
C 容量素子
UE 上部電極
LE 下部電極
R1〜R10 レジスト膜
M1 第1層配線
CA 容量素子形成領域
HN 高耐圧nチャネル型MISFET形成領域
HP 高耐圧pチャネル型MISFET形成領域
LN 低耐圧nチャネル型MISFET形成領域
LP 低耐圧pチャネル型MISFET形成領域
Qn1 低耐圧nチャネル型MISFET
Qn2 高耐圧nチャネル型MISFET
Qp1 低耐圧pチャネル型MISFET
Qp2 高耐圧pチャネル型MISFET
Claims (7)
- 半導体基板に形成されたMISFETを有する半導体集積回路装置であって、
(a)前記半導体基板に形成され、且つ、酸化シリコン膜からなる第1絶縁膜と、
(b)前記半導体基板上に形成された前記MISFETのゲート絶縁膜と、
(c)前記ゲート絶縁膜上に形成された前記MISFETのゲート電極と、
(d)前記半導体基板に形成され、且つ、前記MISFETのソースおよびドレイン領域の一部となる第1半導体領域と、
(e)前記第1半導体領域よりも高い不純物濃度を有し、前記半導体基板に形成され、且つ、前記MISFETのソースおよびドレイン領域の一部となる第2半導体領域と、
を有し、
前記第1半導体領域は、前記第2半導体領域を囲むようにして形成され、且つ、前記半導体基板との接合位置が前記第1絶縁膜よりも深い位置まで形成されており、
前記第1絶縁膜は、前記半導体基板に形成された溝内に、研磨処理されて埋め込まれるようにして形成されており、
前記ゲート絶縁膜は、前記半導体基板上に形成された第2絶縁膜と、前記第2絶縁膜上に形成され、且つ、前記第2絶縁膜よりも膜厚の厚い第3絶縁膜とを含み、
前記第2絶縁膜および前記第3絶縁膜は酸化シリコン膜からなり、
前記MISFETのゲート長方向において、前記第3絶縁膜は、その端部が前記第1絶縁膜上に位置するように堆積して形成されており、
前記MISFETのゲート長方向において、前記ゲート電極の両端部は前記第3絶縁膜を介して前記第1絶縁膜上に位置していることを特徴とする半導体集積回路装置。 - 半導体基板に形成されたMISFETを有する半導体集積回路装置であって、
(a)前記半導体基板に形成され、且つ、酸化シリコン膜からなる第1絶縁膜と、
(b)前記半導体基板上に形成された前記MISFETのゲート絶縁膜と、
(c)前記ゲート絶縁膜上に形成された前記MISFETのゲート電極と、
(d)前記半導体基板に形成され、且つ、前記MISFETのソースおよびドレイン領域の一部となる第1半導体領域と、
(e)前記第1半導体領域よりも高い不純物濃度を有し、前記半導体基板に形成され、且つ、前記MISFETのソースおよびドレイン領域の一部となる第2半導体領域と、
を有し、
前記第1半導体領域は、前記第1絶縁膜および前記第2半導体領域を囲むようにして形成されており、
前記第1絶縁膜は、前記半導体基板に形成された溝内に、研磨処理されて埋め込まれるようにして形成されており、
前記ゲート絶縁膜は、前記半導体基板上に形成された第2絶縁膜と、前記第2絶縁膜上に形成され、且つ、前記第2絶縁膜よりも膜厚の厚い第3絶縁膜とを含み、
前記第2絶縁膜および前記第3絶縁膜は酸化シリコン膜からなり、
前記MISFETのゲート長方向において、前記第3絶縁膜は、その端部が前記第1絶縁膜上に位置するように堆積して形成されており、
前記MISFETのゲート長方向において、前記ゲート電極の両端部は前記第3絶縁膜を介して前記第1絶縁膜上に位置していることを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置において、
前記MISFETは、そのゲート長方向において、チャネル領域、前記第1半導体領域、前記第1絶縁膜および前記第2半導体領域の順に形成されていることを特徴とする半導体集積回路装置。 - 請求項1,2または3記載の半導体集積回路装置において、
前記第1半導体領域および前記第2半導体領域は、p型の導電型を示す不純物で構成されていることを特徴とする半導体集積回路装置。 - 請求項1,2または3記載の半導体集積回路装置において、
前記第1半導体領域および前記第2半導体領域は、n型の導電型を示す不純物で構成されていることを特徴とする半導体集積回路装置。 - 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、
前記MISFETは、液晶表示装置駆動用の回路の一部を構成していることを特徴とする半導体集積回路装置。 - 請求項1〜6のいずれか1項に記載の半導体集積回路装置において、
前記ゲート電極は、多結晶シリコン膜と、前記多結晶シリコン膜上に形成されたシリサイド膜とを含む構造であることを特徴とする半導体集積回路装置。
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