CN116133366A - 半导体结构及其制备方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其制备方法，涉及半导体技术领域，包括：衬底；字线结构，字线结构在衬底上沿第一方向延伸且在第二方向间隔排布，第二方向与第一方向垂直；间隔结构，间隔结构位于字线结构上方，间隔结构包括第一间隔层和空气间隙，第一间隔层设置在间隔结构的底部，空气间隙设置在第一间隔层的上方，在第二方向上，空气间隙位于第一间隔层之间；以及，接触插塞，设置在间隔结构之间。在间隔结构中设置有第一间隔层和空气间隙，从而提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体结构及其制备方法。
背景技术
随着半导体集成电路器件特征尺寸的不断缩小，DRAM(动态随机存储器)制程技术到20nm左右，对于制程的制作工艺需要更高的要求。在DRAM的array(存储阵列)工艺过程中，由于制程尺寸的不断缩小，工艺技术的进步，对于绝缘层的绝缘性能也在不断提升。
现有的电容接触孔结构中，通过采用导电介质填充到接触孔中，相邻的两个接触孔之间通过氮化硅起到间隔作用，为了减小导电介质间产生寄生电容，需要增加大氮化硅的厚度来实现，导致接触孔的尺寸减小，电容与有源区之间的导通率会受到影响。
因此，在保持电容与有源区导通率的情况下，如何增加电容节点接触间电阻，减小电介质间产生寄生电容，是当前亟待解决的问题。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法，以解决如何在保持电容与有源区导通率的情况下，增加电容节点接触间电阻，减小电介质间产生寄生电容的技术问题。
为解决上述问题，本发明实施例提供了一种半导体结构，包括：
衬底；
字线结构，所述字线结构在所述衬底上沿第一方向延伸且在第二方向间隔排布，所述第二方向与所述第一方向垂直；
间隔结构，所述间隔结构位于所述字线结构上方，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；以及，
接触插塞，设置在所述间隔结构之间。
在其中一个实施例中，所述字线结构包括栅介质层和栅电极；所述栅介质层位于衬底的沟槽的侧壁，所述栅电极位于所述栅介质层内；
所述第一间隔层位于所述栅介质层的上方，且在第二方向上，所述第一间隔层位于所述栅电极的两侧。
在其中一个实施例中，所述空气间隙至少包括两个，且在第二方向间隔排布；所述第一间隔层至少包括两个，且在第二方向间隔排布。
在其中一个实施例中，在第二方向上，至少两个所述空气间隙位于两个所述第一间隔层之间。
在其中一个实施例中，所述间隔结构包括氮化硅，所述第一间隔层包括氧化硅，所述间隔结构的底部形成NON结构。
在其中一个实施例中，所述接触插塞包括依次设置在所述衬底上的第一导电结构和第二导电结构。
在其中一个实施例中，所述第一导电结构包括多晶硅；所述第二导电结构包括金属钨和/或金属钛。
在其中一个实施例中，所述第一导电结构的表面与所述第一间隔层的表面平齐；所述第二导电结构的表面与所述空气间隙的表面平齐。
本发明还提供了一种半导体结构的制备方法，包括：
提供衬底；所述衬底上形成有沿第一方向延伸且在第二方向间隔排布的字线结构，所述第二方向与所述第一方向垂直；
在所述字线结构的上方形成间隔结构，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；
在所述间隔结构之间形成接触插塞。
在其中一个实施例中，所述在所述字线结构的上方形成间隔结构，包括：
在字线结构之间形成台阶状的绝缘结构，所述绝缘结构之间形成第一开口，所述第一开口包括上部和下部，所述第一开口上部的宽度小于所述第一开口下部的宽度；
在所述第一开口内依次沉积第一介质层和间隙层，其中，所述第一介质层填充所述第一开口下部并覆盖所述第一开口上部的侧壁，所述间隙层覆盖所述第一开口上部侧壁的第一介质层的侧壁；
沉积第二介质层，所述第二介质层填充所述第一开口上部；
去除所述间隙层，形成空气间隙。
在其中一个实施例中，形成空气间隙之后还包括：形成密封层，所述密封层覆盖所述空气间隙和第二介质层的上方，将所述空气间隙封口；
以密封层为掩膜，刻蚀所述绝缘结构并暴露所述衬底，形成第二开口，在所述第二开口底部侧壁形成第一间隔层。
在其中一个实施例中，形成第一间隔层后还包括，在所述第二开口侧壁形成第三介质层。
在其中一个实施例中，所述在所述第一开口内依次沉积第一介质层和间隙层，包括：
形成填充所述第一开口下部、所述第一开口上部的侧壁以及所述绝缘结构的顶面的第一介质层；
刻蚀去除所述绝缘结构顶面的第一介质层；
沉积覆盖所述绝缘结构和所述第一介质层的顶面、以及所述第一开口上部的底部和侧壁的间隙层；
刻蚀去除部分所述间隙层，保留位于所述第一开口上部侧壁的第一介质层侧壁的间隙层。
在其中一个实施例中，所述沉积第二介质层，包括：
形成填充所述第一开口上部且覆盖所述绝缘结构、所述第一介质层和所述间隙层的顶面的第二介质层；
通过平坦化工艺暴露所述绝缘结构；
通过刻蚀绝缘结构之间的第一介质层和第二介质层暴露所述间隙层的顶面。
在其中一个实施例中，所述在字线结构之间形成台阶状的绝缘结构，包括：
在所述衬底表面沉积第四介质层；
在所述第四介质层的表面形成台阶状的第一掩膜，其中，所述第一掩膜沿第一方向延伸且在第二方向间隔排布，在第二方向上，所述第一掩膜处于字线结构之间；
刻蚀所述第四介质层并暴露所述衬底，以形成台阶状的绝缘结构。
在其中一个实施例中，所述在所述第四介质层的表面形成台阶状的第一掩膜，包括：
在所述第四介质层的表面形成第一掩膜层；
在所述第一掩膜层的表面形成台阶状的第二掩膜，其中，所述第二掩膜沿第一方向延伸且在第二方向间隔排布，所述第二掩膜处于相邻两个所述字线结构之间；
刻蚀所述第一掩膜层形成台阶状的第一腌膜。
在其中一个实施例中，所述在所述第一掩膜层的表面形成台阶状的第二掩膜，包括：
在所述第一掩膜层的表面依次形成第二掩膜层、牺牲层和抗反射涂层；
基于图形化的光刻胶在所述抗反射涂层和牺牲层形成第三开口；
形成覆盖所述抗反射涂层、以及所述第三开口的底部和侧壁的第五介质层；
去除所述第三开口底部的第五介质层、所述牺牲层顶面的所述抗反射涂层和第五介质层后，去除牺牲层形成第三掩膜；
基于所述第三掩膜刻蚀第二掩膜层形成第一沟槽；
形成覆盖第三掩膜的顶面和侧壁、以及所述第一沟槽的第六介质层；
去除所述第三掩膜的顶面以及所述第一沟槽的第六介质层，在第三掩膜的侧壁形成第六介质层；所述第三掩膜与所述第六介质层形成第四掩膜；
刻蚀第二掩膜层形成台阶状的第二掩膜。
在其中一个实施例中，采用自动对准双重曝光工艺形成覆盖所述抗反射涂层、以及所述第三开口的底部和侧壁的第五介质层；
和/或，采用自动对准双重曝光工艺形成覆盖第三掩膜的顶面和侧壁、以及所述第一沟槽的第六介质层。
本发明提供的半导体结构，包括：衬底；字线结构，所述字线结构在衬底上沿第一方向延伸且在第二方向间隔排布，所述第二方向与所述第一方向垂直；间隔结构，所述间隔结构位于字线结构上方，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；以及，接触插塞，设置在所述间隔结构之间。
本发明提供的半导体结构中，在间隔结构中设置有第一间隔层和空气间隙，从而提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
本发明提供的半导体结构的制备方法，包括：提供衬底；所述衬底上形成有沿第一方向延伸且在第二方向间隔排布的字线结构，所述第二方向与所述第一方向垂直；在所述字线结构的上方形成间隔结构，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；在所述间隔结构之间形成接触插塞。
本发明提供的半导体结构的制备方法中，在字线结构上方的衬底上形成间隔结构，其中，间隔结构包括设置在其中的第一间隔层和空气间隙，通过第一间隔层和空气间隙提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时，增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中半导体结构的结构示意图；
图2为本发明实施例提供的半导体结构的制备方法的流程图；
图3为本发明实施例提供的半导体结构的制备方法的形成间隔结构的流程图；
图4为-图19为本发明实施例提供的半导体结构的制备方法各步骤所呈现的结构示意图；
图20-图28为本发明实施例提供的半导体结构的制备方法中形成台阶状的绝缘结构各步骤所呈现的结构示意图。
图标：100’-衬底；200’-位线结构；300’-字线结构；400’-间隔结构；500’-接触插塞；
40-第四介质层；41-绝缘结构；60-第一掩膜层；61-第一掩膜；70-第二掩膜层；71-第二掩膜；72-第一沟槽；81-光刻胶；82-抗反射涂层；83-牺牲层；84-第五介质层；85-第六介质层；
100-衬底；200-字线结构；210-栅介质层；220-栅电极；300-位线结构；400-间隔结构；401-空气间隙；402-第一间隔层；411-第一开口；412-第二开口；500-接触插塞；510-第一导电结构；520-第二导电结构；600-第一介质层；700-间隙层；800-第二介质层；801-第三开口；900-密封层；910-第三介质层。
具体实施方式
下面将结合实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图1所示，为现有技术中的半导体结构的结构示意图，其中，包括衬底100’，沿第一方向延伸且在第二方向上间隔设置的字线结构200’，沿第二方向延伸且在第一方向上间隔设置的位线结构300’，其中，在平行于第二方向的截面内，相邻两个字线结构200’之间形成电容接触孔，并通过设置于衬底100’上的间隔结构400’隔开，电容接触孔中填充有接触插塞500’。为减小接触插塞500’之间产生的寄生电容，需控制间隔结构400’的厚度，从而导致不能扩大接触孔尺寸，影响导通率。
参见图19所示，图中的X所示方向为第一方向，图中的Y所示方向为第二方向。本发明实施例提供了一种半导体结构，具体包括：
衬底100；衬底100还可以包括字线结构200。可以理解的是，在衬底100中还可以形成有浅沟槽隔离结构、掺杂区或者其它公知的半导体结构等，本申请对此不做限定。此外，图中未标注的相关结构，可以为公知的半导体结构等(例如形成电容接触孔所需的相关结构)，本申请对此不做限定。
字线结构200，字线结构200在衬底100上沿第一方向延伸且在第二方向间隔排布，第二方向与第一方向垂直。
间隔结构400，间隔结构400位于字线结构200上方，具体是指，在第二方向的截面上，字线结构200处于衬底100内，而间隔结构400位于字线结构200的上方。其中，间隔结构400包括第一间隔层402和空气间隙401，第一间隔层402设置在间隔结构400的底部，空气间隙401设置在第一间隔层402的上方，在第二方向上，空气间隙401位于第一间隔层402之间；需要说明的是，间隔结构400包括氮化硅，第一间隔层包括氧化硅，其中，第一间隔层402处于间隔结构400的底部，在底部形成NON的结构，空气间隙401处于第一间隔层402的上方。
以及，接触插塞500，设置在间隔结构400之间。
需要说明的是，由于空气具有良好的绝缘性和较小的介电系统，因此，通过在电容接触孔间的间隔结构400中的上部形成空气间隙401，可以降低接触插塞500之间的耦合效应。同时，在间隔结构400的下部内设置第一间隔层402，且第一间隔层402的材料与间隔结构400的材质不同，因此，可以在形成不同材质交替的结构形式，从而进一步提高电容接触孔之间的电阻。
本实施例提供的半导体结构中，在间隔结构400中设置有第一间隔层402和空气间隙401，从而提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
衬底设有沿第一方向的沟槽，字线结构200包括栅介质层210和栅电极220；栅介质层210位于衬底100的沟槽的侧壁，栅电极220位于栅介质层210内；第一间隔层402位于栅介质层210的上方，且在第二方向上，第一间隔层402位于栅电极220的两侧。
在其中一个实施例中，空气间隙401至少包括两个，且在第二方向上间隔排布；同时，第一间隔层402至少包括两个，且在第二方向上间隔排布。在第二方向上，至少两个空气间隙401位于两个第一间隔层402之间。
在其中一个实施例中，空气间隙401的数量为多个，且在第二方向间隔排布；具体是指，在间隔结构400的内部，空气间隙401可以有多个，且多个空气间隙401在第二方向上间隔排布，可以进一步地增大电容接触孔之间的电阻。
同时，第一间隔层402的数量为多个，且在第二方向间隔排布。也即，在间隔结构400的底部的内部，第一间隔层402也可以具有多个，且多个第一间隔层402在第二方向上间隔排布，同样可以起到增大电容接触孔之间电阻的作用。
在其中一个实施例中，还包括位线结构300，位线结构300在衬底100上沿第二方向延伸并在第一方向上间隔排布。其中，衬底100上设有位线结构300，位线结构300沿第二方向延伸，且在第一方向上间隔排布，位线结构300与间隔结构400交叉布置，从而在位线结构300和间隔结构400之间形成电容接触孔。
位线结构300包括位线导电层和位线绝缘层，其中，位线导电层可以包括非金属导电层和金属层。其中非金属导电层可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，金属层可包括铝、钨、铜、钦铝合金或其他适合的低电阻金属导电材料，而位线绝缘层可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，但不以此为限。
在其中一个实施例中，第一间隔层402的表面低于位线结构300的表面。具体地，间隔结构400中的第一间隔层402的上表面低于位线结构300的上表面。
在其中一个实施例中，接触插塞500包括依次设置在衬底100上的第一导电结构510和第二导电结构520。需要说明的是，第一导电结构510与第二导电结构520的材料不同。其中，第一导电结构510的材料可以选用但不限于多晶硅，多晶硅与有源区具有较好的粘附性，可以有效的将有源区和第二导电结构520连接起来，第二导电结构520的材料可以选用但不限于金属钨和/或金属钛。
在其中一个实施例中，第一导电结构510的表面与第一间隔层402的表面平齐；第二导电结构520的表面与空气间隙401的表面平齐。
基于同一发明构思，本发明实施例还提供了半导体结构的制备方法，参见图2所示，半导体结构的制备方法具体包括：
步骤S10，提供衬底100；衬底100上形成有沿第一方向延伸且在第二方向间隔排布的字线结构200，第二方向与第一方向垂直。
步骤S20，在字线结构200的上方形成间隔结构400，间隔结构400包括第一间隔层402和空气间隙401，第一间隔层402设置在间隔结构400的底部，空气间隙401设置在第一间隔层402的上方，在第二方向上，空气间隙401位于第一间隔层402之间。
步骤S30，在间隔结构400之间形成接触插塞500。
本实施例中，在半导体结构的制备方法中，在字线结构200上方的衬底100上形成间隔结构400，其中，间隔结构400包括设置在其中的第一间隔层402和空气间隙401，通过第一间隔层402和空气间隙401提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时，增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
本实施例中，衬底100可为硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。
其中，间隔结构400选用但不限于氮化硅材质，第一间隔层402可以采用但不限于氧化硅材质。
在其中一个实施例中，步骤S20，参见图3所示，在字线结构200的上方形成间隔结构400，包括：
步骤S210，参见图4所示，在字线结构200之间形成台阶状的绝缘结构41，绝缘结构41之间形成第一开口411，第一开口411包括上部和下部，第一开口411上部的宽度小于第一开口411下部的宽度；其中，台阶状的绝缘结构41的材料可以包括但不限于氧化硅。
步骤S220，在第一开口411内依次沉积第一介质层600和间隙层700，其中，第一介质层600填充第一开口411下部、以及覆盖第一开口411上部的侧壁，间隙层700覆盖第一开口411上部侧壁的第一介质层600的侧壁；第一介质层600的材料可以包括但不限于氮化硅，间隙层700的材料可以包括但不限于碳。
步骤S230，沉积第二介质层800，第二介质层800填充第一开口411上部；其中，第二介质层800可以选用与第一介质层600相同的材料，即也可以选用但不限于氮化硅材质。
步骤S240，去除间隙层700，形成空气间隙401。
步骤S250，形成密封层900，密封层900覆盖空气间隙401和第二介质层800的上方，将空气间隙401封口，以密封层为掩膜，刻蚀绝缘结构并暴露衬底，形成第二开口412，在第二开口412底部侧壁形成第一间隔层；其中，密封层900可以选用与第一介质层600和第二介质层800相同的材料，即也可以选用但不限于氮化硅材质。
步骤S260，参见图16及图17所示，在第二开口412侧壁形成第三介质层。刻蚀绝缘结构41并暴露衬底100形成第二开口412后，在第二开口412的侧壁形成第三介质层910。其中，第三介质层910可以选用与第二介质层800相同的材料，即选用但不限于氮化硅材质。
在其中一个实施例中，步骤S220，在第一开口411内依次沉积第一介质层600和间隙层700，包括：
参见图5及图6所示，其中，图5为在平行于字线结构200方向的剖面图，图6为在平行于位线结构300方向的剖面图。形成填充第一开口411下部、第一开口411上部的侧壁以及绝缘结构41的顶面的第一介质层600；具体的，可以选用沉积方法形成上述的第一介质层600，其中，沉积方法可以包括化学气相沉积法(atmospheric pressure CVD，简称APCVD)、低压化学气相沉积法(low pressure CVD，简称LPCVD)、等离子体增强型化学气相沉积法(plasma-enhanced CVD，简称PECVD)、高密度等离子体化学气相沉积法(high-densityplasma CVD,简称HDP-CVD)、自由基增强型化学气相沉积法(radical-enhanced CVD，简称RECVD)、原子层沉积法(atomic layer deposition，简称ALD)。
刻蚀去除绝缘结构41顶面的第一介质层600。
参见图7及图8所示，其中，图7为在平行于字线结构200方向的剖面图，图8为在平行于位线结构300方向的剖面图。沉积覆盖绝缘结构41和第一介质层600的顶面、以及第一开口411上部的底部和侧壁的间隙层700。
参见图9及图10所示，其中，图9为在平行于字线结构200方向的剖面图，图10为在平行于位线结构300方向的剖面图。刻蚀去除部分间隙层700(包括绝缘结构41和第一介质层600的顶面以及上部的底部的间隙层700)，保留位于第一开口411上部侧壁的第一介质层600侧壁的间隙层700。
在其中一个实施例中，步骤S230，沉积第二介质层800，包括：
参见图11所示，形成填充第一开口411上部且覆盖绝缘结构41、第一介质层600和间隙层700的顶面的第二介质层800；同样可以选用原子层沉积或者化学气相沉积的方法形成第二介质层800。
参见图12所示，通过平坦化工艺暴露绝缘结构41；具体地，平坦化工艺可以包括化学机械平坦化工艺，需要说明的是，还可以采用回刻工艺暴露绝缘结构41。
参见图13所示，通过刻蚀绝缘结构41之间的第一介质层600和第二介质层800暴露间隙层700的顶面。
在其中一个实施例中，参见图14所示，利用刻蚀工艺去除间隙层700。具体而言，通过刻蚀工艺去除间隙层700形成空气间隙401，形成的空气间隙401的尺寸约等于间隙层700的尺寸。
在其中一个实施例中，参见图15所示，形成密封层900，包括：
在空气间隙401上方形成密封层900，密封层900的高度大于绝缘结构41的顶面；同样可以选用原子层沉积或者化学气相沉积的方法形成密封层900。
通过平坦化工艺去除密封层900至暴露绝缘结构41的顶面。
在其中一个实施例中，在第二开口412侧壁形成第三介质层910，包括：
参见图16及图17所示，形成覆盖密封层900、以及第二开口412的底壁和侧壁的第三介质层910；同样可以选用原子层沉积或者化学气相沉积的方法形成第三介质层910。
参见图18所示，刻蚀去除密封层900的顶部以及第二开口412的底壁的第三介质层910。
在其中一个实施例中，参见图19所示，在间隔结构400之间形成接触插塞500包括：在衬底100上依次形成第一导电结构510和第二导电结构520，其中，第一导电结构510的材料包括但不限于多晶硅；第二导电结构520的材料包括但不限于金属钨和/或金属钛。
在其中一个实施例中，在字线结构200之间形成台阶状的绝缘结构41，包括：
参见图20所示，在衬底100表面沉积第四介质层40；其中，第四介质层40可以选用氧化硅材质。同样可以选用原子层沉积或者化学气相沉积的方法形成第四介质层40。
在第四介质层40的表面形成台阶状的第一掩膜61，其中，第一掩膜61沿第一方向延伸且在第二方向间隔排布，在第二方向上，第一掩膜处于字线结构200之间。
参见图4所示，刻蚀第四介质层40并暴露衬底100，以形成台阶状的绝缘结构41。
衬底100中的位线结构300包括导电层和设置在导电层外侧并包裹导电层的绝缘层，绝缘层的材料可以包括氮化硅。具体而言，本实施例中，由于第四介质层40与位线结构300的绝缘层的材料不同，因此，两者的刻蚀速率不同；在一个具体的示例中，刻蚀采用的刻蚀剂对第四介质层40和绝缘层的材料具有不同的刻蚀速率，例如，刻蚀采用的刻蚀剂对第四介质层40的材料的刻蚀速率大于对绝缘层的材料的刻蚀速率。因此，当第四介质层40被刻蚀并暴露衬底100时，绝缘层仅有小部分被刻蚀，即形成在保留位线结构300的前提下，形成对第四介质层40的刻蚀。
在其中一个实施例中，在第四介质层40的表面形成台阶状的第一掩膜61，包括：
参见图21及图22所示，其中，图21为在平行于字线结构200方向的剖面图，图22为在平行于位线结构300方向的剖面图。在第五介质层40的表面依次沉积第一掩膜层60、第二掩膜层70、牺牲层83和抗反射涂层82。其中，第一掩膜层60的材质包括但不限于碳，具体而言，同样可以选用原子层沉积或者化学气相沉积的方法形成第一掩膜层60；第二掩膜层70的材质包括但不限于氮氧化硅，牺牲层83的材质包括但不限于SOC。
参见图23所示，基于图形化的光刻胶81在抗反射涂层82和牺牲层83形成第三开口801。
参见图24所示，形成覆盖抗反射涂层82、以及第三开口801的底部和侧壁的第五介质层84；其中，第五介质层84的材料包括但不限于氧化硅，具体而言，同样可以选用原子层沉积或者化学气相沉积的方法形成第五介质层84。
参见图25所示，去除第三开口801底部的第五介质层84、牺牲层83顶面的抗反射涂层82和第五介质层84后，去除牺牲层83形成第三掩膜；基于第三掩膜刻蚀第二掩膜层70形成第一沟槽72。
参见图26所示，形成覆盖第三掩膜的顶面和侧壁、以及第一沟槽72的第六介质层85；其中，第六介质层85的材料包括但不限于氮化硅，可以选用原子层沉积或者化学气相原子层沉积或者化学气相沉积的方法形成第六介质层85。
去除第三掩膜的顶面以及第一沟槽72的第六介质层85，保留第三掩膜的侧壁的第六介质层85；第三掩膜与第六介质层85形成第四掩膜；
参见图27及图28所示，刻蚀第二掩膜层70在第一掩膜层60的表面形成台阶状的第二掩膜71。然后，去除第四掩膜。其中，第二掩膜71沿第一方向延伸且在第二方向间隔排布，第二掩膜71处于相邻两个字线结构200之间。
参见图20所示，其于上述的第二掩膜71刻蚀第一掩膜层60形成台阶状的第一腌膜。
本实施例中，利用台阶状的第二掩膜71刻蚀形成台阶状的第一掩膜61，可以利用刻蚀比，形成的第二掩膜71的上部与下部的高度可以不同，按需要进行多种选择。
在其中一个实施例中，采用自动对准双重曝光工艺形成覆盖抗反射涂层82、以及第三开口801的底部和侧壁的第五介质层84。
同时，也可以采用自动对准双重曝光工艺形成覆盖第三掩膜的顶面和侧壁、以及第一沟槽72的第六介质层85。
上述实施例中，可以采用干法刻蚀或湿法刻蚀工艺进行刻蚀，具体工艺和参数，本领域技术人员可以参考现有技术进行选择，这里不再赘述。
综上所述，本发明实施例提供的半导体结构，具体包括：衬底100；字线结构200，字线结构200在衬底100上沿第一方向延伸且在第二方向间隔排布，第二方向与第一方向垂直；间隔结构400，间隔结构400位于字线结构200上方，间隔结构400包括第一间隔层402和空气间隙401，第一间隔层402设置在间隔结构400的底部，空气间隙401设置在第一间隔层402的上方，在第二方向上，空气间隙401位于第一间隔层402之间；以及，接触插塞500，设置在间隔结构400之间。在间隔结构400中设置有第一间隔层402和空气间隙401，从而提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
本发明实施例提供的半导体结构的制备方法，包括：提供衬底100；衬底100上形成有沿第一方向延伸且在第二方向间隔排布的字线结构200，第二方向与第一方向垂直；在字线结构200的上方形成间隔结构400，间隔结构400包括第一间隔层402和空气间隙401，第一间隔层402设置在间隔结构400的底部，空气间隙401设置在第一间隔层402的上方，在第二方向上，空气间隙401位于第一间隔层402之间；在间隔结构400之间形成接触插塞500。在字线结构200上方的衬底100上形成间隔结构400，其中，间隔结构400包括设置在其中的第一间隔层402和空气间隙401，通过第一间隔层402和空气间隙401提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时，增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (18)
1.一种半导体结构，其特征在于，包括：
衬底；
字线结构，所述字线结构在所述衬底上沿第一方向延伸且在第二方向间隔排布，所述第二方向与所述第一方向垂直；
间隔结构，所述间隔结构位于所述字线结构上方，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；以及，
接触插塞，设置在所述间隔结构之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述字线结构包括栅介质层和栅电极；所述栅介质层位于衬底的沟槽的侧壁，所述栅电极位于所述栅介质层内；
所述第一间隔层位于所述栅介质层的上方，且在第二方向上，所述第一间隔层位于所述栅电极的两侧。
3.根据权利要求1所述的半导体结构，其特征在于，所述空气间隙至少包括两个，且在第二方向间隔排布；所述第一间隔层至少包括两个，且在第二方向间隔排布。
4.根据权利要求3所述的半导体结构，其特征在于，在第二方向上，至少两个所述空气间隙位于两个所述第一间隔层之间。
5.根据权利要求4所述的半导体结构，其特征在于，所述间隔结构包括氮化硅，所述第一间隔层包括氧化硅，所述间隔结构的底部形成NON结构。
6.根据权利要求1-5任一项所述的半导体结构，其特征在于，所述接触插塞包括依次设置在所述衬底上的第一导电结构和第二导电结构。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一导电结构包括多晶硅；所述第二导电结构包括金属钨和/或金属钛。
8.根据权利要求6所述的半导体结构，其特征在于，所述第一导电结构的表面与所述第一间隔层的表面平齐；所述第二导电结构的表面与所述空气间隙的表面平齐。
9.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；所述衬底上形成有沿第一方向延伸且在第二方向间隔排布的字线结构，所述第二方向与所述第一方向垂直；
在所述字线结构的上方形成间隔结构，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；
在所述间隔结构之间形成接触插塞。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述在所述字线结构的上方形成间隔结构，包括：
在字线结构之间形成台阶状的绝缘结构，所述绝缘结构之间形成第一开口，所述第一开口包括上部和下部，所述第一开口上部的宽度小于所述第一开口下部的宽度；
在所述第一开口内依次沉积第一介质层和间隙层，其中，所述第一介质层填充所述第一开口下部并覆盖所述第一开口上部的侧壁，所述间隙层覆盖所述第一开口上部侧壁的第一介质层的侧壁；
沉积第二介质层，所述第二介质层填充所述第一开口上部；
去除所述间隙层，形成空气间隙。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成空气间隙之后还包括：形成密封层，所述密封层覆盖所述空气间隙和第二介质层的上方，将所述空气间隙封口；
以密封层为掩膜，刻蚀所述绝缘结构并暴露所述衬底，形成第二开口，在所述第二开口底部侧壁形成第一间隔层。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，形成第一间隔层后还包括，在所述第二开口侧壁形成第三介质层。
13.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述在所述第一开口内依次沉积第一介质层和间隙层，包括：
形成填充所述第一开口下部、所述第一开口上部的侧壁以及所述绝缘结构的顶面的第一介质层；
刻蚀去除所述绝缘结构顶面的第一介质层；
沉积覆盖所述绝缘结构和所述第一介质层的顶面、以及所述第一开口上部的底部和侧壁的间隙层；
刻蚀去除部分所述间隙层，保留位于所述第一开口上部侧壁的第一介质层侧壁的间隙层。
14.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述沉积第二介质层，包括：
形成填充所述第一开口上部且覆盖所述绝缘结构、所述第一介质层和所述间隙层的顶面的第二介质层；
通过平坦化工艺暴露所述绝缘结构；
通过刻蚀绝缘结构之间的第一介质层和第二介质层暴露所述间隙层的顶面。
15.根据权利要求10-14任一项所述的半导体结构的制备方法，其特征在于，所述在字线结构之间形成台阶状的绝缘结构，包括：
在所述衬底表面沉积第四介质层；
在所述第四介质层的表面形成台阶状的第一掩膜，其中，所述第一掩膜沿第一方向延伸且在第二方向间隔排布，在第二方向上，所述第一掩膜处于字线结构之间；
刻蚀所述第四介质层并暴露所述衬底，以形成台阶状的绝缘结构。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述在所述第四介质层的表面形成台阶状的第一掩膜，包括：
在所述第四介质层的表面形成第一掩膜层；
在所述第一掩膜层的表面形成台阶状的第二掩膜，其中，所述第二掩膜沿第一方向延伸且在第二方向间隔排布，所述第二掩膜处于相邻两个所述字线结构之间；
刻蚀所述第一掩膜层形成台阶状的第一腌膜。
17.根据权利要求16所述的半导体结构的制备方法，其特征在于，所述在所述第一掩膜层的表面形成台阶状的第二掩膜，包括：
在所述第一掩膜层的表面依次形成第二掩膜层、牺牲层和抗反射涂层；
基于图形化的光刻胶在所述抗反射涂层和牺牲层形成第三开口；
形成覆盖所述抗反射涂层、以及所述第三开口的底部和侧壁的第五介质层；
去除所述第三开口底部的第五介质层、所述牺牲层顶面的所述抗反射涂层和第五介质层后，去除牺牲层形成第三掩膜；
基于所述第三掩膜刻蚀第二掩膜层形成第一沟槽；
形成覆盖第三掩膜的顶面和侧壁、以及所述第一沟槽的第六介质层；
去除所述第三掩膜的顶面以及所述第一沟槽的第六介质层，在第三掩膜的侧壁形成第六介质层；所述第三掩膜与所述第六介质层形成第四掩膜；
刻蚀第二掩膜层形成台阶状的第二掩膜。
18.根据权利要求17所述的半导体结构的制备方法，其特征在于，采用自动对准双重曝光工艺形成覆盖所述抗反射涂层、以及所述第三开口的底部和侧壁的第五介质层；
和/或，采用自动对准双重曝光工艺形成覆盖第三掩膜的顶面和侧壁、以及所述第一沟槽的第六介质层。
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