CN105280608B - 具有气隙的半导体器件及其制造方法 - Google Patents

具有气隙的半导体器件及其制造方法 Download PDF

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Abstract

一种半导体器件包括：第一插塞；位线，与第一插塞接触并且在第一插塞之上，以及在一个方向上延伸；第二插塞，包括与位线相邻的第一部分和与第一插塞相邻的第二部分；双气隙，设置在第二插塞的第一部分与位线之间，并且包括包围第二插塞的第一部分的第一气隙和与位线的侧壁平行的第二气隙；以及覆盖层，适于覆盖第一气隙和第二气隙。

Description

具有气隙的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2014年7月25日提交的申请号为10-2014-0095041的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
示例性实施例涉及一种半导体器件，且更具体而言，涉及一种具有气隙的半导体器件以及制造所述半导体器件的方法。
背景技术
半导体器件通常包括形成在相邻的导电结构之间的电介质材料。随着半导体器件的集成度增加，导电结构之间的距离变得更短，从而增加了寄生电容。寄生电容的增加可能破坏半导体器件的性能。
为了减小寄生电容，可以使用用于降低电介质材料的介电常数的方法。然而，所述方法在降低寄生电容上也具有限制，这是因为电介质材料具有高的介电常数值。
发明内容
各种实施例针对一种能够降低相邻的导电结构之间的寄生电容的半导体器件和一种用于制造所述半导体器件的方法。
根据一个实施例，一种半导体器件包括：第一插塞；位线，其与第一插塞耦接，提供在第一插塞之上，以及在一个方向上延伸；第二插塞，包括与位线相邻的第一部分和与第一插塞相邻的第二部分；双气隙，设置在第二插塞的第一部分与位线之间，并且包括第一气隙和第二气隙，其中，第一气隙包围第二插塞的第一部分，第二气隙与位线平行地延伸；以及覆盖层，其覆盖第一气隙和第二气隙。所述半导体器件还包括：第三气隙和第四气隙，其设置在第二插塞的第二部分与第一插塞之间，其中，第三气隙与第二气隙垂直地耦接，第四气隙与第一气隙垂直地耦接。所述半导体器件还包括：第三气隙，其设置在第二插塞的第二部分与第一插塞之间，其中，第三气隙与第二气隙垂直地耦接。第二气隙被包括在电介质间隔件中，以及其中，电介质间隔件与位线平行地延伸。电介质间隔件包括第一间隔件和第二间隔件，以及其中，第二气隙设置在第一间隔件与第二间隔件之间。第一间隔件和第二间隔件中的每个包括氮化硅。
根据另一个实施例，一种半导体器件包括：衬底，其包括第一区和第二区；第一插塞，其与第一区耦接；位线，其提供在第一插塞之上，并且与第一插塞耦接；第二插塞，其包括与位线相邻的第一部分和与第一插塞相邻的第二部分，其中，第二插塞与第二区耦接；第一气隙和第二气隙，其设置在第二插塞的第一部分与位线之间；第三气隙，其设置在第二插塞的第二部分与第一插塞之间；覆盖层，其覆盖第一气隙和第二气隙的上部；第三插塞，其提供在第二插塞之上；以及存储元件，其提供在第三插塞之上。第一气隙为环形并且包围第二插塞的第一部分，第二气隙为线形并且与位线平行地延伸。第三气隙从第二气隙延伸以形成延续。所述半导体器件还包括：第四气隙，其设置在第二插塞的第二部分与第三气隙之间，其中，第三气隙与第二气隙垂直地耦接，第四气隙与第一气隙垂直地耦接。所述半导体器件还包括：电介质间隔件，其与位线平行，并且从位线的侧壁之上延伸至第一插塞的侧壁之上，其中，第二气隙和第三气隙被包括在电介质间隔件中。电介质间隔件包括第一间隔件和第二间隔件，第二气隙和第三气隙设置在第一间隔件与第二间隔件之间。第一间隔件和第二间隔件中的每个包括氮化硅。所述半导体还包括层间电介质层，其具有暴露出衬底的第一区的第一开口，第一插塞设置在第一开口中并且通过间隙与第一开口的侧壁间隔开。所述半导体器件还包括：内衬层，其覆盖间隙的侧壁和底表面；柱体，其与内衬层间隔开并且从第一气隙与第二气隙之间延伸至间隙的中心；第一间隔件，其与位线平行地延伸，并且与内衬层耦接；以及第二间隔件，其与第一间隔件平行地延伸，并且与柱体耦接，其中，第二气隙位于第一间隔件与第二间隔件之间。内衬层、柱体、第一间隔件和第二间隔件中的每个包括氮化硅。所述半导体器件还包括：插塞隔离层，提供在层间电介质层之上，以及第二开口，穿通插塞隔离层和层间电介质层，并且具有第二开口，其中，第二开口暴露出第二区，以及其中，第二插塞设置在第二开口中。所述半导体器件还包括：掩埋字线，其掩埋在衬底中，并且在与位线相交叉的方向上延伸；以及第一杂质区和第二杂质区，其形成在衬底中，并且分别与掩埋字线的第一侧和第二侧相邻，其中，第一杂质区形成在第一区中，第二杂质区形成在第二区中。覆盖层包括氧化硅。第一区和第二区中的每个具有凹陷的表面。
根据另一个实施例，一种用于制造半导体器件的方法包括：制备包括第一区和第二区的衬底；形成与第一区耦接的第一插塞并且在第一插塞之上形成位线；形成包括第一部分和第二部分的第二插塞，其中，第一部分与位线相邻，其中，第二部分与第二表面耦接，并且设置成与第一插塞相邻；形成包括设置在位线与第二插塞之间的第一牺牲间隔件和第二牺牲间隔件的电介质间隔件，其中，在形成第二插塞之前形成电介质间隔件；以及通过去除第二牺牲间隔件和第一牺牲间隔件而在位线与第二插塞之间形成第一气隙和第二气隙。所述方法还可以包括：在形成第一气隙和第二气隙之后形成覆盖第一气隙和第二气隙的覆盖层；以及在第二插塞之上形成第三插塞。形成第一气隙和第二气隙包括：通过去除第二牺牲间隔件来形成包围第二插塞的第一部分的第一气隙；形成覆盖第一气隙的第一覆盖层；在第二插塞之上形成第三插塞；通过去除第一牺牲间隔件来形成与位线平行延伸的第二气隙；以及形成覆盖第二气隙的第二覆盖层。形成第一气隙和第二气隙时，第一气隙包围第二插塞的第一部分，第二气隙线性地形成并且与位线平行地延伸。第一牺牲间隔件包括氧化硅，以及其中，第二牺牲间隔件包括氮化钛。电介质间隔件包括：第一间隔件，其从第一插塞的侧壁之上延伸至位线的侧壁之上；第一牺牲间隔件，其形成在第一间隔件之上；第二间隔件，其形成在第一牺牲间隔件之上；以及第二牺牲间隔件，其形成在第二间隔件之上，并且包围第二插塞的第一部分。第一间隔件、第一牺牲间隔件和第二间隔件中的每个与位线平行地延伸，并且设置在第一插塞与第二插塞之间，以及其中，第二牺牲间隔件设置在第二间隔件与第二插塞之间，并且形成为包围第二插塞的第一部分的环形。第一间隔件包括设置在第一插塞的侧壁之上的第一延伸部分和设置在第二插塞的第二部分的侧壁之上的第二延伸部分。所述方法还可以包括：通过去除第一牺牲间隔件来形成设置在第二插塞的第二部分与第一插塞之间的第三气隙和第四气隙。第三气隙从第二气隙延伸，其中，第四气隙从第三气隙延伸，以及其中，第四气隙与第一气隙耦接。第一间隔件包括设置在第一插塞的侧壁之上的第一延伸部分和设置在第二插塞的第二部分的侧壁之上的第二延伸部分，以及其中，第一牺牲间隔件在第一间隔件的第一延伸部分之上延伸。所述方法还可以包括：通过去除第一牺牲间隔件来形成设置在第二插塞的第二部分与第一插塞之间的第三气隙。第三气隙从第二气隙延伸，以及其中，第一气隙和第三气隙通过第二间隔件分开。形成第一插塞和位线包括：在衬底之上形成层间电介质层；通过刻蚀层间电介质层来形成暴露出第一区的第一开口；将暴露出的第一区凹陷；形成填充第一开口的初步第一插塞；在初步第一插塞之上形成位线；以及通过刻蚀具有与位线相同的线宽的初步第一插塞来形成第一插塞和在第一插塞的两侧上的间隙。形成电介质间隔件包括：在第一插塞的侧壁和位线的侧壁之上形成第一间隔件层；在第一间隔件层之上形成第一牺牲间隔件层；在第一牺牲间隔件层之上形成填充间隙的第二间隔件层；通过修整第二间隔件层、第一牺牲间隔件层和第一间隔件层来分别形成第二间隔件、第一牺牲间隔件和第一间隔件；在第二间隔件的侧壁之上形成具有初步隔离部分的牺牲层图案；将插塞隔离层填充在初步隔离部分中；通过去除牺牲层图案来形成第二开口；在包括第二开口的结构之上形成第二牺牲间隔件层；以及通过刻蚀第二牺牲间隔件层在第二开口的侧壁之上形成第二牺牲间隔件。形成第二插塞包括：延伸第二开口以暴露出第二区；形成填充第二开口的导电层；以及通过将导电层凹陷来形成部分地填充第二开口的第二插塞。所述方法还可以包括：在形成层间电介质层之前，通过刻蚀衬底来形成栅沟槽；形成被掩埋在栅沟槽中并且在与位线相交叉的方向上延伸的掩埋字线；在掩埋字线之上形成填充栅沟槽的密封层；以及在掩埋字线的两侧的衬底中形成第一杂质区和第二杂质区，其中，第一区包括第一杂质区，第二区包括第二杂质区。所述方法还可以包括在第三插塞之上形成存储元件。第二插塞包括含硅材料，第三插塞包括含金属材料。
根据另一个实施例，一种半导体器件包括：位线，其提供在第一水平处；第二插塞，其提供在第一水平处；以及第一双气隙，其提供在位线与第二插塞之间；其中，第一双气隙包括第一气隙、第二气隙和间隔件，以及其中，第一气隙和第二气隙通过间隔件分割开。第一气隙、第二气隙和间隔件中的每个与位线平行地延伸。第二插塞是储存节点接触插塞。所述半导体器件还包括：第一插塞，其提供在比第一水平更低的第二水平处，并且与位线耦接，以及第二双气隙，其从第一双气隙向下垂直地延伸至第二水平，其中，第二插塞向下延伸至第二水平，以及其中，第二双气隙在第一插塞与第二水平处的第二插塞之间延伸。第二水平处的第二插塞在第一双气隙与衬底的有源区之间横向地延伸，其中，第二双气隙与衬底的隔离区垂直地延伸，而不被第二插塞中断。第一插塞与有源区中的第一杂质区耦接，以及其中，第二插塞与有源区中的第二杂质区耦接。
附图说明
图1是图示根据第一实施例的半导体器件的平面图。
图2A是图示沿着图1中所示的A-A’线截取的半导体器件的截面图。
图2B是图示沿着图1中所示的B-B’线截取的半导体器件的截面图。
图2C是图示第一双气隙DA1的平面图。
图2D是图示第二双气隙DA2的平面图。
图2E是描述第一双气隙DA1与第二双气隙DA2之间的耦接关系的平面图。
图3A至图3P是图示根据第一实施例的用于制造半导体器件的方法的平面图。
图4A至图4P是分别沿着图3A至图3P中所示的A-A’线截取的截面图。
图5A至图5P是分别沿着图3A至图3P中所示的B-B’线截取的截面图。
图6A至图6E是图示根据第二实施例的用于制造半导体器件的方法的截面图。
图6F和图6G是图示根据一个实施例的用于形成第二气隙的方法的平面图。
图7A至图7J是图示根据第三实施例的用于制造半导体器件的方法的截面图。
图7K是图示根据一个实施例的单气隙的平面图。
图8A至图8E是图示根据第四实施例的用于制造半导体器件的方法的平面图。
具体实施方式
以下将参照附图详细地描述各种实例和实施方式。
附图可以不一定按比例绘制。因而，在某些情况下，可能对附图中结构的比例做夸大处理以清楚地图示所述的实例或实施方式的某些特征。在多层结构中呈现两个或更多个层时，实施例不限制于这些层的相对定位关系或者在特定的附图或说明中所示的布置这些层的顺序。因此，不同的相对定位关系或者布置这些层的顺序是可能的。在本公开中，相似的附图标记在各附图和实施例中表示相似的部分。另外，多层结构中所述或所示的实例可以不反映特定的多层结构中存在的所有层(例如，一个或更多个额外的层可以存在于所示的层之间)。作为特定的实例，当第一层被称作为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层上或者衬底上，或者间接地形成在第二层上或衬底上，以这种方式使得一个或更多个其它的中间层可以存在于第一层与第二层之间、或者第一层与衬底之间。
此外，“连接/耦接”表示部件彼此直接耦接、或者经由另一个部件间接耦接。在本说明书中，只要未特意提及，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示可以存在或增加一个或更多个部件、步骤、操作以及元件。
图1是图示根据第一实施例的半导体器件的平面图。图1示出半导体器件100中的存储器单元阵列。
图2A是沿着图1中所示的A-A’线截取的截面图。图2B是沿着图1中所示的线B-B’截取的截面图。图2C是图示第一双气隙DA1的平面图。图2D是图示第二双气隙DA2的平面图。图2E是描述第一双气隙DA1与第二双气隙DA2之间的耦接关系的平面图。
半导体器件100可以包括多个掩埋字线107和多个位线115。掩埋字线107可以形成在衬底101中。位线115可以形成在衬底101之上。掩埋字线107和位线115可以布置成彼此交叉。第一插塞114可以形成在每个位线115与衬底101之间。第二插塞117、欧姆接触层118和第三插塞119的层叠结构可以形成在存储元件120与衬底101之间。第二插塞117可以延伸以设置成与位线115和第一插塞114相邻并且与衬底101耦接。换言之，第二插塞117可以从位线115的侧壁向下、经由第一插塞114的侧壁之上延伸至衬底101。第二插塞117可以包括与位线115相邻(即，设置在位线115的侧壁之上)的第一部分117A和与第一插塞114相邻(即，设置在第一插塞114的侧壁之上)的第二部分117B。第二插塞117可以设置在相邻的位线115之间，并且相邻的第二插塞117可以通过插塞隔离层128隔离。当从上面观察时，位线115和插塞隔离层128可以彼此交叉。
包括第一双气隙DA1的间隔件结构S可以形成在位线115与第二插塞117的第一部分117A之间。第一双气隙DA1可以包括第一气隙122和第二气隙124。间隔件结构S可以包括第一间隔件121、第二间隔件123、第一气隙122和第二气隙124。
包括第二双气隙DA2的电介质插塞P可以形成在第一插塞114与第二插塞117的第二部分117B之间。第二双气隙DA2可以包括第三气隙125和第四气隙126。电介质插塞P可以包括：内衬层121P、柱体123P、第三气隙125以及第四气隙126。
以下将详细地描述半导体器件100。
隔离层103形成在衬底101中。隔离层103形成在隔离沟槽102中。多个有源区104通过隔离层103来限定。
栅沟槽105形成为跨越有源区104和隔离层103而延伸。栅电介质层106形成在栅沟槽105的表面上。掩埋字线107形成为在栅电介质层106之上填充栅沟槽105的一部分。密封层108形成在掩埋字线107的表面之上。密封层108可以形成在与衬底101的上表面相同的水平处。
第一杂质区109和第二杂质区110可以形成在有源区104中。第一杂质区109和第二杂质区110可以通过栅沟槽105彼此隔离。第一杂质区109和第二杂质区110可以分别被称作为源极区和漏极区。掩埋字线107、第一杂质区109和第二杂质区110可以是掩埋栅型晶体管。利用例如掩埋字线107的掩埋栅型晶体管在避免短沟道效应上可以是有利的。第一杂质区109和第二杂质区110可以掺杂有N型杂质或P型杂质。第一杂质区109的上表面可以形成在比第二杂质区110的上表面更低的水平处。例如，第一杂质区109具有凹陷的上表面。
第一插塞114形成在衬底101之上。第一插塞114与第一杂质区109耦接。第一插塞114设置在第一开口112中。第一开口112形成在层间电介质层111中。层间电介质层111形成在衬底101之上。第一开口112是用于暴露出第一杂质区109的接触孔。第一插塞114可以被称作为位线接触插塞。第一插塞114的底部可以形成在比衬底101的上表面更低的水平处。第一插塞114可以由多晶硅或金属材料形成。第一插塞114可以具有比第一开口112的宽度更小的宽度。因而，间隙G形成在第一插塞114的两侧上。间隙G不包围第一插塞114。确切地说，间隙G单独地形成在第一插塞114的两侧上。因而，间隙G示于图2A中，而未示于图2B中。因此，一个第一插塞114和一对间隙G设置在第一开口112的内部，并且间隙G通过第一插塞114间隔开。间隙G可以设置在第一插塞114与第二插塞117的第二部分117B之间。
位线结构形成在第一插塞114之上。位线结构包括位线115和在位线115之上的位线硬掩模116。位线结构具有在与掩埋字线107相交叉的方向上延伸的线形。位线115中的每个与第一插塞114耦接。如在A-A’截面中所示，位线115和第一插塞114可以具有相同的线宽。参见图2A。因而，位线115可以沿着一个方向延伸，同时覆盖第一插塞114。然而，从B-B’截面示出，位线115具有比第一插塞114更大的宽度。参见图2B。从B-B’截面示出，位线115可以进一步在刻蚀停止层113之上延伸。刻蚀停止层113可以形成在层间电介质层111与位线115之间，并且为线形。刻蚀停止层113可以具有与位线115相同的线宽。位线115中的每个可以包括金属材料。位线硬掩模116和刻蚀停止层113可以包括电介质材料。位线硬掩模116和刻蚀停止层113中的每个可以由氮化硅形成。
第二插塞117可以形成在相邻的位线结构之间。第二插塞117形成在第二开口129中。第二插塞117可以与第二杂质区110耦接。第二插塞117可以包括第一部分117A和第二部分117B。第一部分117A可以设置成与位线115相邻。第二部分117B可以设置成与第一插塞114相邻。第二部分117B可以具有灯泡形状。因而，与第二杂质区110的接触面积可以增加。
电介质间隔件可以设置在位线115与第二插塞117之间以及第一插塞114与第二插塞117之间。电介质间隔件可以包括间隔件结构S和电介质插塞P。
第一间隔件121和第二间隔件123可以与位线115的侧壁平行地延伸。第二气隙124可以与位线115的侧壁平行地延伸。第二间隙124可以是线型气隙。第二气隙124可以形成在第一间隔件121与第二间隔件123之间。第一气隙122可以形成为包围第二插塞117的第一部分117A。第一气隙122可以是包围型气隙。由第一气隙122和第二气隙124形成的第一双气隙DA1可以形成在位线115与第二插塞117之间。第一气隙122和第二气隙124可以设置在水平方向上。第一气隙122和第二气隙124可以彼此耦接。第二气隙124的尺寸可以比第一气隙122的尺寸更大。
电介质插塞P可以填充第一开口112的间隙G。电介质插塞P可以设置在第一插塞114与第二插塞117的第二部分117B之间。电介质插塞P包括内衬层121P、柱体123P、第三气隙125以及第四气隙126。内衬层121P覆盖间隙G的底表面和侧壁。柱体123P可以设置在间隙G的中心。第三气隙125和第四气隙126可以分别设置在柱体123P的两侧上。由第三气隙125和第四气隙126形成的第二双气隙DA2可以形成在第一插塞114与第二插塞117之间。第三气隙125和第四气隙126可以设置在水平方向上。第三气隙125的底部可以与第四气隙126的底部耦接。因而，第三气隙125和第四气隙126可以是U形，并且包围柱体123P的底部和侧壁。
间隔件结构S可以与电介质插塞P耦接。第一气隙122可以与第四气隙126耦接，第二气隙124可以与第三气隙125耦接。因此，第一双气隙DA1可以与第二双气隙DA2耦接。
第一间隔件121和内衬层121P可以集成。第一间隔件121可以包括延伸至间隙G的内部的第一延伸部分E1和第二延伸部分E2。第一延伸部分E1和第二延伸部分E2可以将间隙G的侧壁和底表面连接。第一延伸部分E1可以连续地延伸至第二延伸部分E2。第一延伸部分E1和第二延伸部分E2可以被称作为内衬层121P。第一间隔件121和内衬层121P中的每个可以由电介质材料形成。第一间隔件121和内衬层121P中的每个可以包括氮化硅。
第二间隔件123和柱体123P可以集成。第二间隔件123的底部可以延伸至间隙G的内部，并且变成柱体123P。第二间隔件123和柱体123P中的每个可以由电介质材料形成。第二间隔件123和柱体123P中的每个可以包括氮化硅。
第一气隙122和第四气隙126可以设置在垂直方向上，第二气隙124和第三气隙125可以设置在垂直方向上。第一气隙122和第四气隙126可以形成第四双气隙DA4。第二气隙124和第三气隙125可以形成第三双气隙DA3。第三双气隙DA3和第四双气隙DA4可以彼此耦接。第一双气隙DA1是在水平方向上设置第一气隙122和第二气隙124的双气隙。第二双气隙DA2是在水平方向上设置第三气隙125和第四气隙126的双气隙。第三双气隙DA3是在垂直方向上设置第二气隙124和第三气隙125的双气隙。第四双气隙DA4是在垂直方向上设置第一气隙122和第四气隙126的双气隙。
第一双气隙DA1的上部被第一覆盖层127A和第二覆盖层127B覆盖。第一覆盖层127A覆盖第一气隙122，第二覆盖层127B覆盖第二气隙124。第一覆盖层127A和第二覆盖层127B中的每个可以由电介质材料形成。
插塞隔离层128的一部分可以覆盖位线硬掩模116、第一间隔件121、第二间隔件123和第二覆盖层127B。
欧姆接触层118和第三插塞119可以层叠在第二插塞117之上。第二插塞117可以包括多晶硅，第三插塞119可以包括钨。因此，第二插塞117可以是硅插塞，第三插塞119可以是金属插塞。第二插塞117和第三插塞119可以被称作为半金属插塞(SMP)。欧姆接触层118形成在第二插塞117与第三插塞119之间。欧姆接触层118可以包括金属硅化物。接触电阻可以通过欧姆接触层118来降低。第三插塞119具有与位线结构的上部重叠的延伸块。因此，存储元件120的重叠余量可以增加。
存储元件120可以包括包含有储存节点的电容器。储存节点可以是柱体形状。尽管未示出，但是电介质层和板节点可以形成在储存节点之上。在另一个实施例中，储存节点可以是圆柱形状。在另一个实施例中，各种存储元件可以耦接在第三插塞119之上。当存储元件120包括储存节点时，第二插塞117、欧姆接触层118和第三插塞119的层叠结构可以被称作为储存节点接触插塞。
根据第一实施例，半导体器件100包括掩埋字线107、位线115和存储元件120。半导体器件100可以包括存储器单元阵列。衬底101和位线115可以与第一插塞114电连接。第一插塞114和位线115设置成与第二插塞117、欧姆接触层118和第三插塞119的层叠结构相邻。
由于第一双气隙DA1形成在第二插塞117与位线115之间，位线115与第二插塞117之间的寄生电容可以减小。
由于第二双气隙DA2形成在第一插塞114与第二插塞117之间，所以第一插塞114与第二插塞117之间的寄生电容可以减小。
由于第三双气隙DA3从位线115延伸至第一插塞114，所以寄生电容可以大大地减小。
在实施例的一个比较性实例中，单气隙可以形成在位线115与第二插塞117之间。在另一个比较性实例中，单气隙可以形成在第一插塞114与第二插塞117之间。在实施例中，包括第一双气隙DA1、第二双气隙DA2以及第三双气隙DA3。由于双气隙的尺寸比单气隙的尺寸更大，所以减小寄生电容的效果非常好。因此，利用双气隙的半导体器件100的操作速度可以提高。
图3A至图3P是图示根据第一实施例的用于制造半导体器件的方法的平面图。图4A至图4P是沿着图3A至图3P中所示的A-A’线截取的截面图。图5A至图5P是沿着图3A至图3P中所示的B-B’线截取的截面图。
参见图3A、4A和5A，在衬底11中形成隔离层13。衬底11包括半导体材料。衬底11可以包括硅衬底、锗硅衬底、或者绝缘体上硅(SOI)衬底。隔离层13可以经由浅沟槽隔离(STI)工艺来形成。隔离层13形成在隔离沟槽12中。可以通过隔离层13来限定有源区。多个有源区14可以通过隔离层13来隔离。隔离层13可以由氮化硅、氧化硅或者它们的组合来形成。
形成包括掩埋字线17的晶体管。掩埋字线17掩埋在衬底11中。掩埋字线17形成在栅沟槽15的内部。具有预定深度的栅沟槽15形成在衬底11中。栅沟槽15具有比隔离沟槽12更浅的深度。栅沟槽15可以是线形并且在一个方向上延伸。栅沟槽15可以通过刻蚀有源区14和隔离沟槽12来形成。栅沟槽15可以跨越有源区14和隔离层13而延伸。栅沟槽15的一部分形成在有源区14中，而栅沟槽15的另一部分形成在隔离层13中。在另一个实施例中，栅沟槽15形成在隔离层13中的一部分可以比栅沟槽15形成在有源区14中的一部分更深。有源区14可以包括鳍沟道区(未示出)。
可以在栅沟槽15的表面上形成栅电介质层16。栅电介质层16可以经由热氧化工艺来形成。在另一个实施例中，栅电介质层16可以经由化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。栅电介质层16可以由高k材料、氧化物、氮化物、氮氧化物、或者它们的组合来形成。高k材料可以是具有比氧化物或氮化物更高的介电常数(高k)的电介质材料。例如，高k材料可以包括金属氧化物，诸如氧化铪(HfO2)、硅酸铪(HfSiO)、或者氮化硅酸铪(HfSiON)。
在栅电介质层16之上形成掩埋字线17。将密封层18形成在掩埋字线17之上。掩埋字线17可以被形成为凹陷得比衬底11的表面更低。掩埋字线17可以通过将含金属层填充在栅沟槽15中并且针对含金属层执行回蚀工艺来形成。含金属层可以包括诸如钛、钽、钨等的金属作为主要成分。含金属层可以包括：氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)、钨W、或者它们的组合。例如，掩埋字线17可以是两层结构，诸如钨W层叠在氮化钛(TiN)之上的TiN/W。在另一个实施例中，掩埋字线17可以包括功函数金属层。密封层18填充栅沟槽15，并且位于掩埋字线17之上。密封层18可以保护掩埋字线17经过后续的工艺。密封层18可以包括电介质材料。密封层18可以包括氮化硅、氧化硅、或者它们的组合。
在形成密封层18之后，可以在有源区14中形成第一杂质区19和第二杂质区20。第一杂质区19和第二杂质区20可以分别被称作为源极区和漏极区。包括掩埋字线17的掩埋栅型晶体管形成。第一杂质区19和第二杂质区20可以经由诸如注入工艺的掺杂工艺来形成。第一杂质区19和第二杂质区20可以被掺杂有相同导电类型的杂质，例如，N型杂质。
参见图3B、4B和5B，在衬底11之上形成层间电介质层21。在层间电介质层21之上形成刻蚀停止层22。层间电介质层21可以包括氧化硅、氮化硅、或者它们的组合。刻蚀停止层22可以包括氮化硅。
形成第一开口24。利用第一掩模图案23作为刻蚀掩模，对刻蚀停止层22和层间电介质层21进行刻蚀以形成第一开口24。第一掩模图案23可以包括光致抗蚀剂图案。当从顶部观察时，第一开口24可以形成孔。第一开口24可以被称作为第一接触孔。衬底11的一部分被第一开口24暴露出。第一开口24的尺寸可以根据预定的线宽(或者给定的临界尺寸)来变化。第一开口24可以是圆形形状或者椭圆形形状。第一开口24可以暴露出有源区14在掩埋字线17之间的一部分。例如，第一杂质区19被第一开口24暴露出。第一开口24可以形成为比第一杂质区19的宽度更宽。因而，与第一杂质区19相邻的隔离层13和密封层18可以被第一开口24暴露出。
进一步地刻蚀被第一开口24暴露出的第一杂质区19至预定的深度，以形成第一凹陷R1。可以刻蚀与第一杂质区19相邻且被第一开口24暴露出的隔离层13的一部分和密封层18的一部分以形成第一凹陷R1。第一凹陷R1可以与第一开口24耦接。第一凹陷R1的底部可以位于比衬底的上部更低的水平处。即，第一杂质区19的被第一凹陷R1暴露出的上表面可以比衬底11的上部更低。在形成第一凹陷R1时，第一开口24的上边沿可以被圆化且加宽。
参见图3C、4C和5C，去除第一掩模图案23。随后，形成初步第一插塞25A。以下描述用于形成初步第一插塞25A的方法。在包括第一开口24的结构之上形成填充第一开口24的第一导电层(未示出)。随后，将第一导电层平坦化，以暴露出刻蚀停止层22的上表面。因而，形成填充第一开口24和第一凹陷R1的初步第一插塞25A。初步第一插塞25A的上表面可以处于与刻蚀停止层22的上表面相同的水平处，或者更低的水平处。随后，可以经由诸如注入工艺的掺杂工艺来利用杂质对初步第一插塞25A掺杂。在一个实施例中，初步第一插塞25A可以包括多晶硅。在另一个实施例中，初步第一插塞25A可以包括含金属材料。初步第一插塞25A可以接触第一杂质区19。
参见图3D、4D和5D，在初步第一插塞25A和刻蚀停止层22之上层叠第二导电层26A和硬掩模层27A。第二导电层26A可以由含金属的材料形成。第二导电层26A可以包括金属、金属氮化物、金属硅化物、或者它们的组合。在一个实施例中，第二导电层26A可以包括钨W或者氮化钛和钨(TiN/W)的叠层。第二导电层26A可以由阻挡层和金属层的叠层形成。阻挡层防止初步第一插塞25A与金属层之间的扩散。硬掩模层27A由电介质材料形成。硬掩模层27A可以包括氧化硅或氮化硅。在一个实施例中，硬掩模层27A可以由氮化硅形成。
随后，在硬掩模层27A之上形成第二掩模图案28。第二掩模图案28包括光致抗蚀剂图案。第二掩模图案28具有线形并且在一个方向上延伸。第二掩模图案28可以具有比第一开口24的宽度更小的线宽。
参见图3E、4E和5E，形成位线结构和第一插塞25。
通过利用第二掩模图案28作为刻蚀掩模来刻蚀硬掩模层27A和第二导电层26A。因此，形成包括位线26和位线硬掩模27的位线结构。位线硬掩模27可以经由硬掩模层27A的刻蚀工艺来形成。用于形成位线26的第二导电层26A的刻蚀工艺可以停止在刻蚀停止层22上。
通过使用第二掩模图案28作为刻蚀掩模来对刻蚀停止层22进行刻蚀。刻蚀停止层22可以被刻蚀成具有与位线26相同的线宽。
通过使用第二掩模图案28作为刻蚀掩模来刻蚀初步第一插塞25A。因此，形成第一插塞25。初步第一插塞25A可以被刻蚀成具有与位线26相同的线宽。第一插塞25形成在第一杂质区19之上。第一插塞25将第一杂质区19与位线26耦接。第一插塞25形成在第一开口24的内部。第一插塞25的线宽比第一开口24的宽度更小。因而，间隙29形成在第一插塞25的两侧上。
随后，去除第二掩模图案28。
如上所述，由于形成第一插塞25，在第一开口24的内部形成间隙29。这是因为第一插塞25被刻蚀且形成为在尺寸上比第一开口24更窄。间隙29不是被形成为包围第一插塞25。确切地说，间隙29单独地形成在第一插塞25的两侧上。因此，一个第一插塞25和一对间隙29设置在第一开口24的内部，并且间隙29对通过第一插塞25分开。
位线结构可以在一个方向上延伸，并且覆盖第一插塞25。例如，位线结构可以在与掩埋字线17相交叉的方向上延伸。位线26为线形，并且在刻蚀停止层22之上延伸。位线26与第一插塞25耦接。位线26可以通过第一插塞25与第一杂质区19电连接。
在形成第一插塞25时，与第一插塞25相邻设置的隔离层13和密封层18可以被过度地刻蚀，形成第二凹陷R2。第二凹陷R2可以比第一凹陷R1更深。
尽管在附图中未示出，但是在形成位线结构和第一插塞25之后或当形成位线结构和第一插塞25时，可以在衬底11的外围电路区中形成包括平面栅结构的非掩埋栅型晶体管。平面栅结构可以包括第一电极、第二电极和栅硬掩模层。第一电极在刻蚀第一导电层以形成初步第一插塞25A的刻蚀工艺期间形成。第二电极在刻蚀第二导电层26A以形成位线26的刻蚀工艺期间形成。栅硬掩模层在形成硬掩模层27A的刻蚀工艺期间形成。尽管在附图中未示出，但是可以在形成平面栅结构之后，在外围电路区的衬底11中形成源极区和漏极区。因此，在外围电路区中形成非掩埋栅型晶体管。掩埋字线17、第一杂质区19和第二杂质区20形成在衬底11的单元区中。
参见图3F、4F和5F，在位线结构之上形成第一间隔件层30A。第一间隔件层30A形成在包括位线结构的衬底11之上。第一间隔件层30A可以由低k材料形成以减小寄生电容。第一间隔件层30A可以包括氧化硅或氮化硅。在以下要描述的实施例中，第一间隔件层30A可以由氮化硅形成。第一间隔件层30A不填充间隙29，并且保形地(例如，以内衬图案)形成。第一间隔件层30A保护位线26和第一插塞25不受后续工艺影响。第一间隔件层30A可以经由原子层沉积(ALD)工艺或者化学气相沉积(CVD)工艺来形成。
在第一间隔件30A之上形成第一牺牲间隔件层31A。第一牺牲间隔件层31A可以由电介质材料形成。第一牺牲间隔件层31A可以由相对于第一间隔件层30A具有刻蚀选择性的材料形成。第一牺牲间隔件层31A可以由氧化硅形成。第一牺牲间隔件层31A可以保形地(例如，以内衬图案)形成在第一间隔件层30A之上。第一牺牲间隔件层31A不填充间隙29。第一牺牲间隔件层31A可以经由原子层沉积(ALD)工艺来形成。
在第一牺牲间隔件层31A之上形成第二间隔件层32A。第二间隔件层32A可以由低k材料形成以减小寄生电容。此外，第二间隔件层32A可以由相对于第一牺牲间隔件层31A具有刻蚀选择性的材料形成。第二间隔件层32A可以由氮化硅形成。第二间隔件层32A可以填充间隙29，并且形成在第一牺牲间隔件层31A之上。
如上所述，间隙29被第一间隔件层30A、第一牺牲间隔件层31A和第二间隔件层32A填充。第一牺牲间隔件层31A可以比第一间隔件层30A和第二间隔件层32A更厚。如图5F中所示，第一间隔件层30A、第二牺牲间隔件层31A和第二间隔件层32A可以形成在层间电介质层21之上。
尽管在附图中未示出，但是可以在第二间隔件层32A之上形成第三间隔件层。第三间隔件层可以由氧化硅形成。第三间隔件层可以在去除牺牲层图案33的后续工艺期间被去除。第三间隔件层可以保留在单元区中被去除的外围电路区(未示出)中。第一牺牲间隔件层31A、第二间隔件层32A和第三间隔件层可以用作外围电路区的平面栅结构(未示出)的栅间隔件。第一牺牲间隔件层31A、第二间隔件层32A和第三间隔件层可以在原位工艺中形成。因而，可以简化形成工艺。作为比较性实例，氮化钛TiN，而不是氧化硅，可以被用作第一牺牲间隔件层31A。由于氮化钛TiN为导电材料，要从平面栅结构的侧壁中去除氮化钛TiN。因而，需要额外的掩模工艺和额外的刻蚀工艺。因此，由于在实施例中并不需要掩模工艺和刻蚀工艺，所以可以简化形成工艺。
参见图3G、4G和5G，形成牺牲层33A。牺牲层33A填充位线结构之间的空间。牺牲层33A可以由电介质材料形成。牺牲层33A可以由氧化硅形成。牺牲层33A可以包括旋涂电介质(SOD)材料。随后，可以将牺牲层33A平坦化，以暴露出位线硬掩模27的上部。因而，线形的牺牲层33A可以形成在位线结构之间。牺牲层33A可以与位线结构平行地延伸。第一间隔件层30A、第一牺牲间隔件层31A和第二间隔件层32A可以在牺牲层33A的平坦化工艺期间被平坦化以暴露出位线硬掩模27的表面。当从顶部观察时，第一间隔件层30A、第一牺牲间隔件层31A和第二间隔件层32A可以具有与位线26的侧壁平行地延伸的线形。
参见图3H、4H和5H，在位线结构和牺牲层33A之上形成第三掩模图案34。第三掩模图案34在与位线结构相交叉的方向上被图案化。第三掩模图案34具有线形。第三掩模图案34可以包括光致抗蚀剂图案。第三掩模图案34的线宽可以与掩埋字线17的线宽相同或更大。当从顶部观察时，第三掩模图案34可以具有与掩埋字线17重叠的线形。位线硬掩模27、第一间隔件层30A、第一牺牲间隔件层31A、第二间隔件层32A和牺牲层33A的一部分可以被第三掩模图案34暴露出。
形成初步隔离部分35。通过使用第三掩模图案34作为刻蚀掩模来刻蚀牺牲层33A。因此，可以形成初步隔离部分35，并且牺牲层图案33可以保留在相邻的初步隔离部分35之间。
当刻蚀牺牲层33A时，位线硬掩模27、第一间隔件层30A、第一牺牲间隔件层31A以及第二间隔件层32A可以被刻蚀至预定的深度。初步隔离部分35可以具有与位线结构相交叉的线形。初步隔离部分35的部分35A可以向下延伸至位线结构。然而，初步隔离部分35的部分35A的深度可以被控制成不暴露出位线26。初步隔离部分35可以与掩埋字线17重叠。在另一个实施例中，初步隔离部分35可以具有比掩埋字线17更小的线宽。
参见图3I、4I和5I，去除第三掩埋图案34。在初步隔离部分35中形成插塞隔离层36。插塞隔离层36可以在形成氮化硅以间隙填充初步隔离部分35之后被平坦化和形成。插塞隔离层36可以具有线形，并且在与位线结构相交叉的方向上延伸。牺牲层图案33可以保持被暴露出。插塞隔离层36可以填充包括部分35A的初步隔离部分35。
参见图3J、4J和5J，去除牺牲层图案33。通过去除牺牲层图案33产生的空间变成第二开口37。第二开口37形成在插塞隔离层36之间。相邻的第二开口37可以通过位线结构和插塞隔离层36彼此间隔开。可以执行浸出工艺以去除牺牲层图案33。牺牲层图案33可以经由浸出工艺(dip-out process)被选择性地去除，而不损失第一间隔件层30A、第一牺牲间隔件层31A和第二间隔件层32A。当从上面观察时，第二开口37可以具有四边形的孔形。当从A-A’截面观察时，第二开口37可以设置在位线结构的两侧上。参见图4J。当从B-B’截面观察时，相邻的第二开口37可以通过插塞隔离层36彼此间隔开。参见图5J。
随后，执行修整工艺(trimming process)。第二开口37的侧面和下部可以经由修整工艺扩展。当执行修整工艺时，可以充分地保证随后形成第二插塞39和第三插塞46的空间，即第二开口37的开口面积。位于层间电介质层21之上的第二间隔件层32A、第一牺牲间隔件层31A和第一间隔件层30A可以经由修整工艺被去除。因此，第一间隔件30、第一牺牲间隔件31和第二间隔件32可以保留在位线26的侧壁之上。更具体地，通过刻蚀第二间隔件层32A来形成第二间隔件32。分别刻蚀形成在第二间隔件32之上的第一牺牲间隔件层31A和第一间隔件层30A，以形成第一牺牲间隔件31和第一间隔件30。
参见图3K、4K和5K，形成第二牺牲间隔件层38A。在包括第二开口37的结构之上保形地(例如，以内衬图案)形成第二牺牲间隔件层38A。第二牺牲间隔件层38A可以由相对于第一间隔件30和第二间隔件32具有刻蚀选择性的材料形成。第二牺牲间隔件层38A可以由金属氮化物形成。在以下所述的实施例中，第二牺牲间隔件层38A可以由氮化钛TiN形成。第二牺牲间隔件层38A可以被形成为具有与第一牺牲间隔件31相同的厚度。
参见图3L、4L和5L，形成第二牺牲间隔件38。第二牺牲间隔件38可以经由第二牺牲间隔件层38A的回蚀工艺来形成。第二牺牲间隔件38形成在第二开口37的侧壁上。当从上面观察时，第二牺牲间隔件38可以形成在第二开口37的侧壁之上。
随后，扩展第二开口37的底部。为此，刻蚀被第二开口37暴露出的层间电介质层21。层间电介质层21可以经由干法刻蚀工艺来刻蚀。例如，层间电介质层21可以经由各向异性刻蚀工艺来刻蚀。因此，第二杂质区20被扩展的第二开口37暴露。随后，第二杂质区20和隔离层13的一部分可以被凹陷至预定的深度。第二开口37的底表面可以由于刻蚀选择性差异而具有V型轮廓。此外，第二开口37的底部可以经由各向异性刻蚀工艺而在横向方向上扩展，并且具有灯泡形状。各向异性刻蚀工艺可以被控制使得第一插塞25的侧壁不被暴露至第二开口37的底部。
由于第二开口37扩展，电介质间隔件可以形成在第一插塞25和位线26的侧壁上。电介质间隔件可以包括第一间隔件30、第一牺牲间隔件31、第二间隔件32以及第二牺牲间隔件38。第一间隔件30、第一牺牲间隔件31以及第二间隔件32具有线形，并且与位线26的侧壁平行地延伸。第二牺牲间隔件38形成在第二开口37的侧壁之上。第二牺牲间隔件38向下延伸至比第一插塞25的上表面更高的水平。电介质间隔件的一部分可以向上延伸至与第一插塞25的上表面相同的水平。第一间隔件30、第一牺牲间隔件31和第二间隔件32可以形成在第一插塞25的侧壁上。第一间隔件30、第一牺牲间隔件31和第二间隔件32可以填充间隙29。第一间隔件30和第一牺牲间隔件31可以包括第一延伸部分E1和第二延伸部分E2。第一延伸部分E1可以设置在第一插塞25的侧壁上，第二延伸部分E2可以设置在第二开口37的侧壁上。第二间隔件32可以设置在间隙29的中心。第一延伸部分E1可以接合第二延伸部分E2。在下文中，第一间隔件30的第一延伸部分E1和第二延伸部分E2被共同地称作为内衬层30P。第一牺牲间隔件31的第一延伸部分E1和第二延伸部分E2被共同地称作为牺牲内衬层31P。第二间隔件32的延伸部分被称作为柱体32P。
第一间隔件30、第二间隔件32、内衬层30P以及柱体32P可以包括氮化硅。第一牺牲间隔件31和牺牲内衬层31P中的每个可以包括氧化硅。第二牺牲间隔件38可以包括氮化钛。因而，氮化物-氧化物-氮化物-TiN(N-O-N-TiN)的电介质间隔件可以形成在位线26的侧壁上。氮化物-氧化物-氮化物-氧化物-氮化物(N-O-N-O-N)的电介质间隔件可以在第一插塞25的侧壁上延伸。
参见图3M、4M和5M，形成第二插塞39。第二插塞39可以在第二开口37中凹陷。第二插塞39可以包括含硅层。第二插塞39可以包括多晶硅层。多晶硅层可以掺杂有杂质。第二插塞39与第二杂质区20耦接。第二插塞39的凹陷表面可以处于比位线26的上表面更高的水平处。在沉积多晶硅层以形成第二插塞39之后，可以顺序地执行平坦化工艺和回蚀工艺。由于平坦化工艺和回蚀工艺用于形成第二插塞39，空隙可以被最小化，因为多晶硅层是在形成第二牺牲层38之后被沉积的。内衬层30P和牺牲内衬层31P可以设置在第一插塞25与第二插塞39之间。
如上所述，第一插塞25和位线26可以设置成与第二插塞39相邻，并且电介质间隔件位于第一插塞25与第二插塞39之间以及位线26与第二插塞39之间。包括第一间隔件30、第一牺牲间隔件31、第二间隔件32以及第二牺牲间隔件38的电介质间隔件可以形成在位线26与第二插塞39之间。包括内衬层30P、牺牲内衬层31P和柱体32P的电介质间隔件可以形成在第一插塞25与第二插塞39之间。
参见图3N、4N和5N，去除第二牺牲间隔件38。因此，形成第一气隙40。可以执行湿法刻蚀工艺以去除第二牺牲间隔件38。例如，可以使用能够选择性地刻蚀氮化钛的硫酸(H2SO4)和过氧化氢(H2O2)的混合物。
去除第一牺牲间隔件31和牺牲内衬层31P。因此，形成第二气隙41。第二气隙41可以形成在位线26与第二插塞39之间，并且延伸至第一插塞25与第二插塞39之间的空间。为了方便起见，将第二气隙41形成在第一插塞25与第二插塞39之间的延伸部分(即，第二气隙41)称作为第三气隙42和第四气隙43。由于牺牲内衬层31P和第一牺牲间隔件31是相同的材料，所以第二气隙41、第三气隙42以及第四气隙43可以在原位工艺中形成(即，在同一腔室中，而没有实质中断)。因此，可以简化形成工艺。
可以执行湿法刻蚀工艺以去除第一牺牲间隔件31和牺牲内衬层31P。例如，可以使用能够选择性地刻蚀氧化硅的缓冲氧化物刻蚀剂(BOE)。BOE可以包括氟化铵(NH4F)和氟化氢(HF)的混合物。
第一气隙40和第二气隙41可以共同地形成第一双气隙DA1。第三气隙42和第四气隙43可以共同地形成第二双气隙DA2。
第一双气隙DA1可以设置在位线26与第二插塞39之间。第一气隙40具有环形，并且包围第二插塞39，第二气隙41具有线形。第二气隙41与位线26的侧壁平行地延伸。第二气隙41设置在第一间隔件30与第二间隔件32之间。第一气隙40设置在第二间隔件32与第二插塞39之间。第一气隙40具有环形，并且包围第二插塞39。第一气隙40和第二气隙41可以彼此耦接。第二气隙41的一部分可以被插塞隔离层36覆盖。
第二双气隙DA2可以设置在第一插塞25与第二插塞39之间的间隙29中。第三气隙42与第四气隙43可以彼此接合。这是因为第三气隙42和第四气隙43是随着牺牲内衬层31P被去除而形成的。内衬层30P可以包括第一延伸部分E1和第二延伸部分E2。第一延伸部分E1和第二延伸部分E2可以在间隙29的侧壁和底表面上连接。第一延伸部分E1可以延伸至第二延伸部分E2。第一延伸部分E1可以与第一插塞25接触，而第二延伸部分E2可以与第二插塞39接触。内衬层30P形成在间隙29的底表面和侧壁上，柱体32P设置在间隙29的中心。第三气隙42和第四气隙43可以包围柱体32P的下部和侧壁。设置在间隙29内部的内衬层30P、柱体32P和第二双气隙DA2可以被称作为电介质插塞P。第一插塞25和第二插塞39是导电插塞，以及电介质插塞P可以设置在第一插塞25与第二插塞39之间。因此，第二双气隙DA2可以被称作为插塞型气隙。
第二气隙41和第三气隙42可以彼此耦接。这是因为第一牺牲间隔件31和牺牲内衬层31P是被同时去除的。此外，第一气隙40和第四气隙43可以彼此耦接。这是因为去除了彼此耦接的牺牲内衬层31P和第二牺牲间隔件38。
第一气隙40、第二气隙41、第三气隙42以及第四气隙43可以彼此耦接。
如上所述，第一插塞25和位线26可以设置成与第二插塞39相邻，以及电介质间隔件提供在第一插塞25和位线26与第二插塞39之间。在电介质间隔件中可以包括第一气隙40、第二气隙41、第三气隙42以及第四气隙43。电介质间隔件可以包括间隔件结构S和电介质插塞P。电介质插塞P可以延伸至间隔件结构S。
间隔件结构S可以设置在位线26与第二插塞39之间。间隔件结构S包括第一间隔件30、第二间隔件32以及第一双气隙DA1。由于第一间隔件30和第二间隔件32包括氮化硅，所以间隔件结构S可以是氮化物-空气1-氮化物-空气2(NANA)结构。在间隔件结构S中可以包括第一气隙40和第二气隙41。由于形成第一气隙40和第二气隙41的第一双气隙DA1，气隙可以具有足够大的尺寸。因而，可以显著地减小位线26与第二插塞39之间的寄生电容。作为比较性实例，由第一气隙30单独形成的或者由第二气隙41单独形成的单气隙可以设置在位线26与第二插塞39之间。与比较性实例相比，在形成有第一双气隙DA1的实施例中可以更加显著地减小寄生电容。
电介质插塞P形成在第一插塞25与第二插塞39之间。电介质插塞P包括内衬层30P、柱体32P和第二双气隙DA2。由于内衬层30P和柱体32P包括氮化硅，所以电介质插塞P具有氮化物-空气3-氮化物-空气4(NANA)结构。在电介质插塞P中可以包括第三气隙42和第四气隙43。
第一气隙40和第四气隙43可以在垂直方向上延伸，第二气隙41和第三气隙42可以在垂直方向上延伸。第一气隙40和第四气隙43可以形成第四双气隙DA3。第二气隙41和第三气隙42可以形成第三双气隙DA4。第四双气隙DA3和第三双气隙DA4可以彼此耦接。
由于形成了第二气隙41和第三气隙42的第三双气隙DA4，所以可以进一步减小位线26与第二插塞39之间的寄生电容。在比较性实例中，作为单气隙的第二气隙41可以形成在位线26与第二插塞39之间，作为单气隙的第三气隙42可以形成在第一插塞25与第二插塞39之间。与比较性实例相比，在形成有第四双气隙DA3的实施例中可以更大地减小寄生电容。
由于第一气隙40、第二气隙41、第三气隙42以及第四气隙43是在形成第三插塞46之前形成的，所以第一实施例可以被称作为前气隙形成工艺。
参见图3O、4O和5O，形成覆盖层44A和44B。覆盖层44A和44B填充第一双气隙DA1的顶部。覆盖层44A和44B可以分成第一覆盖层44A和第二覆盖层44B。第一覆盖层44A覆盖第一气隙40。第二覆盖层44B覆盖第二气隙41。第一覆盖层44A和第二覆盖层44B可以由电介质材料形成。第一覆盖层44A和第二覆盖层44B可以由氧化硅形成。氧化硅可以经由氧化工艺、沉积工艺、或者它们的组合来形成。例如，在经由等离子体氧化工艺形成第一氧化硅之后，可以经由化学气相沉积(CVD)工艺来形成第二氧化硅。在另一个实施例中，第一覆盖层44A和第二覆盖层44B可以包括氮化硅或者氮化硅和氧化硅的混合物。第一覆盖层44A和第二覆盖层44B的下部可以具有足够的深度以保证第一气隙40和第二气隙41的高度。即，第一气隙40和第二气隙41的下部保持为空。可以在氧化硅沉积在结构之上之后执行回蚀工艺，使得第一气隙40和第二气隙41的顶部被填充以形成第一覆盖层44A和第二覆盖层44B。可以使用具有不佳的台阶覆盖性的材料来沉积氧化硅，以利用氧化硅选择性地填充第一气隙40和第二气隙41的顶部，并且保留第一气隙40和第二气隙41的下部为空。例如，氧化硅可以经由等离子体增强化学气相沉积(PECVD)工艺来沉积。由于第一气隙40和第二气隙41的宽度非常小，所以氧化硅不沉积至第一气隙40和第二气隙41的底部(或者下部)。
第一覆盖层44A和第二覆盖层44B可以防止第一气隙40和第二气隙41经由后续的工艺被破坏或损失。单独的气隙(即，第一气隙40或第二气隙41)的尺寸可以由于第一覆盖层44A和第二覆盖层44B而减小。然而，因为双气隙与单气隙相比更宽，所以设置在位线26与第二插塞39之间的双气隙的总尺寸可以保持在大的尺寸。在利用单气隙的比较性实例中，由第一气隙40单独形成的或者由第二气隙41单独形成的单气隙的尺寸与实施例相比宽度更小。因而，可能不能有效地防止寄生电容。
参见图3P、4P和5P，在第二插塞39之上形成欧姆接触层45。欧姆接触层45可以经由硅化工艺来形成。欧姆接触层45可以包括金属硅化物。欧姆接触层45可以包括硅化钴。在一个实施例中，欧姆接触层45可以包括CoSi2(硅化钴)。当CoSi2(硅化钴)形成为欧姆接触层45时，第二插塞39与第三插塞46之间的接触电阻可以减小。
在欧姆接触层45之上形成第三插塞46。在欧姆接触层45之上形成第四导电层(未示出)，并且其经受间隙填充工艺和平坦化工艺以形成第三插塞46。第三插塞46被形成为在欧姆接触层45之上填充第二开口37。第三插塞46可以包括含金属层。第三插塞46可以包括含钨材料。第三插塞46可以包括钨层或钨化合物。
第三插塞46可以具有与位线结构部分地重叠的延伸部分。
可以在第三插塞46之上形成存储元件47。
根据一个实施例，第一双气隙DA1形成在第二插塞39与位线26之间。第二双气隙DA2形成在第一插塞25与第二插塞39之间。另外，第四双气隙DA3从位线26的侧壁之上延伸至第一插塞25的侧壁之上。因此，第二插塞39与位线26之间的寄生电容可以减小，以及同时第一插塞25与第二插塞39之间的寄生电容可以减小。由于寄生电容减小，所以可以提高存储器单元的感测能力。
图6A至图6E是图示根据第二实施例的用于制造半导体器件的方法的截面图。所述方法直到形成第二插塞39的步骤可以与第一实施例中所示的方法相同。然而，用于形成双气隙的方法与第一实施例中所示的方法不同。用于形成直到第二插塞39的方法在以上参照图4A至图4M进行了描述，前述工艺的详细描述将被省略。
参见图6A，在形成第二插塞39之后去除第二牺牲间隔件38。因此，形成第一气隙40。使用能够选择性地去除氮化钛的化学制品来去除第二牺牲间隔件38。在去除第二牺牲间隔件38时，第一牺牲间隔件31可以不被去除，而将保留。第一气隙40可以是环形。第一气隙40设置在第二间隔件32与第二插塞39之间，并且包围第二插塞39的侧壁。
参见图6B，形成第一覆盖层44A。第一覆盖层44A覆盖第一气隙40。第一覆盖层44A可以包括氮化硅或者氧化硅和氮化硅的混合物。在结构之上沉积氮化硅之后，可以执行回蚀工艺，使得第一气隙40的顶部被氮化硅填充。覆盖第一气隙40的顶部的氮化硅形成第一覆盖层44A。可以使用具有不佳的台阶覆盖性的材料来沉积氮化硅，以仅选择性地填充第一气隙40的顶部。例如，可以经由等离子体增强化学气相沉积(PECVD)工艺来沉积氮化硅。
参见图6C，在第二插塞39之上形成欧姆接触层45。欧姆接触层45可以包括金属硅化物。欧姆接触层45可以经由硅化工艺来形成。欧姆接触层45可以包括硅化钴。
在欧姆接触层45之上形成第三插塞46A。与第一实施例不同，第三插塞46A可以暴露出第一牺牲间隔件31的上部。参见图6F和6G。
参见图6D，去除第一牺牲间隔件31和牺牲内衬层31P。在第三插塞46A之下的第一牺牲间隔件31和牺牲内衬层31P也被去除。因此，形成第二气隙41、第三气隙42和第四气隙43。第一气隙40和第二气隙41是第一双气隙DA1。第三气隙42和第四气隙43是第二双气隙DA2。第二气隙41和第三气隙42被称作为第三双气隙DA3。第一气隙40和第四气隙43被称作为第四双气隙DA4。
可以执行湿法刻蚀工艺以去除第一牺牲间隔件31和牺牲内衬层31P。例如，使用能够选择性地刻蚀氧化硅的化学制品。
如上所述，第二气隙41、第三气隙42和第四气隙43可以在原位工艺中形成。因此，可以简化形成工艺。
参见图6E，形成第二覆盖层44B。第二覆盖层44B覆盖第二气隙41。如上所述，第二气隙41的一部分被第三插塞46A覆盖，而第二气隙41的其余部分被第二覆盖层44B覆盖。第二覆盖层44B可以包括氧化硅、氮化硅或者它们的组合。第二气隙41的底部(或下部)可以足够深，以充分地保证位于第二覆盖层44B之下的气隙。可以在第三插塞46A之上沉积氮化硅以形成第二覆盖层44B。由于第二气隙41的宽度非常小，所以氮化硅不向下深入沉积至第二气隙41的底部。与第一实施例不同，第二覆盖层44B可以填充相邻的第三插塞46A之间暴露出第三插塞46A的表面的空间。
将存储元件47耦接至第三插塞46A。存储元件47可以形成在第三插塞46A之上。
经由前气隙形成工艺来形成第一气隙40，以及经由后气隙形成工艺来形成第二气隙41、第三气隙42和第四气隙43。
前气隙形成工艺可以表示在形成第三插塞46A之前执行的工艺。后气隙形成工艺可以表示在形成第三插塞46A之后执行的工艺。
图6F和图6G是图示根据第二实施例的用于形成第二气隙的方法的平面图。
参见图6F，第三插塞46A与第二插塞39和位线结构部分地重叠。因此，第一牺牲间隔件31被暴露出。
参见图6G，当去除第二牺牲间隔件31时形成线形的第二气隙41。化学制品在第一方向D1和第二方向D2上流动，使得可以去除位于第三插塞46A之下的第一牺牲间隔件31。
图7A至图7J是图示根据第三实施例的用于制造半导体器件的方法的截面图。所述方法直到形成间隙29的步骤可以与第一实施例中所示的方法相同。所述方法形成直到间隙29的步骤在以上参照图4A至图4E进行了描述，将省略直至上述点的详细描述。
参见图7A，在包括间隙29的结构之上形成第一间隔件层30A。第一间隔件层30A形成在包括位线结构的衬底11之上。第一间隔件层30A可以包括氮化硅。第一间隔件层30A不填充间隙29，且保形地形成。
在第一间隔件层30A之上形成第一牺牲间隔件层51A。第一牺牲间隔件层51A可以包括氧化硅。第一牺牲间隔件层51A不填充间隙29，且保形地形成在第一间隔件层30A之上。
参见图7B，形成第一牺牲间隔件51。第一牺牲间隔件51通过将第一牺牲间隔件51A凹陷来形成。第一牺牲间隔件51的凹陷工艺可以包括回蚀工艺。在形成于第一插塞25的侧壁上的第一间隔件层30A之上形成第一牺牲间隔件51。第一牺牲间隔件51的底部可以在间隙29的内部延伸。换言之，第一牺牲间隔件51可以向下延伸至间隙29中。去除位于层间电介质层21之上的第一牺牲间隔件层51A。第一牺牲间隔件51的底部处于比间隙29的顶部更低的水平处。第一牺牲间隔件51可以设置在位线结构的两个侧壁上。因此，第一牺牲间隔件51从第一插塞25的两个侧壁延伸至位线结构的两个侧壁。间隙29的部分侧壁可以被暴露出，而不被第一牺牲间隔件51覆盖，由此被称作为凹陷间隙51B。
参见图7C，在第一牺牲间隔件51和第一间隔件层30A之上形成第二间隔件层52A。第二间隔件层52A形成在包括第一牺牲间隔件51的结构之上。具体地，第二间隔件层52A可以填充凹陷的间隙51B。第二间隔件层52A可以包括氮化硅。
随后，尽管在附图中未示出，但是可以如参照图4G至4I所述来执行用于形成牺牲层、初步隔离部分、牺牲图案以及插塞隔离层的工艺。
参见图7D，形成第二开口53。第二开口53可以形成在位线结构之间。当从顶部观察时，第二开口52可以具有四边形的孔形。第二开口53可以设置在位线结构的两个侧面上。
在形成第二开口53时，可以去除位于第一间隔件层30A之上的第二间隔件层52A。因此，可以形成第二间隔件52。第二间隔件52可以覆盖第一牺牲间隔件51。
参见图7E，可以执行用于延伸第二开口53的侧面的工艺。例如，可以修整第二间隔件52。当执行修整工艺时，可以充分地保证第二开口53的开口面积。
可以经由修整工艺去除位于层间电介质层21之上的第二间隔件层52A和第一间隔件层30A。因此，可以形成第一间隔件30。
参见图7F，形成第二牺牲间隔件54。第二牺牲间隔件54形成在第二开口53的侧壁上。当从顶部观察时，第二牺牲间隔件54形成为包围第二开口53的侧壁。以上参照图4K和4L描述了用于形成第二牺牲间隔件54的方法。
随后，将第二开口53的底部垂直且横向地扩展。为此，使用第二牺牲间隔件54作为刻蚀掩模来刻蚀层间电介质层21。经由干法刻蚀工艺来刻蚀层间电介质层21。例如，可以经由各向同性刻蚀工艺来刻蚀层间电介质层21。因此，第二杂质区20被暴露在第二开口53之下。随后，第二杂质区20和隔离层13的一部分可以被凹陷至预定的深度。第二开口53的底表面可以由于刻蚀选择性差异而具有V形轮廓。此外，第二开口53的底部可以经由各向同性刻蚀工艺而具有灯泡形状。各向同性刻蚀工艺可以被控制使得第一插塞25的侧壁不被第二开口53的底部暴露出。
由于第二开口53扩展，可以在第一插塞25和位线26的侧壁上形成电介质间隔件。电介质间隔件可以包括第一间隔件30、第二间隔件52和第二牺牲间隔件54。第一间隔件30、第一牺牲间隔件51和第二间隔件52具有线形，并且与位线26的侧壁平行地延伸。第二牺牲间隔件54包围第二开口53的侧壁。第二牺牲间隔件54的底部不设置在第一插塞25的侧壁上。电介质间隔件的一部分可以延伸至第一插塞25的侧壁所处的水平。第一间隔件30、第一牺牲间隔件51和第二间隔件52可以形成在第一插塞25的侧壁上。第一间隔件30、第一牺牲间隔件51和第二间隔件52可以延伸以填充间隙29。第一间隔件30的延伸部分被称作为内衬层30P。第一牺牲间隔件51的延伸部分被称作为牺牲内衬层51P。第二间隔件52的延伸部分被称作为柱体52P。牺牲内衬层51P可以被柱体52P夹住。在第三实施例中，与第一实施例和第二实施例所示的不同，牺牲内衬层51P的端部可以被柱体52P和内衬层30P包围。换言之，柱体52P的底部覆盖牺牲内衬层51P的一侧的端部。由于柱体52P接触内衬层30P，结构的稳定性可以增加。换言之，可以防止第二间隔件52和柱体52P在后续的工艺中被提升。
第一间隔件30、第二间隔件52、内衬层30P和柱体52P可以包括氮化硅。第一牺牲间隔件51和牺牲内衬层51P可以包括氧化硅。第二牺牲间隔件54可以包括氮化钛。因此，氮化物-氧化物-氮化物-TiN(N-O-N-TiN)的电介质间隔件可以形成在位线26的侧壁上。氮化物-氧化物-氮化物-氮化物(N-O-N-N)的电介质间隔件可以形成在第一插塞25的侧壁上。
参见图7G，形成第二插塞55。第二插塞55被凹陷并形成在第二开口53的内部。为了形成第二插塞55，可以在沉积多晶硅层之后顺序地执行平坦化工艺和回蚀工艺。在平坦化工艺期间，可以将位线硬掩模27和外围材料平坦化。因此，可以暴露出第一牺牲间隔件51的顶部。
参见图7H，去除第二牺牲间隔件54。随后，形成第一间隙56。可以执行干法刻蚀工艺以去除第二牺牲间隔件54。例如，可以使用能够选择性地去除氮化钛的硫酸(H2SO4)和过氧化氢(H2O2)的混合物。
去除第一牺牲间隔件51和牺牲内衬层51P。因此，形成第二气隙57。第二气隙57可以形成在位线26与第二插塞55之间，并且延伸至第一插塞25与第二插塞55之间。为了方便起见，将形成在第一插塞25与第二插塞55之间的第二气隙57的延伸部分(即，第二气隙57)称作为第三气隙58。由于牺牲内衬层51P和第一牺牲间隔件51由相同的材料形成，所以第二气隙57和第三气隙58可以原位地形成。因此，可以简化形成工艺。
可以执行湿法刻蚀工艺以去除第一牺牲间隔件51和牺牲内衬层51P。例如，可以使用能够选择性地去除氧化硅的缓冲氧化物刻蚀剂(BOE)。BOE可以包括氟化铵(NH4F)和氟化氢(HF)的混合物。
第一气隙56和第二气隙57可以形成第一双气隙DA21。第三气隙58可以是单气隙。
第一双气隙DA21可以设置在位线26与第二插塞55之间。第一气隙56具有包围第二插塞55的环形，第二气隙57具有线形。第二气隙57与位线26的侧壁平行地延伸。第二气隙57设置在第一间隔件30与第二间隔件52之间。第一气隙56设置在第二间隔件52与第二插塞55之间。第一气隙56包围第二插塞55的侧壁。第一气隙56和第二气隙57可以通过第二间隔件52彼此隔离。
作为单气隙的第三气隙58设置在间隙29的内部以及第一插塞25与第二插塞55之间。内衬层30P可以形成在间隙29的底表面和侧壁上。柱体52P可以部分地填充间隙29的中心以及间隙29的与第二插塞55相邻设置的一些区域。如由附图标记E3所示，柱体52P和内衬层30P可以彼此接触而没有间隙。因此，柱体52P的结构稳定性增加。第三间隙58设置在第一插塞25与柱体52P之间。第三气隙58可以从第二气隙57延伸。
如上所述，第一插塞25和位线26可以设置成与第二插塞55相邻，第一插塞25和位线26与第二插塞55之间具有电介质间隔件。在电介质间隔件中可以包括第一气隙56、第二气隙57和第三气隙58。电介质间隔件可以包括间隔件结构和电介质插塞。电介质插塞可以从间隔件结构连续。间隔件结构可以设置在位线26与第二插塞55之间。间隔件结构包括第一间隔件30、第二间隔件52和第一双气隙DA21。由于第一间隔件30和第二间隔件52包括氮化硅，间隔件结构可以是氮化物-空气1-氮化物-空气2(NANA)结构。在间隔件结构中可以包括第一气隙56和第二气隙57。由于形成了第一气隙56和第二气隙57的第一双气隙DA21，气隙可以形成为具有足够大的尺寸。因而，可以显著地减小位线26与第二插塞55之间的寄生电容。
在第一插塞25与第二插塞55之间形成电介质插塞。电介质插塞P包括内衬层30P、柱体52P和第三气隙58。由于内衬层30P和柱体52P包括氮化硅，电介质插塞具有氮化物-空气3-氮化物-氮化物(NANN)结构。在电介质插塞中可以包括第三气隙58。
第二气隙57和第三气隙58可以设置在垂直方向上。例如，第三气隙58从第二气隙57延伸。第二气隙57和第三气隙58可以形成第二双气隙DA22。第一双气隙DA21和第二双气隙DA22可以彼此耦接。
由于形成了第二双气隙DA22，可以大大地减小位线26与第二插塞55之间的寄生电容。
由于第一气隙56、第二气隙57和第三气隙58是在形成第三插塞61之前形成的，第三实施例可以被称作为前气隙形成工艺。
参见图7I，形成覆盖层59A和59B。覆盖层59A和59B填充第一双气隙DA21的顶部。第一覆盖层59A覆盖第一气隙56。第二覆盖层59B覆盖第二气隙57。第一覆盖层59A和第二覆盖层59B可以由电介质材料形成。例如，第一覆盖层59A和第二覆盖层59B可以由氧化硅形成。氧化硅可以经由氧化工艺、沉积工艺、或者它们的组合来形成。例如，在经由等离子体氧化工艺形成第一氧化硅之后，可以经由化学气相沉积(CVD)工艺来形成第二氧化硅。在另一个实施例中，第一覆盖层59A和第二覆盖层59B可以包括氮化硅或者氧化硅和氮化硅的混合物。第一覆盖层59A和第二覆盖层59B可以具有使得第一气隙56和第二气隙57可以保持足够长度的厚度。
第一覆盖层59A和第二覆盖层59B可以防止第一气隙56和第二气隙57在后续的工艺中损失。单独的气隙(即，第一气隙56或者第二气隙57)的尺寸可能由于第一覆盖层59A和第二覆盖层58B而减小。然而，由于包括第一气隙56和第二气隙57的第一双气隙DA21的宽度与单气隙相比增加，所以设置在位线26与第二插塞55之间的气隙的总尺寸可以形成得大。
参见图7J，在第二插塞55之上形成欧姆接触层60。欧姆接触层60可以经由硅化工艺来形成。欧姆接触层60可以包括金属硅化物。欧姆接触层60可以包括硅化钴。在一个实施例中，欧姆接触层60可以包括CoSi2(硅化钴)。
在欧姆接触层60之上形成第三插塞61。第三插塞61可以通过填充第二开口53来形成，并且在欧姆接触层60之上形成。第三插塞61可以包括含金属层。第三插塞61可以包括含钨材料。第三插塞61可以包括钨层或钨化合物。
第三插塞61可以具有在位线结构之上延伸的延伸部分。
可以在第三插塞61之上形成存储元件62。
图7K是图示根据第三实施例的单气隙的平面图。
参见图7K，第一插塞25可以具有比第一开口24的宽度(或直径)更小的线宽。间隙29形成在第一插塞25的两侧上。间隙29不形成为包围第一插塞25，而是形成在第一插塞25的两侧上。一个第一插塞25和一对间隙29设置在第一开口24中，以及间隙29通过第一插塞25彼此间隔开。间隙29可以设置在第一插塞25与第二插塞55之间。
内衬层30P、第三气隙58以及柱体52P可以共同地形成电介质插塞。内衬层30P覆盖间隙29的底表面和侧壁。柱体52P可以填充间隙29的一部分。例如，柱体52P可以填充间隙29的中心，并且延伸至与第二插塞55相邻设置的间隙29的侧壁。柱体52P和内衬层30P可以彼此耦接，而不具有如同形成在柱体52P与第二插塞55之间的第三气隙58的间隙。因此，第三气隙58设置在第一插塞25与柱体52P之间。
图8A至图8E是图示根据第四实施例的用于制造半导体器件的方法的平面图。所述工艺直到形成第二插塞55的步骤可以与第三实施例中所示的方法相同。然而，用于形成双气隙的方法与第三实施例中所示的方法不同。所述工艺直到形成第二插塞55的步骤在以上参照图4A至4M和7A至7G进行了描述。
参见图8A，在形成第二插塞55之后去除第二牺牲间隔件54。因此，形成第一气隙56。使用能够选择性地去除氮化钛的化学制品以去除第二牺牲间隔件54。在形成第二牺牲间隔件54时，第一牺牲间隔件51可以保留下来。第一气隙56具有包围第二插塞55的环形。第一气隙56设置在第二间隔件52与第二插塞55之间。第一气隙56形成为包围第二插塞55的侧壁。
参见图8B，形成第一覆盖层59A。第一覆盖层59A覆盖第二间隔件52与第二插塞55之间的第一气隙56。
参见图8C，在第二插塞55之上形成欧姆接触层60。在欧姆接触层60之上形成第三插塞61A。第三插塞61A可以具有与位线结构部分地重叠的延伸部分。换言之，延伸部分在位线结构之上延伸。与第二实施例类似，第三插塞61A可以具有暴露出第一牺牲间隔件51在位线26的第一侧壁之上的上部、同时覆盖位于位线26的第二侧壁之上的第一牺牲间隔件51的形状。参见图6F和6G。
参见图8D，去除第一牺牲间隔件51。形成第二气隙57和第三气隙58。第一气隙56和第二气隙57共同地形成双气隙DA21。第三气隙58是单气隙并且从第二气隙57延伸。
如上所述，第二气隙57和第三气隙58可以原位地形成。因此，可以简化形成工艺。
可以在位线26与第二插塞55之间设置双气隙DA21。第二气隙57具有线形，第一气隙56具有环形。第二气隙57与位线26平行地延伸。第二气隙57设置在第一间隔件30与第二间隔件52之间。第一气隙56设置在第二间隔件52与第二插塞55之间。第一气隙56形成为包围第二插塞55的侧壁。
第三气隙58设置在间隙29的内部。第二气隙57和第三气隙58彼此耦接。例如，第三气隙58从第二气隙57延伸。
参见图8E，形成第二覆盖层59B。第二覆盖层59B覆盖第一气隙56。与第三实施例中所示的不同，第二覆盖层59B可以填充相邻的第三插塞61A之间的空间，且暴露出第三插塞61A的表面。
在第三插塞61A之上形成存储元件62。
如上所述，在第四实施例中，通过去除第二牺牲间隔件54来形成第一气隙56，以及通过在形成第三插塞61A之后去除第一牺牲间隔件51来形成第二气隙57和第三气隙58。用于形成第一气隙56的工艺被称作为前气隙形成工艺，用于形成第二气隙57和第三气隙58的工艺被称作为后气隙形成工艺。
根据一个实施例的半导体器件可以应用于动态随机存取存储器(DRAM)和诸如静态随机存取存储器(SRAM)、快闪存储器、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和相变随机存取存储器(PRAM)的存储器件。
例如，实施例可以应用于包括具有多个导电结构彼此相邻设置的结构的半导体器件的电子器件。所述半导体器件可以包括：第一导电结构、在第一导电结构之上的第二导电结构、包括与第二导电结构相邻的上部和与第一导电结构相邻的下部的第三导电结构，设置在第三导电结构和第二导电结构的上部之间的第一双气隙，以及设置在第三导电结构和第一导电结构的下部之间的第二双气隙。
根据一个实施例，气隙的尺寸可以足够大，以通过利用位线和第二插塞之间的双气隙而将位线与第二插塞绝缘。
根据一个实施例，由于彼此平行且设置在位线和第二插塞之间的双气隙，可以减小寄生电容。双气隙设置在垂直方向上。
因此，半导体器件的操作速度可以随着寄生电容减小而提高。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
第一插塞；
位线，与所述第一插塞耦接，提供在所述第一插塞之上，以及在一个方向上延伸；
第二插塞，包括与所述位线相邻的第一部分和与所述第一插塞相邻的第二部分；
双气隙，设置在所述第二插塞的第一部分与所述位线之间，并且包括第一气隙和第二气隙，其中，所述第一气隙包围所述第二插塞的第一部分，并且所述第二气隙与所述位线平行地延伸；以及
覆盖层，覆盖所述第一气隙和所述第二气隙。
技术方案2.如技术方案1所述的半导体器件，还包括：
第三气隙和第四气隙，设置在所述第二插塞的第二部分与所述第一插塞之间，
其中，所述第三气隙与所述第二气隙垂直地耦接，所述第四气隙与所述第一气隙垂直地耦接。
技术方案3.如技术方案1所述的半导体器件，还包括：
第三气隙，设置在所述第二插塞的第二部分与所述第一插塞之间，
其中，所述第三气隙与所述第二气隙垂直地耦接。
技术方案4.如技术方案1所述的半导体器件，
其中，所述第二气隙被包括在电介质间隔件中，以及
其中，所述电介质间隔件与所述位线平行地延伸。
技术方案5.如技术方案4所述的半导体器件，
其中，所述电介质间隔件包括第一间隔件和第二间隔件，以及
其中，所述第二气隙设置在所述第一间隔件与所述第二间隔件之间。
技术方案6.如技术方案5所述的半导体器件，其中，所述第一间隔件和所述第二间隔件中的每个包括氮化硅。
技术方案7.一种半导体器件，包括：
衬底，包括第一区和第二区；
第一插塞，与所述第一区耦接；
位线，提供在所述第一插塞之上，并且与所述第一插塞耦接；
第二插塞，包括与所述位线相邻的第一部分和与所述第一插塞相邻的第二部分，其中，所述第二插塞与所述第二区耦接；
第一气隙和第二气隙，设置在所述第二插塞的第一部分与所述位线之间；
第三气隙，设置在所述第二插塞的第二部分与所述第一插塞之间；
覆盖层，覆盖所述第一气隙和所述第二气隙的上部；
第三插塞，提供在所述第二插塞之上；以及
存储元件，提供在所述第三插塞之上。
技术方案8.如技术方案7所述的半导体器件，
其中，所述第一气隙为环形，并且包围所述第二插塞的第一部分，以及
其中，所述第二气隙为线形，并且与所述位线平行地延伸。
技术方案9.如技术方案7所述的半导体器件，其中，所述第三气隙从所述第二气隙延伸以形成延续。
技术方案10.如技术方案7所述的半导体器件，还包括：
第四气隙，设置在所述第二插塞的第二部分与所述第三气隙之间，
其中，所述第三气隙与所述第二气隙垂直地耦接，所述第四气隙与所述第一气隙垂直地耦接。
技术方案11.如技术方案7所述的半导体器件，还包括：
电介质间隔件，与所述位线平行，并且从所述位线的侧壁之上延伸至所述第一插塞的侧壁之上，
其中，所述第二气隙和所述第三气隙被包括在所述电介质间隔件中。
技术方案12.如技术方案11所述的半导体器件，其中，所述电介质间隔件包括第一间隔件和第二间隔件，以及
其中，所述第二气隙和所述第三气隙设置在所述第一间隔件与所述第二间隔件之间。
技术方案13.如技术方案12所述的半导体器件，其中，所述第一间隔件和所述第二间隔件中的每个包括氮化硅。
技术方案14.如技术方案7所述的半导体器件，还包括：
层间电介质层，具有暴露出所述衬底的第一区的第一开口，
其中，所述第一插塞设置在所述第一开口中，并且通过间隙与所述第一开口的侧壁间隔开。
技术方案15.如技术方案14所述的半导体器件，还包括：
内衬层，覆盖所述间隙的侧壁和底表面；
柱体，与所述内衬层间隔开，并且从所述第一气隙和所述第二气隙之间延伸至所述间隙的中心；
第一间隔件，与所述位线平行地延伸，并且与所述内衬层耦接；以及
第二间隔件，与所述第一间隔件平行地延伸，并且与所述柱体耦接，
其中，所述第二气隙位于所述第一间隔件与所述第二间隔件之间。
技术方案16.如技术方案15所述的半导体器件，其中，所述内衬层、所述柱体、所述第一间隔件和所述第二间隔件中的每个包括氮化硅。
技术方案17.如技术方案14所述的半导体器件，还包括：
插塞隔离层，提供在所述层间电介质层之上，以及
第二开口，穿通所述插塞隔离层和所述层间电介质层，并且具有第二开口，
其中，所述第二开口暴露出所述第二区，以及
其中，所述第二插塞设置在所述第二开口中。
技术方案18.如技术方案7所述的半导体器件，还包括：
掩埋字线，掩埋在所述衬底中，并且在与所述位线相交叉的方向上延伸；以及
第一杂质区和第二杂质区，形成在所述衬底中，并且分别与所述掩埋字线的第一侧和第二侧相邻，
其中，所述第一杂质区形成在所述第一区中，所述第二杂质区形成在所述第二区中。
技术方案19.如技术方案7所述的半导体器件，其中，所述覆盖层包括氧化硅。
技术方案20.如技术方案7所述的半导体器件，其中，所述第一区和所述第二区中的每个具有凹陷的表面。

Claims (20)

1.一种半导体器件，包括：
第一插塞；
位线，与所述第一插塞耦接，提供在所述第一插塞之上，以及在一个方向上延伸；
第二插塞，包括与所述位线相邻的第一部分和与所述第一插塞相邻的第二部分；
双气隙，设置在所述第二插塞的第一部分与所述位线之间，并且包括第一气隙和第二气隙，其中，所述第一气隙包围所述第二插塞的第一部分，并且所述第二气隙与所述位线平行地延伸；
覆盖层，覆盖所述第一气隙和所述第二气隙；
第一电介质间隔件，从所述位线的侧壁之上延伸至所述第一插塞的侧壁之上；以及
第二电介质间隔件，设置在所述第一气隙和所述第二气隙之间，
其中，所述第二电介质间隔件的一部分与所述覆盖层接触。
2.如权利要求1所述的半导体器件，还包括：
第三气隙和第四气隙，设置在所述第二插塞的第二部分与所述第一插塞之间，
其中，所述第三气隙与所述第二气隙垂直地耦接，所述第四气隙与所述第一气隙垂直地耦接。
3.如权利要求1所述的半导体器件，还包括：
第三气隙，设置在所述第二插塞的第二部分与所述第一插塞之间，
其中，所述第三气隙与所述第二气隙垂直地耦接。
4.如权利要求1所述的半导体器件，
其中，所述第二电介质间隔件与所述位线平行地延伸。
5.如权利要求1所述的半导体器件，
其中，所述第二气隙设置在所述第一电介质间隔件与所述第二电介质间隔件之间，以及
其中，所述第一气隙设置在所述第二电介质间隔件与所述第二插塞的所述第一部分之间。
6.如权利要求1所述的半导体器件，其中，所述第一电介质间隔件和所述第二电介质间隔件中的每个包括氮化硅。
7.一种半导体器件，包括：
衬底，包括第一区和第二区；
第一插塞，与所述第一区耦接；
位线，提供在所述第一插塞之上，并且与所述第一插塞耦接；
第二插塞，包括与所述位线相邻的第一部分和与所述第一插塞相邻的第二部分，其中，所述第二插塞与所述第二区耦接；
第一气隙和第二气隙，设置在所述第二插塞的第一部分与所述位线之间；
第三气隙，设置在所述第二插塞的第二部分与所述第一插塞之间；
覆盖层，覆盖所述第一气隙的上部和所述第二气隙的上部；
第三插塞，提供在所述第二插塞之上；以及
存储元件，提供在所述第三插塞之上。
8.如权利要求7所述的半导体器件，
其中，所述第一气隙为环形，并且包围所述第二插塞的第一部分，以及
其中，所述第二气隙为线形，并且与所述位线平行地延伸。
9.如权利要求7所述的半导体器件，其中，所述第三气隙从所述第二气隙延伸以形成延续。
10.如权利要求7所述的半导体器件，还包括：
第四气隙，设置在所述第二插塞的第二部分与所述第三气隙之间，
其中，所述第三气隙与所述第二气隙垂直地耦接，所述第四气隙与所述第一气隙垂直地耦接。
11.如权利要求7所述的半导体器件，还包括：
电介质间隔件，与所述位线平行，并且从所述位线的侧壁之上延伸至所述第一插塞的侧壁之上，
其中，所述第二气隙和所述第三气隙被包括在所述电介质间隔件中。
12.如权利要求11所述的半导体器件，其中，所述电介质间隔件包括第一间隔件和第二间隔件，以及
其中，所述第二气隙和所述第三气隙设置在所述第一间隔件与所述第二间隔件之间。
13.如权利要求12所述的半导体器件，其中，所述第一间隔件和所述第二间隔件中的每个包括氮化硅。
14.如权利要求7所述的半导体器件，还包括：
层间电介质层，具有暴露出所述衬底的第一区的第一开口，
其中，所述第一插塞设置在所述第一开口中，并且通过间隙与所述第一开口的侧壁间隔开。
15.如权利要求14所述的半导体器件，还包括：
内衬层，覆盖所述间隙的侧壁和底表面；
柱体，与所述内衬层间隔开，并且从所述第一气隙和所述第二气隙之间延伸至所述间隙的中心；
第一间隔件，与所述位线平行地延伸，并且与所述内衬层耦接；以及
第二间隔件，与所述第一间隔件平行地延伸，并且与所述柱体耦接，
其中，所述第二气隙位于所述第一间隔件与所述第二间隔件之间。
16.如权利要求15所述的半导体器件，其中，所述内衬层、所述柱体、所述第一间隔件和所述第二间隔件中的每个包括氮化硅。
17.如权利要求14所述的半导体器件，还包括：
插塞隔离层，提供在所述层间电介质层之上，以及
第二开口，穿通所述插塞隔离层和所述层间电介质层，并且具有第二开口，
其中，所述第二开口暴露出所述第二区，以及
其中，所述第二插塞设置在所述第二开口中。
18.如权利要求7所述的半导体器件，还包括：
掩埋字线，掩埋在所述衬底中，并且在与所述位线相交叉的方向上延伸；以及
第一杂质区和第二杂质区，形成在所述衬底中，并且分别与所述掩埋字线的第一侧和第二侧相邻，
其中，所述第一杂质区形成在所述第一区中，所述第二杂质区形成在所述第二区中。
19.如权利要求7所述的半导体器件，其中，所述覆盖层包括氧化硅。
20.如权利要求7所述的半导体器件，其中，所述第一区和所述第二区中的每个具有凹陷的表面。
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