KR102013492B1 - 메모리 셀, 2 트랜지스터-1 커패시터 메모리 셀의 어레이를 형성하는 방법, 및 집적 회로를 제작하는 데 사용되는 방법 - Google Patents

메모리 셀, 2 트랜지스터-1 커패시터 메모리 셀의 어레이를 형성하는 방법, 및 집적 회로를 제작하는 데 사용되는 방법 Download PDF

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Abstract

메모리 셀은 서로에 관해 측 방향으로 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 커패시터는 제1 및 제2 트랜지스터들 위에 있다. 커패시터는 제1 트랜지스터의 제1 전류 노드와 전기적으로 결합되는 컨테이너-형상의 전도성 제1 커패시터 노드, 제2 트랜지스터의 제1 전류 노드와 전기적으로 결합되는 전도성 제2 커패시터 노드, 및 제1 커패시터 노드 및 제2 커패시터 노드 사이 커패시터 유전체를 포함한다. 커패시터 유전체는 컨테이너-형상의 제1 커패시터 노드의 상부에 걸쳐 연장된다. 방법을 포함하여, 추가적인 실시예들 및 측면들이 개시된다.

Description

메모리 셀, 2 트랜지스터-1 커패시터 메모리 셀의 어레이를 형성하는 방법, 및 집적 회로를 제작하는 데 사용되는 방법{MEMORY CELLS, METHODS OF FORMING AN ARRAY OF TWO TRANSISTOR-ONE CAPACITOR MEMORY CELLS, AND METHODS USED IN FABRICATING INTEGRATED CIRCUITRY}
본 출원에 개시된 실시예들은 메모리 셀들, 메모리 셀들을 형성하는 방법들, 및 집적 회로를 제작하는 데 사용되는 방법들에 관한 것이다.
동적 랜덤 액세스 메모리(DRAM)는 최신 컴퓨팅 아키텍처들에 사용된다. DRAM은 메모리의 다른 유형들과 비교하여 구조적 간단함, 낮은 비용, 및 속도의 이점들을 제공할 수 있다.
현재, DRAM은 통상적으로 전계 효과 트랜지스터와 조합하여 하나의 커패시터를 갖는 개별적인 메모리 셀들을 가지며(소위 1T-1C 메모리 셀들), 커패시터는 트랜지스터의 소스/드레인 영역들 중 하나와 결합된다. 현재 1T-1C 구성들의 확장성에 대한 제한들 중 하나는 충분히 높은 커패시턴스를 갖는 커패시터들을 초고 집적 아키텍처들에 통합시키는 것이 어렵다는 점이다. 그에 따라, 초고 집적 최신 메모리 아키텍처들에의 통합에 적합한 새로운 메모리 셀 구성들을 개발하는 것이 바람직할 것이다.
본 발명이 1T-1C 메모리 셀들 이외와 연관된 아키텍처 및 방법의 동기가 되었지만, 본 발명의 몇몇 측면은 결코 그렇게 제한되지 않고 임의의 메모리 셀에 대한 그리고 임의의 집적 회로를 제작하는 데 사용되는 방법들에 대한 적용 가능성을 가질 수 있다.
도 1은 2T-1C 메모리 셀을 도시하는 비-구조적 개략도이다.
도 2는 본 발명의 실시예에 따른 제조 시 2T-1C 메모리 셀들의 어레이를 포함하는 구성의 도식적인 상면도이다.
도 3은 도 2에서의 라인 3-3을 통해 취해진 단면도이다.
도 4는 도 2에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 2 구성의 뷰이다.
도 5는 도 4에서의 라인 5-5를 통해 취해진 단면도이다.
도 6은 도 4에서의 라인 6-6을 통해 취해진 단면도이다.
도 7은 도 4에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 4 구성의 뷰이다.
도 8은 도 7에서의 라인 8-8을 통해 취해진 단면도이다.
도 9는 도 8에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 8 구성의 뷰이다.
도 10은 도 9에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 9 구성의 상면도이다.
도 11은 도 10에서의 라인 11-11을 통해 취해진 단면도이다.
도 12는 도 11에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 11 구성의 뷰이다.
도 13은 도 12에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 12 구성의 상면도이다.
도 14는 도 13에서의 라인 14-14를 통해 취해진 단면도이다.
도 15는 도 14의 일부의 확대도이다.
도 16은 도 14에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 14 구성의 뷰이다.
도 17은 도 16에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 16 구성의 뷰이다.
도 18은 도 17에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 17 구성의 상면도이다.
도 19는 도 18에서의 라인 19-19를 통해 취해진 단면도이다.
도 20은 도 18에 의해 도시된 처리 단계에 후속한 처리 단계 시 도 18 구성의 뷰이다.
도 21은 도 20에서의 라인 21-21을 통해 취해진 단면도이다.
도 22, 도 23, 및 도 24는 본 발명의 실시예들에 따른 어레이들의 도식적인 상면도들이다.
본 발명의 실시예들은 제조 방법에 독립적인 메모리 셀를 포함한다. 본 발명의 실시예들은 또한 2 트랜지스터-1 커패시터(2T-1C) 메모리 셀들의 어레이를 형성하는 방법들, 및 집적 회로를 제작하는 데 사용되는 방법들을 포함한다. 어디나 그렇게 제한되는 것은 아니지만, 예를 들어 도 1에 개략적으로 도시된 바와 같이, 2T-1C 메모리 셀과 연관된 제조 방법 및 구조를 도시하는 도면들이 제공된다. 예시적인 2T-1C 메모리 셀(MC)은 두 개의 트랜지스터(T1 및 T2) 및 커패시터(CAP)를 갖는다. T1의 소스/드레인 영역은 커패시터(CAP)의 제1 전도성 노드와 연결되고 T1의 다른 소스/드레인 영역은 제1 비교 비트 라인(예를 들어, BL-T)과 연결된다. T1의 게이트는 워드 라인(WL)과 연결된다. T2의 소스/드레인 영역은 커패시터(CAP)의 제2 전도성 노드와 연결되고 T2의 다른 소스/드레인 영역은 제2 비교 비트 라인(예를 들어, BL-C)과 연결된다. T2의 게이트는 워드 라인(WL)과 연결된다. 비교 비트 라인들(BL-T 및 BL-C)은 메모리 셀(MC)의 메모리 상태를 확인하기 위해 두 개의 전기적 속성들(예를 들어, 전압)을 비교하는 회로(4)까지 연장된다. 도 1의 2T-1C 구성은 DRAM 및/또는 메모리의 다른 유형들에 사용될 수 있다.
2T-1C 메모리 셀들(MC)의 어레이를 형성하는 방법들의 예시적인 실시예들은 도 2 내지 도 21을 참조하여 처음에 설명된다. 도 2 및 도 3을 참조하면, 이러한 것들은 구성(12)의 기판 단편의 일부를 도시하고 이들 내에 다수의 메모리 셀(MC)(미도시)이 최종적으로 제조될 것이다. 재료들은 도 2 및 도 3에 도시된 재료들의 한쪽에, 높이 방향으로 안쪽에, 또는 높이 방향으로 바깥쪽에 있을 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 완전히 제조된 구성요소들이 구성(12) 근처 어딘가에 또는 그것 내에 제공될 수 있다. 관계없이, 본 출원에 설명된 재료들, 영역들, 및 구조들 중 임의의 것은 동종이거나 동종이 아닐 수 있고, 관계없이 그러한 것들이 가로놓이는 임의의 재료 위에 연속적이거나 불연속적일 수 있다. 나아가, 다르게 서술되지 않는 한, 각 재료는 임의의 적합한 또는 아직 개발중인 발달한 기술을 사용하여 형성될 수 있으며, 원자층 증착, 화학 증착, 물리 증착, 에피택시얼 성장, 확산 도핑, 및 이온 주입이 예들이다.
구성(12)은 전도성/전도체/전도(즉, 본 출원에서 전기적으로), 반도전성, 또는 절연성/절연체/절연(즉, 본 출원에서 전기적으로) 재료들 중 임의의 하나 이상을 포함할 수 있는 베이스 구조(13)를 포함한다. 구성(12)은 각각, 제1 및 제2 트랜지스터들(18 및 20)의 로우들(16)을 포함한다. 임의의 적합한 트랜지스터들, 예를 들어 전계 효과 트랜지스터들(비-휘발성 프로그램가능 영역들이 있거나 없는), 양극성 접합 트랜지스터들 등이 사용될 수 있다. 그러나, 논의는 주로 예시적인 제1 및 제2 트랜지스터들(18 및 20)이 전계 효과 트랜지스터들인 개략적인 도 1의 메모리 셀들(MC)의 제작으로 진행된다. 나아가, 본 출원에서 상이한 구성요소들 또는 재료들에 대한 "제1" 및 "제2"의 언급은 단지 상이한 구성요소들, 상이한 재료들, 및/또는 상이한 시간들에 형성되는 동일한 재료들 또는 구성요소들 언급 시 설명의 편의를 위한 것이다. 따라서, 그리고 다르게 표시되지 않는 한, "제1" 및 "제2"는 완성된 회로 구성 내 상대적인 위치에 독립적인 그리고 제조 시퀀스에 독립적인 상호교환될 수 있다. 구성(12)은 트랜지스터들(18, 20)에 대한 유전체(29)(예를 들어, 실리콘 질화물 및/또는 도핑된 또는 도핑되지 않은 실리콘 이산화물)를 포함하는 것으로 도시된다. 도 2의 상면도에서, 단지 몇몇 하지의 구성요소가 점선들로 도시되는데 이들은 그러한 구성요소들의 예시적인 수평 레이아웃과 관련이 있다. 또한, (아래에서 설명될) 도 3의 액세스 라인들(22)의 전도성 재료는 도 2에서 보다 명확하게 하기 위해 도 2에 점묘법으로 도시된다.
일 실시예에서 그리고 도시된 바와 같이, 제1 및 제2 전계 효과 트랜지스터들(18, 20)은 각각의 로우들(16)을 따라 서로에 관해 높이 방향으로 그리고 교차하여 연장된다(즉, 그것들은 로우-내부에서-교차한다). 본 문서에서, 다르게 표시되지 않는 한, "높이 방향(으로"), "보다 높은", "상측", "하측", "상부", "최상부", "하부", "~ 위", "~ 아래", "~ 하", "~ 밑', "위", 및 "아래"는 일반적으로 수직 방향에 관한다. 나아가, "수직적" 및 "수평적"은 본 출원에서 사용될 때 3차원 공간에서의 기판의 배향에 관계없이 서로에 관해 대체로 수직인 방향들이다. 또한, "높이 방향으로 연장(되는)" 및 "높이 방향으로-연장되는"은 수직에서 수직으로부터 45° 이하까지의 범위를 포함한다. 나아가, 전계 효과 트랜지스터에 대해 "높이 방향으로 연장(되는)" 및 "높이 방향으로-연장되는"은 소스/드레인 영역들 간 동작 시 전류가 흐르는 트랜지스터의 채널 길이의 배향에 관한다. 양극성 접합 트랜지스터들에 대해, "높이 방향으로 연장(되는)" 및 "높이 방향으로-연장되는"은 이미터 및 컬렉터 간 동작에서 전류가 흐르는 베이스 길이의 배향에 관한다. 일 실시예에서 그리고 도시된 바와 같이, 제1 및 제2 로우-내부에서-교차하는 트랜지스터들은 각각 수직하거나 수직의 10° 내이며, 일 실시예에서 서로에 관해 공통 수평면에 있다. 일 실시예에서 그리고 도시된 바와 같이, 제1 및 제2 트랜지스터들(18 및 20)은 바로 인접한 로우들에서 스태거링된다(즉, 그것들은 로우-상호간에 스태거링된다).
교차하는 전계 효과 트랜지스터들(18, 20)은 각각 제1 전류 노드(26)(예를 들어, 높이 방향으로 바깥쪽 소스/드레인 영역), 제2 전류 노드(24)(예를 들어, 높이 방향으로 안쪽 소스/드레인 영역), 및 그것들 사이 채널 영역(28)을 포함한다. 액세스 또는 워드 라인들(22)은 로우들(16)을 따라 연장된다.제1 및 제2 트랜지스터들(18, 20)은 각각의 액세스 라인(22)의 부분을 포함하는 것으로 고려될 수 있는 게이트를 포함하고 이들은 각각의 채널 영역들(28)을 임의로 둘러싸는 것으로 도시된다. 적합한 게이트 절연체(23)는 게이트/액세스 라인(22) 및 채널 영역(28) 사이에 있다. 전계 효과 트랜지스터들(18, 20)은 임의의 현존하는 또는 아직 개발중인 기술을 사용하여 제조될 수 있고, 대안적으로 구성된 크기 및 형상의 소스/드레인 영역들, 채널 영역들, 게이트들, 및/또는 게이트 절연체들을 가질 수 있다. 예시적인 영역들(24, 26, 및 28)은 적합하게 도핑된 반도전성 재료를 포함할 수 있고, 액세스 라인들(22)에 대해 예시적인 전도성 구성요소들은 금속 원소, 두 개 이상의 원소의 혼합물 또는 합금, 전도성 금속 화합물들, 및 전도적으로-도핑된 반도전성 재료들 중 하나 이상이다.
구성(12)은 센스 라인들(14)의 컬럼들을 포함하며, 액세스 라인들(22)의 로우들이 센스 라인들(14) 위에 있다. 본 문서에서 "로우" 및 "컬럼"의 사용은 피처들의 하나의 계열 또는 배향을 피처들의 다른 계열 또는 배향과 구분 시 편의를 위한 것이고 이를 따라 구성요소들이 형성되었거나 형성될 것이다. 로우들은 직선 및/또는 만곡될 수 있고/거나 서로에 관해 평행 및/또는 평행하지 않을 수 있으며, 컬럼들도 그러할 수 있다. 나아가, 로우들 및 컬럼들은 서로에 관해 90°로 또는 하나 이상의 다른 각도로 교차할 수 있다. 센스 라인들(14)은 액세스 라인들(22)의 구성요소와 동일하거나 상이할 수 있는 임의의 적합한 전도성 구성요소를 가질 수 있다. 각각의 로우 내에서, 바로 인접한 센스 라인들(14)의 쌍들은 개략적인 도 1에서 BL-T 및 BL-C일 수 있다(그리고 그에 의해 로우-내부에서 교차하는 것). 나아가, 바로 인접한 로우에서의 동일한 센스 라인들은 각각, BL-C 및 BL-T일 수 있다(그리고 그에 의해 동작 시 로우-상호간에 교차하는 것이다).
교차하는 전계 효과 트랜지스터들(18, 20)의 높이 방향으로 안쪽 소스/드레인들(24)은 개별적인 센스 라인(14)에 전기적으로 결합된다(일 실시예에서, 직접 전기적으로 결합된다). 본 문서에서, 영역들/재료들/구성요소들은 정상 동작 시 전류가 하나에서 다른 하나로 지속적으로 흐를 수 있고, 아원자 양 및/또는 음 전하들이 충분히 발생될 때 그러한 것들의 움직임에 의해 지배적으로 그렇게 하는 경우 서로에 관해 "전기적으로 결합"된다. 다른 전자 구성요소는 영역들/재료들/구성요소들 사이에 있을 수 있고 그것들에 전기적으로 결합될 수 있다. 그에 반해, 영역들/재료들/구성요소들이 "직접 전기적으로 결합되는" 것으로 언급될 때에는, 어떠한 개재된 전기적 구성요소(예를 들어, 어떠한 다이오드, 트랜지스터, 레지스터, 트랜스듀서, 스위치, 퓨즈 등)도 직접 전기적으로 결합된 영역들/재료들/구성요소들 사이에 없는 것이다. 일 실시예에서, 높이 방향으로 안쪽 소스/드레인 영역들(24)은 개별적인 센스 라인(14) 바로 위에 있다. 본 문서에서, "~ 바로 위"는 서로에 관한 두 개의 서술된 영역들/재료들/구성요소들의 적어도 일부 측 방향 중첩(즉, 수평적으로)을 필요로 한다. 나아가, "바로"가 선행되지 않는 "위"의 사용은 단지 다른 것 위에 있는 언급된 영역/재료/구성요소의 일부가 다른 것의 높이 방향으로 바깥쪽에 있을 것을 필요로 한다(즉, 두 개의 언급된 영역/재료/구성요소의 임의의 측 방향 중첩이 있든 아니든 관계없이).
재료(30)는 트랜지스터들(18, 20)의 높이 방향으로 바깥쪽이다.일 실시예에서, 그러한 것들은 높이 방향으로 안쪽 유전체(32)(예를 들어, 실리콘 질화물(31) 및 도핑된 또는 도핑되지 않은 실리콘 이산화물(33)) 및 높이 방향으로 바깥쪽 재료(34)를 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 재료(34)는 높이 방향으로 안쪽 재료(36) 및 재료(36)의 구성요소와 상이한 구성요소의 높이 방향으로 바깥쪽 재료(38)를 포함한다(예를 들어, 재료(36)에 대해 실리콘 질화물, 재료(38)에 대해 탄소.
도 4 내지 도 6을 참조하면, 복수의 개구(40)(일 실시예에서 커패시터 개구)가 재료(30)로 형성되었고 이는 각각 각각의 제1 트랜지스터(18)의 제1 전류 노드(26)까지 연장된다.재료(29)의 링들은 노드들(26) 주위에 있을 수 있으나 도 4에서는 명확하게 하기 위해 도 4에 도시되지 않는다. 일 실시예에서 그리고 도시된 바와 같이, 개구들(40)은 바로 인접한 로우들에서 스태거링된다(즉, 그것들은 로우-상호간에 스태거링된다). 개구들(40)을 형성하기 위한 예시적인 기술들은 포토리소그래피 패터닝 및 에칭을 포함하고, 피치 멀티플리케이션을 포함할 수 있다. 일 실시예에서, 재료(33)의 바로 인접한 상부들(27)의 개구들(40)은 1.5F의 최소 수평 개방 치수를 가지며, 여기서 "F"는 각각의 제1 전류 노드(26)의 높이 방향으로 가장 바깥쪽 표면의 최대 수평 치수이다.
도 7 및 도 8을 참조하면, 전도성 재료가 라인 및 가득 채워지지 않은 개구들(40)에 침적될 수 있고, 그 다음 일 실시예에서 그것의 상부들(43)이 안쪽 유전체(32)의 상부(27) 아래에 있게 에칭 백되며, 그에 따라 제1 커패시터 노드(42)를 형성한다. 일 실시예에서 그리고 도시된 바와 같이, 제1 커패시터 노드(42)는 컨테이너-형상을 갖는다. 관계없이, 일 실시예에서 그리고 도시된 바와 같이, 제1 커패시터 노드(42)는 각각의 제1 트랜지스터들(18)의 제1 전류 노드(26)에 전기적으로 결합(일 실시예에서 직접 전기적으로 결합)되고, 일 실시예에서 제1 전류 노드(26)의 상측면에 바로 맞닿아 있다. 본 문서에서, 재료, 영역, 또는 구조는 서로에 관해 언급된 재료들, 영역들, 또는 구조들의 적어도 일부 물리적 접촉이 있을 때 다른 것에 "바로 맞닿아 있"다. 그에 반해, "바로"가 선행되지 않는 "~ 위", "~ 상", "~ 인접", "~를 따라", 및 "~ 가까이"는 "바로 맞닿아 있는" 뿐만 아니라 개재된 재료(들), 영역(들), 또는 구조(들)이 서로에 관해 언급된 재료들, 영역들, 또는 구조들의 어떠한 물리적 접촉도 야기하지 않는 구성을 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 제1 커패시터 노드(42)는 제1 트랜지스터(18)의 제1 전류 노드(26) 바로 위에 있고, 일 실시예에서 컨테이너-형상의 제1 커패시터 노드(42) 및 제1 트랜지스터(18)는 길이 방향으로 동축에(예를 들어, 도시된 실시예에서 공통 수직 축을 따라) 있다. 임의의 적합한 전도성 구성요소가 제1 커패시터 노드(42)에 대해 사용될 수 있으며, 이는 액세스 라인들(22) 및 센스 라인들(14) 중 하나 또는 양자의 구성요소와 동일하거나 상이할 수 있다.예시적인 제1 커패시터 노드(42)는 먼저 도시된 것보다 상당히 더 큰 두께로 전도성 재료를 침적한 뒤 제1 전류 노드들(26) 위 노드(42)의 베이스를 남기는 등방성 또는 이방성 에치-백에 의해 형성될 수 있다. 대안적으로, 전도성 재료 침적은 거의 그것의 최종 두께로 된 뒤, 개구를 희생 재료로 막은 다음, 에치-백 다음, 희생 재료가 제거될 수 있다.
도 9를 참조하면, 커패시터 유전체(44)가 라인 및 가득 채워지지 않은 개구들(40)의 나머지 볼륨까지 침적되었다.일 실시예에서 그리고 도시된 바와 같이, 커패시터 유전체 재료(44)는 컨테이너-형상의 제1 커패시터 노드(42)의 상부(43)에 걸쳐 연장되고, 일 실시예에서 상부(43)에 바로 맞닿아 있다. 커패시터 유전체(44)에 대한 예시적인 재료들은 비-강유전체 이를테면 실리콘 이산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등 중 임의의 하나 이상이다. 대안적으로, 그러한 것들은 이를테면 전이 금속 산화물, 지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 리드 지르코늄 티타네이트, 탄탈륨 산화물, 및 바륨 스트론튬 티타네이트 중 임의의 하나 이상과 같은; 그리고 그 내부에 실리콘, 알루미늄, 란타넘, 이트륨, 에르븀, 칼슘, 마그네슘, 니오븀, 스트론튬, 및 희토류 원소를 포함하는 도펀트를 갖는 강유전체를 포함할 수 있다.
도 10 및 도 11을 참조하면, 전도성 재료가 커패시터 유전체(44) 위에 침적된 뒤, 그것 및 커패시터 유전체 재료(44)를 다시 적어도 재료(34)의 상부까지 평탄화하며, 그에 따라 전도성 제2 커패시터 노드(46)를 형성한다. 커패시터 노드들(46 및 42)의 전도성 재료들은 서로에 관해 동일하거나 상이한 구성요소(들)일 수 있다. 관계없이, 피처들(42, 44, 및 46)은 각각의 개구들(40)에, 필라(47), 일 실시예에서 그리고 도시된 바와 같이 커패시터 필라를 형성한다.
도 12를 참조하면, 개구들(40)이 형성된 재료(30)는 재료(30)의 상측면(49)에 관해 높이 방향으로 바깥쪽으로 돌출하는 필라들(47)의 최상측 부분들(50)을 야기하기 위해 리세싱되며, 그에 따라 도 3에서의 재료(30)의 높이 방향으로 가장 바깥쪽 부분이 희생된다. 일 실시예에서 그리고 도시된 바와 같이, 재료(34)의 적어도 일부는 필라들이 높이 방향으로 바깥쪽으로 돌출하는 상측면들(49)을 형성하기 위해 높이 방향으로 안쪽으로 제거되었고, 일 실시예에서 도시된 바와 같이 높이 방향으로 안쪽 재료(36)에 관해 선택적으로 높이 방향으로 바깥쪽 재료(38)(미도시)의 전부를 에칭하는 것을 포함한다.본 문서에서, 선택적 에치 또는 제거는 하나의 재료가 다른 언급된 재료에 관해 적어도 2:1의 비율로 제거되는 에치 또는 제거이다. 대안적으로 단지 예로서, 예를 들어 도 12에 별개의 에치-스탑 재료(36) 없이 재료(34)의 타임 에치에 의해 수행되는 것으로 도시된 구성과 유사한 구성을 생산하기 위해 에칭 백을 이용하여 단지 단일 구성요소 재료(미도시)가 사용될 수 있다(즉, 어떠한 상이한 구성요소 레이어들(36 및 38)도 없음).
도 13 내지 도 15를 참조하면, 마스킹 재료(53)의 링(52)은 각각의 필라들(47)의 돌출부들(50) 주변에 원주 방향으로 형성되었다.링들(52)은 바로-인접한 로우들(16)에 네 개의 바로-주변 링(52)에 의해 획정되는 각각의 마스크 개구들(54)을 형성한다. 마스크 개구들(54)은 로우-내부에서-바로-인접한 개구들(40)과 로우-내부에서-스태거링되고 그것들 사이에 있다. 링들(52)의 재료(53)는 전적으로 희생될 수 있고, 그에 따라, 임의의 전도성, 절연성, 및/또는 반전도성 재료(들)를 포함할 수 있다. 링들(52)은 이상적인 예로서, F 미만(예를 들어, 1/2 F 두께가 도시됨)인 측 방향 두께까지 재료(53)를 침적한 뒤, 그것의 마스크 없는 이방성 스페이서와 같은 에칭에 의해 형성될 수 있으며 이에 의해 개구들(54)은 수직 단면에서 최대 및/또는 최소 측 방향 치수들이 서브-F 및/또는 서브-리소그래픽이다. 개구들(54)은 최대 길이가 서브-F 및/또는 서브-리소그래픽일 수 있다. 일 실시예에서 그리고 아마도 가장 잘 도시된 바와 같이 도 15의 확대도에서, 적어도 각각의 마스크 개구들(54)의 높이 방향으로 바깥쪽 부분에서는 수평 단면이 모래 시계 형상을 갖는다. 본 문서에서, "모래 시계 형상"은 형상의 대향하는 길이 방향 단부들이 형상의 중심부보다 각각 더 넓을 것(동일한 폭이든 아니든 관계없이)을 필요로 한다. 마스크 개구들(54)의 예시적인 도시된 모래 시계 형상은 길이 방향으로-연장되는 측면들(58) 및 측 방향으로-연장되는 단면들(57)을 포함하는 것으로 고려될 수 있다(도 15). 일 실시예에서 그리고 도시된 바와 같이, 측 방향으로-연장되는 가장 바깥쪽 단면들(57)은 원형으로 오목하다. 일 실시예에서 그리고 도시된 바와 같이, 모래 시계 형상의 길이 방향으로-연장되는 가장 바깥쪽 표면들(58)은 모래 시계 형상의 길이 방향 단부들(예를 들어, 표면들(57)) 사이에서 원형으로 오목하다.
도 16을 참조하면, 링들(52) 및 필라들(47)은 각각의 제2 트랜지스터들(20)의 각각의 제1 전류 노드들(26)에 각각의 비아 개구들(60)을 형성하기 위해 마스크 개구들(54)을 통해 재료(30)를 에칭하면서 마스크로서 사용되었다. 그러한 것들은 현존하든 아직 개발중이든 관계없이, 임의의 적합한 이방성 에칭 화학 반응 또는 화학 반응들 및 기술들을 사용하여 수행될 수 있다. 각각의 마스크 개구들(54)이 수평 단면이 모래 시계 형상을 갖는 경우, 해당 형상은 비아 개구들(60)의 하부에 완전히, 부분적으로 전사되거나 전혀 전사되지 않을 수 있다.
도 17을 참조하면, 전도성 재료(62)가 제2 트랜지스터들(20)의 제1 전류 노드들(26)과 전기적으로 결합(일 실시예에서, 직접 전기적으로 결합)하기 위해 각각의 비아 개구들(60)에 형성되었다.전도성 재료(62)는 커패시터 노드들(42 및/또는 46)의 구성요소와 동일하거나 상이한 구성요소(들)를 가질 수 있다. 일 실시예에서 그리고 도시된 바와 같이, 전도성 재료(62)가 비아 개구들(60)을 가득 채우도록 침적되고 링들(52) 및 필라들(47)의 높이 방향으로 바깥쪽에 있다.
도 18 및 도 19를 참조하면, 링들(52)(미도시) 및 커패시터 필라들(47)의 돌출부들(50)(미도시)이 재료(30)(및 재료(33)) 위에서 제거되었으며, 그에 따라 커패시터 노드들(42 및 46) 및 유전체(44)를 포함하는 커패시터들(71) 및 전도성 재료(62)의 필라들(67)을 형성한다. 그러한 것들은 임의의 현존하는 또는 아직 개발중인 기술, 이를테면 에칭, 레지스터 에치-백, 또는 화학적 기계적 연마에 의해 발생할 수 있다. 일 실시예에서 그리고 도시된 바와 같이, 그러한 제거는 재료(36)(미도시)를 기판에서 완전히, 예를 들어 다시 적어도 유전체(33)의 상부(27)까지 제거하기에 충분했다.일 실시예에서 그리고 도시된 바와 같이, 돌출부들(50)(미도시) 및 링들(52)(미도시)의 제거의 적어도 대부분(즉, 전부를 포함하여 전부까지 절반보다 많이)은 비아 개구(60) 내에 전도성 재료(62)를 형성한 후 발생한다. 일 실시예에서, 전도성 필라들(67)은 수평 단면이 모래 시계 형상을 갖는 높이 방향으로 바깥쪽 부분을 갖는다. 그러한 실시예에서, 전도성 필라들(67)은 모래 시계 형상의 각각의 수평 단면들에서 그것들의 전체 높이 방향 두께를 가질 수 있거나, 또는 그러한 형상이 아닌 그것들의 높이 방향으로 안쪽 부분들을 가질 수 있다.
도 20 및 도 21을 참조하면, 전도성 재료(64)가 네 개의 바로-주변 커패시터 필라(47) 중 하나와 각각의 비아 개구들(60)에서의 전도성 재료(62)를 전기적으로 결합(일 실시예에서 직접 전기적으로 결합)하기 위해 침적 및 패터닝되었으며, 그에 따라 각각의 2T-1C 메모리 셀들(MC)을 형성한다(명확하게 하기 위해 도 21에서 단지 하나의 아웃라인 MC가 도시됨). 그러한 것들은 피치 멀티플리케이션에 의한 또는 의하지 않는 식각 패터닝 및 에치, 피치 멀티플리케이션에 의한 또는 의하지 않는 다마신 공정 등에 의해 형성될 수 있다. 관계없이 그리고 일 실시예에서, 상기한 예시적인 공정은 비아 개구들(60)에 전도성 재료(62)를 형성하는 단계 및 그것들의 비아 개구들을 네 개의 바로-주변 커패시터 필라(47) 중 하나에 전기적으로 결합하는 단계를 두 개의 별개의 시간 간격을 둔 전도성 재료-침적 단계로 수행하는 것을 제시한다. 전도성 재료(64)는 전도성 재료(62) 및 커패시터 노드들(42 및/또는 46)의 전도성 재료들에 관해 동일하거나 상이한 구성요소(들)를 가질 수 있다. 도 20 및 도 21은 전도성 재료(64)가 각각의 필라들(67)의 전도성 재료(62)를 바로 왼쪽에 있는 커패시터 필라(47)와 전기적으로 결합하는 것으로 도시하지만, 몇몇 실시예에서 그러한 것들은 대안적으로 다른 세 개 중 임의의 하나와 전기적으로 결합할 수 있다.
전도성 재료들(62 및 64)은 제2 커패시터 노드(46)(및 그에 따라 커패시터(71))의 부분을 유효하게 이루고 그러한 재료들의 결과 서로에 관해 직접 전기적으로 결합된다(예를 들어, 전도성 재료(64)는 개구들(40) 내 커패시터 노드들(46)의 전도성 재료에 바로 맞닿아 있고, 전도성 재료(62)는 전도성 재료(64)에 바로 맞닿아 있다). 그에 따라 그리고 일 실시예에서, 제2 커패시터 노드(46/64/62)는 커패시터 유전체(44)의 상부(59)에 바로 맞닿아 있다.관계없이, 그리고 일 실시예에서 도시된 바와 같이, 제2 커패시터 노드(46/64/62)는 제2 트랜지스터(20)의 제1 전류 노드(26) 바로 위에 있고, 일 실시예에서 또한 제1 트랜지스터(18)의 제1 전류 노드(26) 바로 위에 있다. 일 실시예에서 그리고 도시된 바와 같이, 제1 커패시터 노드(42)는 제1 트랜지스터(18)의 제1 전류 노드(26)와 직접 전기적으로 결합되고, 제2 커패시터 노드(46)는 제2 트랜지스터(20)의 제1 전류 노드(26)와 직접 전기적으로 결합된다. 일 실시예에서 그리고 도시된 실시예에서, 재료(62)로 형성된 필라들(67) 및 제2 트랜지스터(20)는 길이 방향으로 동축에 있다.
본 발명의 실시예들은 2T-1C 메모리 셀들의 어레이를 형성하는 것에 독립적인, 메모리 셀들을 형성하는 것에 독립적인, 그리고 커패시터들을 형성하는 것에 독립적인 방법들을 포함한다. 예를 들어, 본 발명의 실시예는 로우-상호간에 스태거링되는 필라 개구들(예를 들어, 40)의 복수의 로우(예를 들어, 16)를 형성하는 방법을 포함한다(예를 들어, 도 4, 그리고 그것들의 개구들이 메모리 셀의 또는 집적 회로의 커패시터 또는 다른 구성요소를 포함할 지 여부에 관계없이). 필라는 필라 개구들의 각각에 형성된다(예를 들어, 47, 그리고 그러한 것이 커패시터 또는 완성된 회로 구성의 부분으로 남는 다른 가동 회로 구성요의 재료를 포함하는지 여부에 관계없이). 필라들은 필라 개구들이 형성된 재료의 상측면에 관해 높이 방향으로 바깥쪽으로 돌출하도록 형성된다(예를 들어, 도 12, 그리고 필라들이 그렇게 돌출하도록 형성되는 기술에 관계없이). 마스킹 재료의 링(예를 들어, 재료(53)의 52)은 각각의 필라들 주위에 원주 방향으로 형성된다. 링들은 로우들 중 바로-인접한 로우들에 있는 링들 중 네 개의 바로-주변 링에 의해 획정되는 각각의 마스크 개구들(예를 들어, 54)을 형성하며, 링들은 필라 개구들 중 바로-인접한 개구들 사이에서 그리고 그것들과 로우-내부에서 스태거링된다. 필라 개구들 중 바로-인접한 필라 개구들 사이에서 그리고 그것들과 로우-내부에서 스태거링되는 각각의 비아 개구들(예를 들어, 60)을 형성하기 위해 필라 개구들이 마스크 개구들(예를 들어, 도 16)을 통해 형성된 재료를 에칭하면서 링들 및 필라들이 마스크로서 사용된다. 전도성 재료(예를 들어, 62)는 각각의 비아 개구들 바로-주변에 있는 네 개의 필라 개구 중 하나에 형성된 가동 회로 구성요소(예를 들어, 71, 그리고 회로 구성요소가 커패시터인지 여부에 관계없이)와 전기적으로 결합되는(예를 들어, 재료(64)에 의해, 그리고 일 실시예에서 직접 전기적으로 결합되는) 비아 개구들에 형성된다.
일 실시예에서, 가동 회로 구성요소는 커패시터를 포함하고, 필라는 커패시터의 커패시터 유전체(예를 들어 44) 및 전도성 재료(예를 들어, 커패시터 노드(46)의 재료)를 포함하도록 형성되며 이는 완성된 회로 구성의 부분으로 남는다. 필라들의 부분들은 전도성 재료 및 커패시터 유전체를 포함하여 높이 방향으로 바깥쪽으로 돌출한다. 일 실시예에서, 커패시터는 커패시터 유전체에 의해 분리되는 두 개의 전도성 노드를 포함하고, 전도성 노드들 중 단지 하나의 전도성 재료가 필라 개구들이 형성된 재료의 상측면에 관해 높이 방향으로 바깥쪽으로 돌출한다(예를 들어, 도 12에 표면(49)에 관해 돌출하는 것으로 도시된 바와 같은 재료들(46 및 44)).
도 22는 필라 개구들(40), 링들(52), 마스크 개구들(54)을 도시하고, 또한 소스/드레인 영역(26)의 아웃라인들을 도시하나 커패시터 전극(46)의 전도성 재료를 도시하지 않으며 도 13과 다소 유사한(즉, 동일한 배열 및 스케일) 구성(10)의 개략적인 표현이다. 이론적인 법선 육각형(70)(즉, 합동 변들 및 합동 내각들)이 개구들(40)을 형성하는 이상적인 원들이 정육각형(70)의 정점들에 중심을 둔다면 존재할 것으로 가정하자, 이는 그러한 개구들의 이론적인 2D 육방 밀집(HCP) 어레이를 형성할 것이다. 도시된 실제 예시적인 실시예 구성에서 정육각형이 아닌 육각형(72)이 그러한 육각형의 정점들에 중심을 둔 동심원들(40/26)을 갖는 것으로 가정하자. 육각형(70) 및 육각형(72) 양자는 중심원(40z/26z) 주위에 중심을 두는 것으로 도시된다. 분명할 수 있는 바와 같이 그리고 일 실시예에서, 육각형(72)은 "x" 방향으로 늘어나지만, "y" 방향으로는 늘어나지 않거나 줄어든 육각형(70)에서 기인하는 것으로 고려될 수 있다. 링들(52)은 각각 대각선으로-바로-인접한 링들(52)과 겹치는 원 주변부를 갖는 것으로 개략적으로 도시된다. 그에 따라 그리고 일 실시예에서, 그러한 링들(52)은 서로에 관해 그리고 링들이 원들을 형성하든 아니든 관계없이 접하지 않는다.
도 23은 대각선으로-바로-인접한 링들(52)이 서로에 관해 접하는 대안적인 실시예 구성(10a)을 도시한다. 적절한 경우, 상기-설명된 실시예들과 유사한 부호들이 사용되었으며, 몇몇 구성 차이는 접미사 "a"로 도시되어 표시된다. 구성(10a)에서, 육각형(72a)은 대각선으로-바로-인접한 링들(52)이 서로에 관해 접하도록 육각형(70)에 관해 "x" 및 "y" 방향들 양자로 확장되었다.
도 24는 대각선으로-바로-인접한 링들(52)이 서로에 관해 접하지 않는 대안적인 실시예 구성(10b)을 도시하고, 육각형(72b)은 육각형(70)에 관해 "x" 및 "y" 방향들 양자에서 상이하다(예를 들어, "x" 방향으로는 늘어나고, "y" 방향으로는 수축된다). 적절한 경우, 상기-설명된 실시예들과 유사한 부호들이 사용되었으며, 몇몇 구성 차이는 접미사 "b"로 제시된다.
도 22 내지 도 24에서 분명한 바와 가팅, 마스크 개구들(54/54a/54b)은 상이한 길이 방향 길이들 및 상이한 "모래 시계"의 각도들을 갖는다(즉, 중앙에 관해 길이 방향 단부들의 보다 큰 폭[들]이 "모래 시계"의 보다 큰 각도를 의미함).
일 실시예에서 그리고 도시된 바와 같이, 필라 개구들(40)은 2D 사방정계 브라베 격자(centered rectangular Bravais lattice)로 배열된다.
본 발명의 실시예들은 제조 방법에 독립적인 메모리 셀들을 포함한다. 그럼에도 불구하고 그러한 메모리 셀들 중 임의의 메모리 셀은 방법 실시예들에서의 구조에 대하여 위에서 설명된 바와 같은 속성들 중 임의의 속성을 가질 수 있다. 일 실시예에서, 메모리 셀(예를 들어, MC)은 서로에 관해 측 방향으로 배치되는 제1 및 제2 트랜지스터들(예를 들어, 각각, 18 및 20)을 포함한다. 커패시터(예를 들어, 71)는 제1 및 제2 트랜지스터들 위에 있고 제1 트랜지스터의 제1 전류 노드(예를 들어, 26)와 전기적으로 결합된 컨테이너-형상의 전도성 제1 커패시터 노드(예를 들어, 42)를 포함한다. 전도성 제2 커패시터 노드(예를 들어, 46/64/62)는 제2 트랜지스터의 제1 전류 노드(예를 들어, 26)와 전기적으로 결합된다. 커패시터 유전체(예를 들어, 44)는 제1 커패시터 노드 및 제2 커패시터 노드 사이에 있다. 커패시터 유전체는 컨테이너-형상의 제1 커패시터 노드의 상부(예를 들어, 43)에 걸쳐 연장된다. 위에서 도시되고/거나 설명된 바와 같이 임의의 다른 속성(들) 또는 측면(들)이 사용될 수 있다.
일 실시예에서, 메모리 셀은 서로에 관해 측 방향으로 배치되는 제1 및 제2 트랜지스터들을 포함한다. 커패시터는 제1 및 제2 트랜지스터들 위에 있고 제1 트랜지스터의 제1 전류 노드와 전기적으로 결합된 전도성 제1 커패시터 노드(컨테이너-형상을 갖는지 여부에 관계없이)를 포함한다. 전도성 제2 커패시터 노드는 제2 트랜지스터의 제1 전류 노드와 전기적으로 결합된다. 커패시터 유전체는 제1 및 제2 커패시터 노드들 사이에 있다. 제2 커패시터 노드는 제1 및 제2 커패시터 노드들 사이에 있는 커패시터 유전체의 상부(예를 들어, 59)에 바로 맞닿아 있다. 위에서 도시되고/거나 설명된 바와 같이 임의의 다른 속성(들) 또는 측면(들)이 사용될 수 있다.
일 실시예에서, 2T-1C 1 커패시터 메모리 셀은 서로에 관해 측 방향으로 배치되는 제1 및 제2 트랜지스터들을 포함한다. 커패시터는 제1 및 제2 트랜지스터들 위에 있다. 커패시터는 제1 트랜지스터의 제1 전류 노드 바로 위에 있고 그것과 전기적으로 결합된 전도성 제1 커패시터 노드(컨테이너-형상을 갖는지 여부에 관계없이)를 포함한다. 전도성 제2 커패시터 노드는 제1 및 제2 트랜지스터들 위에 있고 제2 트랜지스터의 제1 전류 노드와 전기적으로 결합된다. 커패시터 유전체는 적어도 높이방향으로-바깥족 부분 제1 및 제2 커패시터 노드들 사이에 있다. 제2 커패시터 노드는 제2 트랜지스터의 제1 전류 노드 바로 위에 있는 높이 방향으로-연장되는 전도성 필라(예를 들어, 67)를 포함한다. 전도성 필라는 수평 단면이 모래 시계 형상을 갖는 높이 방향으로 바깥쪽 부분을 갖는다. 전도성 필라들은 모래 시계 형상의 각각의 수평 단면들에서 그것들의 전체 높이 방향 두께를 가질 수 있거나, 또는 그러한 형상이 아닌 높이 방향으로 안쪽 부분들을 가질 수 있다. 일 실시예에서, 메모리 셀은 5.2F2 이하의 최대 수평 면적을 차지하며, 여기서 "F"는 만약에 있다면, 제1 및 제2 트랜지스터들의 제1 전류 노드의 높이 방향으로 가장 바깥쪽 표면의 상부(예를 들어, 도 22에서 5.2F2)의 보다 작은 것의 최소 수평 너비이다. 그러한 일 실시예에서, 최대 수평 면적은 5.2F2 미만이다(도 24). 위에서 도시되고/거나 설명된 바와 같이 임의의 다른 속성(들) 또는 측면(들)이 사용될 수 있다.
결론
몇몇 실시예에서, 메모리 셀은 서로에 관해 측 방향으로 배치되는 제1 및 제2 트랜지스터들을 포함한다. 커패시터는 제1 및 제2 트랜지스터들 위에 있다. 커패시터는 제1 트랜지스터의 제1 전류 노드와 전기적으로 결합되는 컨테이너-형상의 전도성 제1 커패시터 노드, 제2 트랜지스터의 제1 전류 노드와 전기적으로 결합되는 전도성 제2 커패시터 노드, 및 제1 커패시터 노드 및 제2 커패시터 노드 사이 커패시터 유전체를 포함한다. 커패시터 유전체는 컨테이너-형상의 제1 커패시터 노드의 상부에 걸쳐 연장된다.
몇몇 실시예에서, 메모리 셀은 서로에 관해 측 방향으로 배치되는 제1 및 제2 트랜지스터들을 포함한다. 커패시터는 제1 및 제2 트랜지스터들 위에 있다. 커패시터는 제1 트랜지스터의 제1 전류 노드와 전기적으로 결합되는 전도성 제1 커패시터 노드, 제2 트랜지스터의 제1 전류 노드와 전기적으로 결합되는 전도성 제2 커패시터 노드, 및 제1 및 제2 커패시터 노드들 사이 커패시터 유전체를 포함한다. 제2 커패시터 노드는 제1 및 제2 커패시터 노드들 사이에 있는 커패시터 유전체의 상부에 바로 맞닿아 있다.
몇몇 실시예에서, 2 트랜지스터-1 커패시터 메모리 셀은 서로에 관해 측 방향으로 배치되는 제1 및 제2 트랜지스터들을 포함한다. 커패시터는 제1 및 제2 트랜지스터들 위에 있다. 커패시터는 제1 트랜지스터의 제1 전류 노드 바로 위에 있고 그것과 전기적으로 결합되는 전도성 제1 커패시터 노드, 제1 및 제2 트랜지스터들 바로 위에 있고 제2 트랜지스터의 제1 전류 노드와 전기적으로 결합되는 전도성 제2 커패시터 노드, 및 제1 및 제2 커패시터 노드들 사이 커패시터 유전체를 포함한다. 제2 커패시터 노드는 제2 트랜지스터의 제1 전류 노드 바로 위에 높이 방향으로-연장되는 전도성 필라를 포함한다. 전도성 필라는 수평 단면이 모래 시계 형상을 갖는 높이 방향으로 바깥쪽 부분을 갖는다.
몇몇 실시예에서, 집적 회로를 제조하는 데 사용되는 방법은 로우-상호간에 스태거링되는 필라 개구들의 복수의 로우를 형성하는 단계를 포함한다. 필라는 필라 개구들의 각각에 형성된다. 필라들은 필라 개구들이 형성된 재료의 상측면에 관해 높이 방향으로 바깥쪽으로 돌출한다. 마스킹 재료의 링은 각각의 필라들 주위에 원주 방향으로 형성된다. 링들은 로우들 중 바로-인접한 로우들에 있는 그리고 필라 개구들 중 바로-인접한 개구들 사이에 그리고 그것들과 로우-내부에서 스태거링되는 링들 중 네 개의 바로-주변 링에 의해 획정되는 각각의 마스크 개구들을 형성한다. 필라 개구들 중 바로-인접한 필라 개구들 사이에 그리고 그것들과 로우-내부에서 스태거링되는 각각의 비아 개구들을 형성하기 위해 필라 개구들이 마스크 개구들을 통해 형성된 재료를 에칭하면서 링들 및 필라들이 마스크로서 사용된다. 각각의 비아 개구를 바로-둘러싸는 네 개의 필라 개구 중 하나에 형성되는 가동 회로 구성요소와 직접 전기적으로 결합되는 각각의 비아 개구들에 전도성 재료가 형성된다.
몇몇 실시예에서, 2 트랜지스터-1 커패시터 메모리 셀들의 어레이를 형성하는 방법은 센스 라인들의 컬럼들을 형성하는 단계를 포함한다. 높이방향으로-연장되는 제1 및 제2 로우-내부-교차 전계 효과 트랜지스터들의 로우들이 형성되고 이들은 각각 센스 라인들의 각각에 전기적으로 결합되는 그것들의 소스/드레인 영역들의 높이 방향으로 안쪽을 갖는다. 제1 및 제2 트랜지스터들은 센스 라인들 위에 액세스 라인들을 포함한다. 제1 및 제2 트랜지스터들의 각각은 액세스 라인들의 각각의 부분을 포함하는 게이트를 포함한다. 복수의 커패시터 개구가 형성되며 이들은 각각 각각의 제1 트랜지스터들의 높이 방향으로 바깥쪽 소스/드레인 영역까지 연장된다. 커패시터 필라는 커패시터 개구들의 각각에 형성된다. 커패시터 필라는 각각의 제1 트랜지스터들의 높이 방향으로 바깥쪽 소스/드레인 영역들의 각각과 전기적으로 결합되는 전도성 제1 커패시터 노드, 전도성 제2 커패시터 노드, 및 제1 및 제2 커패시터 노드들 사이 커패시터 유전체를 포함한다. 커패시터 개구들이 형성된 재료의 상측면에 관해 높이 방향으로 바깥쪽으로 돌출하는 커패시터 필라들의 최상측 부분들을 야기하기 위해 커패시터 개구들이 형성된 재료가 리세싱된다. 마스킹 재료의 링은 커패시터 필라들의 각각의 돌출부들 주위에 원주 방향으로 형성된다. 링들은 로우들 중 바로-인접한 로우들에 있는 그리고 커패시터 개구들 중 로우-내부에서-바로-인접한 개구들 사이에 그리고 그것들과 로우-내부에서 스태거링되는 링들 중 네 개의 바로-주변 링에 의해 획정되는 각각의 마스크 개구들을 형성한다. 각각의 제2 트랜지스터들의 높이 방향으로 바깥쪽 소스/드레인 영역들의 각각에 각각의 비아 개구들을 형성하기 위해 커패시터 개구들이 마스크 개구들을 통해 형성된 재료를 에칭하면서 링들 및 필라들이 마스크로서 사용된다. 커패시터 필라들 및 링들의 돌출부들은 커패시터 개구들이 형성된 재료 위에서 제거된다. 각각의 제2 트랜지스터들의 각각의 높이 방향으로 바깥쪽 소스/드레인 영역에 전기적으로 결합되고 커패시터 필라들 중 네 개의 바로-주변 필라 중 하나와 전기적으로 결합되는 각각의 비아 개구들에 전도성 재료가 형성된다.
법규에 따라, 본 출원에 개시된 주제는 구조적 및 방법론적 피처들에 관해 다소 구체적인 언어로 설명되었다. 그러나, 본 출원에 개시된 수단을 예시적인 실시예들을 포함하기 때문에, 청구항들이 도시되고 설명된 특정 피처들로 제한되지 않는다는 것이 이해되어야 한다. 그에 따라 청구항들은 문언 그대로 전체 범위가 주어지며, 균등론에 따라 적절하게 해석되어야 한다.

Claims (34)

  1. 2 트랜지스터-1 커패시터 메모리 셀로서,
    서로에 관해 측 방향으로 배치되는 제1 트랜지스터 및 제2 트랜지스터; 및
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 위의 커패시터로서, 상기 커패시터는 상기 제1 트랜지스터의 제1 전류 노드 바로 위에 있고 상기 제1 트랜지스터의 제1 전류 노드와 전기적으로 결합되는 전도성 제1 커패시터 노드, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 바로 위에 있고 상기 제2 트랜지스터의 제1 전류 노드와 전기적으로 결합되는 전도성 제2 커패시터 노드, 및 상기 제1 커패시터 노드 및 상기 제2 커패시터 노드 사이 커패시터 유전체를 포함하고; 상기 제2 커패시터 노드는 상기 제2 트랜지스터의 상기 제1 전류 노드 바로 위에 있는 높이 방향으로-연장되는 전도성 필라를 포함하며, 상기 전도성 필라는 수평 단면이 모래 시계 형상을 갖는 높이 방향으로 바깥쪽 부분을 갖는, 상기 커패시터를 포함하는, 메모리 셀.
  2. 청구항 1에 있어서, 상기 필라 및 상기 제2 트랜지스터는 길이 방향으로 동축에 있는, 메모리 셀.
  3. 청구항 1에 있어서, 상기 모래 시계 형상의 측 방향으로-연장되는 단면들은 오목한, 메모리 셀.
  4. 청구항 1에 있어서, 상기 모래 시계 형상의 길이 방향으로-연장되는 측면들은 상기 모래 시계 형상의 길이 방향 단부들 사이에서 원형으로 오목한, 메모리 셀.
  5. 집적 회로를 제조하는 데 사용되는 방법으로서,
    로우-상호간에 스태거링되는 필라 개구들의 복수의 로우를 형성하는 단계;
    상기 필라 개구들의 각각에 필라를 형성하는 단계로서, 상기 필라들이 상기 필라 개구들이 형성된 재료의 상측면에 관해 높이 방향으로 바깥쪽으로 돌출하는, 상기 필라를 형성하는 단계;
    각각의 상기 필라들 주변에 원주 방향으로 마스킹 재료의 링을 형성하는 단계로서, 상기 링들이 상기 로우들 중 바로-인접한 로우들에 있는 그리고 상기 필라 개구들 중 바로-인접한 개구들 사이에서 상기 필라 개구들 중 바로-인접한 개구들과 로우-내부에서-스태거링되는 상기 링들 중 네 개의 바로-주변 링에 의해 획정되는 각각의 마스크 개구들을 형성하는, 상기 링을 형성하는 단계;
    상기 필라 개구들 중 바로-인접한 필라 개구들 사이에서 상기 필라 개구들 중 바로-인접한 필라 개구들과 로우-내부에서 스태거링되는 각각의 비아 개구들을 형성하기 위해 상기 필라 개구들이 상기 마스크 개구들을 통해 형성된 상기 재료를 에칭하면서 상기 링들 및 필라들을 마스크로서 사용하는 단계; 및
    상기 각각의 비아 개구를 바로-둘러싸는 네 개의 상기 필라 개구들 중 하나에 형성되는 가동 회로 구성요소와 직접 전기적으로 결합되는 상기 각각의 비아 개구들에 전도성 재료를 형성하는 단계를 포함하는, 방법.
  6. 2 트랜지스터-1 커패시터 메모리 셀들의 어레이를 형성하는 방법으로서,
    센스 라인들의 컬럼들을 형성하는 단계;
    높이방향으로-연장되는 제1 및 제2 로우-내부-교차 전계 효과 트랜지스터들의 로우들로서, 각각 상기 센스 라인들의 각각에 전기적으로 결합되는 상기 전계 효과 트랜지스터들의 소스/드레인 영역들의 높이 방향으로 안쪽을 갖는 상기 전계 효과 트랜지스터들의 로우들을 형성하는 단계로서, 제1 및 제2 상기 트랜지스터들은 상기 센스 라인들 위에 액세스 라인들을 포함하고, 상기 제1 및 제2 트랜지스터들의 각각은 상기 액세스 라인들의 각각의 부분을 포함하는 게이트를 포함하는, 상기 전계 효과 트랜지스터들의 로우들을 형성하는 단계;
    각각 각각의 상기 제1 트랜지스터들의 높이 방향으로 바깥쪽 소스/드레인 영역까지 연장되는 복수의 커패시터 개구를 형성하는 단계;
    상기 커패시터 개구들의 각각에 커패시터 필라를 형성하는 단계로서, 상기 커패시터 필라가 각각의 상기 제1 트랜지스터들의 상기 높이 방향으로 바깥쪽 소스/드레인 영역들의 각각과 전기적으로 결합되는 전도성 제1 커패시터 노드, 전도성 제2 커패시터 노드, 및 상기 제1 및 제2 커패시터 노드들 사이 커패시터 유전체를 포함하는, 상기 커패시터 필라를 형성하는 단계;
    상기 커패시터 개구들이 형성된 재료의 상측면에 관해 높이 방향으로 바깥쪽으로 돌출하는 상기 커패시터 필라들의 최상측 부분들을 야기하도록 상기 커패시터 개구들이 형성된 재료를 리세싱하는 단계;
    상기 커패시터 필라들의 각각의 돌출부들 주변에 원주 방향으로 마스킹 재료의 링을 형성하는 단계로서, 상기 링들이 상기 로우들 중 바로-인접한 로우들에 있는 그리고 상기 커패시터 개구들 중 로우-내부에서-바로-인접한 커패시터 개구들 사이에서 상기 커패시터 개구들 중 로우-내부에서-바로-인접한 커패시터 개구들과 로우-내부에서 스태거링되는 상기 링들 중 네 개의 바로-주변 링에 의해 획정되는 각각의 마스크 개구들을 형성하는, 상기 링을 형성하는 단계;
    각각의 상기 제2 트랜지스터들의 높이 방향으로 바깥쪽 소스/드레인 영역들의 각각에 각각의 비아 개구들을 형성하기 위해 상기 마스크 개구들을 통해 상기 커패시터 개구들이 형성된 상기 재료를 에칭하면서 상기 링들 및 필라들을 마스크로서 사용하는 단계;
    상기 커패시터 필라들 및 상기 링들의 상기 돌출부들을 상기 커패시터 개구들이 형성된 상기 재료 위에서 제거하는 단계; 및
    각각의 상기 제2 트랜지스터들의 상기 각각의 높이 방향으로 바깥쪽 소스/드레인 영역에 전기적으로 결합되고 상기 커패시터 필라들 중 네 개의 바로-주변 필라 중 하나와 전기적으로 결합되는 상기 각각의 비아 개구들에 전도성 재료를 형성하는 단계를 포함하는, 방법.
  7. 청구항 1에 있어서,
    상기 메모리 셀은 5.2F2 이하의 최대 수평 면적을 차지하며, 여기서 "F"는 만약에 있다면, 상기 제1 및 제2 트랜지스터들의 상기 제1 전류 노드의 높이 방향으로 가장 바깥쪽 표면의 상부의 보다 작은 것의 최소 수평 너비인, 메모리 셀.
  8. 청구항 7에 있어서,
    상기 최대 수평 면적은 5.2F2 미만인, 메모리 셀.
  9. 청구항 5에 있어서,
    상기 에칭 이후, 상기 마스킹 재료의 상기 링들 및 상기 상측면에 관해 높이 방향으로 바깥쪽으로 돌출하는 상기 필라들의 전부를 제거하는 단계를 포함하는, 방법.
  10. 청구항 9에 있어서,
    상기 비아 개구들에 상기 전도성 재료를 형성한 후 상기 제거하는 단계의 적어도 대부분을 수행하는 단계를 포함하는, 방법.
  11. 청구항 5에 있어서,
    상기 비아 개구들에 상기 전도성 재료를 형성하는 단계 및 상기 전기적으로 결합하는 것을 두 개의 별개의 시간 간격을 둔 전도성 재료 침적 단계로 수행하는 단계를 포함하는, 방법.
  12. 청구항 5에 있어서,
    상기 회로 구성요소는 커패시터이고,
    상기 커패시터의 커패시터 유전체 및 전도성 재료를 포함하도록 그리고 상기 커패시터를 통합하는 완성된 회로 구성의 부분으로서 남는 상기 필라를 형성하는 단계로서, 상기 필라들의 부분들이 상기 전도성 재료 및 상기 커패시터 유전체를 포함하여 높이 방향으로 바깥쪽으로 돌출하는, 상기 필라를 형성하는 단계를 포함하는, 방법.
  13. 청구항 12에 있어서,
    상기 커패시터는 상기 커패시터 유전체에 의해 분리되는 두 개의 전도성 노드를 포함하고, 상기 전도성 노드들 중 단지 하나의 상기 전도성 재료는 상기 필라 개구들이 형성된 상기 재료의 상기 상측면에 관해 높이 방향으로 바깥쪽으로 돌출하는, 방법.
  14. 청구항 5에 있어서,
    상기 링들 중 바로-대각선으로-인접한 링들은 서로에 관해 접하지 않는, 방법.
  15. 청구항 5에 있어서,
    상기 링들 중 바로-대각선으로-인접한 링들은 서로에 관해 접하는, 방법.
  16. 청구항 5에 있어서, 상기 각각의 마스크 개구들을 수평 단면이 모래 시계 형상을 갖도록 형성하는 단계를 포함하는, 방법.
  17. 청구항 5에 있어서,
    높이 방향으로 안쪽 유전체 및 높이 방향으로 바깥쪽 재료를 포함하도록 상기 필라 개구들이 형성되는 상기 재료를 형성하는 단계를 포함하며; 그리고
    상기 필라를 형성하는 단계는:
    상기 필라 개구들에 상기 필라들을 형성한 후, 상기 필라들이 높이 방향으로 바깥쪽으로 돌출하는 상기 상측면을 형성하기 위해 높이 방향으로 안쪽으로 상기 높이 방향으로 바깥쪽 재료의 적어도 일부를 제거하는 단계를 포함하는, 방법.
  18. 청구항 17에 있어서,
    상기 높이 방향으로 바깥쪽 재료는 높이 방향으로 바깥쪽 재료 및 상기 높이 방향으로 바깥쪽 재료의 구성요소와 상이한 구성요소의 높이 방향으로 안쪽 재료를 포함하고, 상기 제거하는 단계는 상기 높이 방향으로 안쪽 재료에 관해 선택적으로 상기 높이 방향으로 바깥쪽 재료의 전부를 에칭하는 단계, 및 상기 링들을 상기 높이 방향으로 안쪽 재료에 바로 맞닿게 형성하는 단계를 포함하는, 방법.
  19. 청구항 5에 있어서, 상기 필라 개구들은 2D 사방정계 브라베 격자(centered rectangular Bravais lattice)로 배열되는, 방법.
  20. 청구항 6에 있어서, 상기 제거하는 단계 중 적어도 대부분은 상기 비아 개구들 내에 상기 전도성 재료를 형성한 후 발생하는, 방법.
  21. 청구항 6에 있어서, 상기 비아 개구들에 상기 전도성 재료를 형성하는 단계 및 상기 전기적으로 결합하는 것을 두 개의 별개의 시간 간격을 둔 전도성 재료 침적 단계로 수행하는 단계를 포함하는, 방법.
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