KR20210008436A - 집적 회로, 집적 회로 구성, 및 어레이 형성 방법 - Google Patents

집적 회로, 집적 회로 구성, 및 어레이 형성 방법 Download PDF

Info

Publication number
KR20210008436A
KR20210008436A KR1020217000220A KR20217000220A KR20210008436A KR 20210008436 A KR20210008436 A KR 20210008436A KR 1020217000220 A KR1020217000220 A KR 1020217000220A KR 20217000220 A KR20217000220 A KR 20217000220A KR 20210008436 A KR20210008436 A KR 20210008436A
Authority
KR
South Korea
Prior art keywords
lines
laterally
longitudinal
mask
line
Prior art date
Application number
KR1020217000220A
Other languages
English (en)
Inventor
구르프리트 루가니
카일 비. 캠벨
마리오 제이. 디 시노
아론 더블유. 프리스
알렉스 코건
케빈 알. 쉬어
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20210008436A publication Critical patent/KR20210008436A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

어레이를 형성하는 방법은, 서로에 대해 실질적으로 동일한 크기 및 실질적으로 동일한 형상의 이격된 반복적 제 1 특징부의 패턴을 형성함에 있어서 2 개의 상이한 조성의 마스킹 재료를 사용하는 단계를 포함한다. 제 1 특징부에 비교하여 상이한 크기 또는 상이한 형상을 적어도 하나 가진 패턴-차단 제 2 특징부가 제 1 특징부의 패턴 내에 있고 제 1 특징부의 패턴을 차단한다. 패턴-차단 제 2 특징부와 함께 제 1 특징부의 패턴을, 제 1 특징부 및 패턴-차단 제 2 특징부 아래에 놓인 하부 기판 재료 내로 이동(translating)시킨다. 이동 중 또는 후에 하부 기판 재료 위에 있는 제 1 특징부 및 패턴-차단 제 2 특징부의 재료를 제거한다. 제거 후, 하부 기판 재료의 패턴-차단 제 2 특징부를 기준 위치로 이용하여, 2개의 상이한 조성의 마스킹 재료 중 어느 것이 하부 기판 재료 위에 놓였던 재료의 분석 영역 내의 제 1 특징부들 사이에 제 1 공간을 만드는데 사용되었는지를, 또는, 2개의 상이한 조성의 마스킹 재료 중 어느 것이 제 1 공간과 교번하도록 분석 영역 내 제 1 특징부들 사이에 제 2 공간을 만드는데 사용되었는지를 추정할 수 있다. 이러한 방법에 독립적인 구조가 개시된다.

Description

집적 회로, 집적 회로 구성, 및 어레이 형성 방법
본 명세서에 개시된 실시예는 집적 회로, 집적 회로의 구성 및 어레이 형성 방법에 관한 것이다.
메모리는 집적 회로의 일 유형이며 데이터를 저장하기 위해 컴퓨터 시스템에 사용된다. 메모리는 개별 메모리 셀의 하나 이상의 어레이로 제작될 수 있다. 메모리 셀은 디지트 라인(비트 라인, 데이터 라인 또는 감지 라인이라고도 함) 및 액세스 라인(워드 라인이라고도 함)을 사용하여 기록되거나 판독될 수 있다. 디지트 라인은 어레이의 열을 따라 메모리 셀을 전도성으로 상호 연결할 수 있고, 액세스 라인은 어레이의 행을 따라 메모리 셀을 전도성으로 상호 연결할 수 있다. 각 메모리 셀은 디지트 라인과 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀은 휘발성, 반-휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 전원이 없을 때 데이터를 장기간 저장할 수 있다. 비휘발성 메모리는 통상적으로 적어도 약 10 년의 보유 시간을 갖는 메모리로 지정된다. 휘발성 메모리는 소멸되므로 데이터 저장을 유지하기 위해 새로고침/재기록된다. 휘발성 메모리는 밀리 초 이하의 보존 시간을 가질 수 있다. 그럼에도 불구하고, 메모리 셀은 적어도 두 개의 다른 선택 가능 상태에서 메모리를 유지하거나 저장하도록 구성된다. 바이너리 시스템에서 상태는 "0"또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀은 2 개보다 많은 레벨 또는 정보 상태를 저장하도록 구성될 수 있다.
커패시터는 메모리 셀에 사용될 수 있는 전자 부품의 한 유형이다. 커패시터에는 전기 절연 재료로 분리된 두 개의 전기 전도체가 있다. 전기장으로서의 에너지는 그러한 재료 내에 정전적으로 저장될 수 있다. 절연체 재료의 조성에 따라 저장된 필드는 휘발성 또는 비휘발성이 된다. 예를 들어, SiO2 만 포함하는 커패시터 절연체 재료는 휘발성이 된다. 비휘발성 커패시터의 한 유형은 적어도 절연 재료의 일부로서 강유전성 재료를 갖는 강유전성 커패시터이다. 강유전성 재료는 두 개의 안정된 분극 상태를 갖는 것이 특징이며, 따라서 커패시터 및/또는 메모리 셀의 프로그램 가능한 재료를 포함할 수 있다. 강유전성 재료의 분극 상태는 적절한 프로그래밍 전압을 적용하여 변경할 수 있으며, 프로그래밍 전압을 제거한 후에도 (적어도 소정 시간 동안) 유지된다. 각 분극 상태는 서로 다른 전하 저장 커패시턴스를 가지며, 이는 반전되기를 원할 때까지 분극 상태를 반전시키지 않고 메모리 상태를 기록(즉, 저장)하고 판독하는 데 이상적으로 사용될 수 있다. 덜 바람직하지만, 강유전성 커패시터를 갖는 일부 메모리에서, 메모리 상태를 읽는 행위는 분극을 역전시킬 수 있다. 따라서, 분극 상태를 결정할 때, 메모리 셀을 재기입하여 결정 직후에 메모리 셀을 사전 판독 상태로 만든다. 그럼에도 불구하고, 이상적으로는 강유전성 커패시터를 포함하는 메모리 셀은 커패시터의 일부를 구성하는 강유전성 재료의 쌍-안정 특성으로 인해 비휘발성이다. 다른 프로그래밍 가능한 재료는 커패시터를 비휘발성으로 만들기 위해 커패시터 절연체로 사용될 수 있다.
특징부 크기가 지속적으로 감소함에 따라 이러한 특징부를 형성하는 데 사용되는 기술에 대한 요구가 더욱 커졌다. 잘 알려진 기술 중 하나는 기판에서 전도성 라인 또는 커패시터 전극과 같은 특징부를 패턴화하는 데 일반적으로 사용되는 포토리소그래피이다. 피치의 개념은 이러한 특징부의 크기를 설명하는 데 사용할 수 있다. 메모리 또는 기타 어레이의 일반적인 반복 패턴의 경우 피치는 인접한 두 특징부의 동일한 지점 사이의 거리로 정의된다. 인접 특징부는 일반적으로 절연체와 같은 재료로 분리된다. 결과적으로 피치는 특징부의 너비와, 바로 인접한 특징부로부터 해당 특징부를 분리하는 공간 또는 재료의 너비의 합으로 볼 수 있다. 렌즈 제한 및 빛 또는 복사 파장과 같은 광학적 요인으로 인해, 포토리소그래피 기술은 최소 피치를 가지며, 최소 피치 미만에서는 특정 포토리소그래피 기술이 특징부를 안정적으로 형성할 수 없다. 이 최소 피치는 일반적으로 최소 피치의 절반을 정의하는 변수 또는 특징부 크기 F로 참조된다. 이 변수는 종종 "해상도"라고 한다. 최소 피치(2F)는 특징부 크기 감소에 이론적인 제한을 둔다.
피치 곱셈(예: 피치 더블링은 그것의 한 형태임)은 포토리소그래피 기술의 기능을 최소 피치 이상으로 확장하여 2F 미만의 피치를 달성하는 한 가지 방법이다. 2개의 피치 배가 기술이 미국 특허 Lowrey et al.의 미국특허 제5,328,810호 및 Abatchev의 미국특허 제7,115,525호에 설명되어 있고, 그 개시 내용은 그 전체가 본원에 참조로 포함된다. 이러한 기술은 잠재적인 포토리소그래피 피치를 성공적으로 줄일 수 있다. 피치 곱셈은 정수가 아닌 값을 포함하여 다른 값 또는 "더블링"보다 더 큰 값으로 발생할 수 있다.
본 발명은 피치 곱셈 및 포토리소그래피와 관련되거나 그로 인해 발생하는 문제를 해결하는 데 동기를 부여했다.
도 1은 본 발명의 하나 이상의 실시예에 따른 공정중인 기판의 일부 및 본 발명의 하나 이상의 실시예에 따른 기판의 일부의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 처리중인 기판의 일부의 개략적인 단면도이고 도 3의 라인 2-2를 통해 취한 것이다.
도 3은 도 2의 라인 3-3을 따라 본 도면이다.
도 4는 도 2에 도시된 처리 단계에 이어지는 처리 단계에서의 도 2 기판의 도면이고 도 5의 라인 4-4를 통해 취해진다.
도 5는 도 4의 라인 5-5를 따라 취한 도면이다.
도 6은 도 5에 도시된 처리 단계에 후속하는 처리 단계에서의 도 5 기판의 도면이다.
도 7은 도 6에 도시된 처리 단계에 이어지는 처리 단계에서의 도 6 기판의 도면이고 도 8의 라인 7-7을 통해 취해진다.
도 8은 도 7의 라인 8-8을 따라 본 도면이다.
도 9는 도 7에 도시된 처리 단계에 이어지는 처리 단계에서의 도 7 기판의 도면이고 도 10의 라인 9-9를 통해 취해진다.
도 10은 도 9의 라인 10-10을 따라 취한 도면이다.
도 11은 도 9에 도시된 처리 단계에 이어지는 처리 단계에서의 도 9 기판의 도면이고 도 12의 라인 11-11을 통해 취해진다.
도 12는 도 11의 라인 12-12를 따라 취한 도면이다.
도 13은 본 발명의 일 실시예에 따른 처리중인 기판의 일부에 대한 개략적인 횡단면도이고, 도 14의 라인 13-13을 통해 취해진다.
도 14는 도 13의 라인 14-14를 따라 취한 도면이다.
도 15는 도 13에 도시된 처리 단계 이후의 처리 단계에서의 도 13 기판의 도면이고, 도 16의 라인 15-15를 통해 취해진다.
도 16은 도 15의 라인 16-16을 따라 취한 도면이다.
도 17은 도 15에 도시된 처리 단계 이후의 처리 단계에서의 도 15 기판의 도면이고, 도 18의 라인 17-17을 통해 취해진다.
도 18은 도 17의 라인 18-18을 따라 취한 도면이다.
도 19는 도 17에 도시된 처리 단계 이후의 처리 단계에서의 도 17 기판의 도면이고, 도 20의 라인 19-19를 통해 취해진다.
도 20은 도 19의 라인 20-20을 따라 취한 도면이다.
도 21은 도 11에 의해 도시된 처리 단계에 이어지는 처리 단계에서의 도 11 기판의 도면이고, 도 22의 라인 21-21을 통해 취해진다.
도 22는 도 21의 라인 22-22를 따라 취한 도면이다.
도 23은 도 21에 의해 도시된 처리 단계에 이어지는 처리 단계에서의 도 21 기판의 도면이고, 도 24의 라인 23-23을 통해 취해진다.
도 24는 도 23의 라인 24-24를 따라 취한 도면이다.
도 25는 도 11에 도시된 처리 단계 이후의 처리 단계에서의 도 11 기판의 도면이고, 도 26의 라인 25-25를 통해 취해진다.
도 26은 도 25의 라인 26-26을 따라 취한 도면이다.
도 27은 도 26에 의해 나타낸 처리 단계에 후속하는 처리 단계에서의 도 26 기판의 도면이다.
도 28은 도 27에 도시된 처리 단계에 이어지는 처리 단계에서의 도 27 기판의 도면이고 도 29의 라인 28-28을 통해 취해진다.
도 29는 도 28의 라인 29-29를 따라 취한 도면이다.
도 30은 도 28에 의해 도시된 처리 단계에 후속하는 처리 단계에서 도 28의 기판의 도면이고 도 31의 라인 30-30을 통해 취해진다.
도 31은 도 30의 라인 31-31을 따라 취한 도면이다.
도 32는 도 30에 의해 도시된 처리 단계에 후속하는 처리 단계에서의 도 30 기판의 도면이고 도 33의 라인 32-32를 통해 취해진다.
도 33은 도 32의 라인 33-33을 따라 취한 도면이다.
도 34는 본 발명의 일 실시예에 따른 처리중인 기판의 일부에 대한 개략적인 단면도이다.
도 35는 도 34에 의해 도시된 처리 단계 이후의 처리 단계에서의 도 34 기판의 도면이고, 도 36의 라인 35-35를 통해 취해진다.
도 36은 도 35의 라인 36-36을 따라 취한 도면이다.
도 37은 도 32에 의해 도시된 처리 단계에 후속하는 처리 단계에서의 도 32 기판의 도면이고 도 38의 라인 37-37을 통해 취해진다.
도 38은 도 37의 38-38 선을 따라 취한 도면이다.
도 39는 도 37에 의해 도시된 처리 단계 이후의 처리 단계에서의 도 37 기판의 도면이고 도 40의 라인 39-39를 통해 취해진다.
도 39a 및 39b는 도 39에 개략적으로 도시된 바와 같이 도 39의 확대된 부분이다.
도 40은 도 39의 라인 40-40을 따라 취한 도면이다.
본 발명에 따른 예시적인 실시예가 도 1 내지 도 6을 참조하여 설명된다. 1-40. 도 1은 예를 들어 훨씬 더 큰 기판(예를 들어, 반도체 웨이퍼)의 일부일 수 있는 기판 구조(10)의 일부를 도시한다. 본 발명의 실시예들은 도 1에 도시된 바와 같이 하나의 예에서 스크라이브-라인 영역(7)에 의해 분리되는 복수의 집적 회로 다이 영역(5)(예를 들어, 공정 중 집적 회로 칩 제작)을 포함하는 기판(10) 상에 형성될 수 있는 어레이를 형성하는 방법으로 처음에 설명된다.
도 2 및 도 3은 전도형/전도체/전도성(즉, 여기서 전기적으로), 반도형/반도체/반도성, 또는 절연형/절연체/절연성(즉, 여기서 전기적으로) 재료 중 하나 이상을 가진 베이스 기판(11)을 포함하는 발명에 따른 예시 방법 실시예의 공정에서 기판 구조(10)를 도시한다. 다양한 재료가 베이스 기판(11) 위에 입면으로 형성되어 있다. 재료는 도 2 및 도 3에 도시된 재료의 측면, 입면 내측 또는 입면 외측으로 형성될 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전체적으로 제조된 구성 요소는 베이스 기판(11)의 위, 주위 또는 내부에 제공될 수 있다. 어레이(예를 들어, 어레이(12)) 내의 구성 요소를 작동시키기 위한 제어 및/또는 다른 주변 회로가 또한 제조될 수 있고, 어레이 또는 서브 어레이 내에 전체적으로 또는 부분적으로 있을 수도 있고 아닐 수도 있다. 또한, 다중 서브 어레이는 또한 독립적으로, 나란히 또는 다른 방식으로 서로에 대해 제조 및 작동될 수 있다. 이 문서에서 "서브 어레이"는 어레이로 간주될 수도 있다. 어레이(12)는 개별 다이 영역(5)의 단지 작은 부분일 수 있다.
어레이(12)는 기준 영역(14) 및 기준 영역(14)에서 측방향으로 떨어져있는 분석 영역(16)을 포함하는 것으로 도시되어있다. 일 실시예에서, 기준 영역(14)은 스크라이브-라인 영역(7) 내에 있을 수 있고, 다른 실시예에서 다이 영역(5) 내에 있을 수 있다. 기판 구조(10)는 다중 기준 영역(14) 및/또는 다중 분석 영역(16)을 포함할 수 있다. 일 실시예에서, 분석 영역(16)은 스크라이브-라인 영역(7) 내에 있을 수 있고 다른 실시예에서는 다이 영역(5) 내에 있을 수 있다. 분석 영역(16) 및 기준 영역(14)은 각각이 다이 영역(5)에 있을 때 동일한 또는 상이한 다이 영역(5)에 있을 수 있다. 유사하게, 분석 영역(16)과 기준 영역(14)은 각각이 스크라이브-라인 영역(7)에 있을 때 바로 인접한 다이 영역(5)들 사이의 동일한 또는 상이한 스크라이브-라인 영역(7)에 놓일 수 있다.
광화상성 재료(photoimageable material)(17)(예를 들어, 포토레지스트, 폴리이미드 또는 미래에 개발될 광화상성 재료과 같이 포토 패턴화될 수 있는 재료)을 포함하는 종방향으로 길쭉하고 측방향으로 이격된 평행 마스크 라인(15A-15H)(일반적으로 15*라고 함)가 위에 하측 기판 재료(18) 위에 형성되었다. 예시 및 도면 명확성을 위해, 8 개의 마스크 라인(15A-15H)만이 도시된다. 그러나, 적어도 개별 다이 영역(5)은 수십만, 수백만, 등의 이러한 마스크 라인(15*)을 내부에 가질 가능성이 있다. 예를 들어 기준 영역(14)이 스크라이브-라인 영역(7) 내에 있을 때 수십만 또는 수백만, 등의 이러한 마스크 라인이 스크라이브-라인 영역(7) 내에 또한 존재할 수 있다. 예를 들어, 포토리소그래피 패터닝 및 포토 이미지 가능 재료(17)의 에칭에 의해, 마스크 라인(15*)이 형성될 수 있고, 제조시에 이러한 패터닝의 최저 가능 해상도로 패터닝될 수 있다. 개별 마스크 라인(15*)은 대향하는 측벽(25)을 갖는 것으로 간주될 수 있다. 하부 기판 재료(18)는 외부 하드 마스킹 층, 반사 방지 코팅을 포함할 수 있는 복수의 동일한 또는 상이한 조성 재료(3 개의 층 19, 21 및 22가 도시 됨)를 포함할 수 있고, 그 중 일부는 희생적일 수 있거나 일부는 완성된 구조에서 적어도 부분적으로 남아있을 수 있다(예를 들어, 적어도 스크라이브-라인 영역(7)을 통해 절단하여 다이 영역(5)을 개별 집적 회로 다이로 분리하여 다이싱하기 전에).
일부 실시예에서, 마스크 라인(15*)은 (a): 마스크 라인 사이에서 2개의 측방향으로 바로 인접한 두 개의 마스크 라인 사이에서 이들을 상호 연결하는 광화상성 재료를 포함하는 마스크 브리지, 또는 (b): 마스크 라인들 중 하나를 측방향으로 가로질러 완전히 측방향으로 연장되는 종방향 마스크 갭을 포함한다. 도 2 및 도 3은 (a)를 포함하는 예시적인 실시예를 도시하며, 구체적으로, 기준 영역(14) 내에서 측방향으로 바로 인접한 2개의 마스크 라인(15F 및 15G)을 상호 연결하는 광화상성 재료(17)을 포함하는 마스크 브리지(20)를 포함한다. 마스크 브리지(20)가 대향하는 측벽(26)을 가진 것으로 간주될 수 있다.
도 4 및 도 5를 참조하면, 일 실시예에서, 광화상성 재료(17)은 측면으로 트리밍되어 마스크 라인(15A 15H) 및 마스크 브리지(20)를 측면으로 트리밍한다. 이는 예를 들어 등방성 에칭에 의해 발생할 수 있으며, 이는 또한 광화상성 재료(17)의 수직 두께(도시되지 않음)를 감소시킬 가능성이 있다.
도 6을 참조하면, 광화상성 재료(17)의 조성과 다른 조성의 재료(28)이 도시된 바와 같이 형성되었다. 이는 스페이서 층 또는 스페이서 형성 층으로 간주될 수 있으며, 예를 들어 일부가 피치 곱셈 처리로 간주할 수 있는 것에 사용된다.
도 7 및 8은 재료(28)가(예를 들어, 재료(28)의 마스크없는 이방성 에칭에 의해) 패턴화되어 수평 표면 위에 있는 것을 크게 제거함으로써, 개별 마스크 라인(15*)의 대향하는 측벽(25)을 따라 그리고 마스크 브리지(20)의 대향 측벽(26)을 따라 광화상성 재료(17)로부터 상이한 조성의 측벽 매스(즉, 매스)(30)를 형성하는 예시적인 후속 공정을 도시한다. 바로 인접한 개별 마스크 라인(15*) 사이에 측면으로 있는 바로 인접한 측벽 매스(30)는 그 사이에 제 1 공간(A)을 갖는 것으로 간주될 수 있다. 공간 A는 서로 상대적으로 동일한 크기일 필요는 없다.
도 9 및 도 10을 참조하면, 마스크 라인(15*)(미도시)은 제 1 공간(A)과 측면으로 교번하는 측벽 매스(30)들 간에 제 2 공간(B)을 형성하도록 측벽 매스(30) 사이로부터 (예를 들어, 광화상성 재료(17)의 선택적 에칭 및/또는 애싱에 의해) 제거되었다. 공간 A와 B와 관련하여 "제 1"와 "제 2"를 사용하는 것은 서로 구별하기 위한 편의를 위한 것이며 둘 중 하나는 다른 하나를 형성하기 전에 또는 형성하는 동안 형성될 수 있다. 제 2 공간(B)이 서로에 대해 반드시 동일한 크기일 필요는 없다. 마스크 브리지(20)(미도시)도 제거되었다. 나머지 측벽 매스(30)는 집합적으로 마스크(31)를 포함하는 것으로 간주될 수 있다.
도 11 및 도 12에 도시된 바와 같이, 측벽 매스(30)(도시되지 않음)를 포함하는 마스크(31)(도시되지 않음)는 아래의 하부 기판 재료(18)로 에칭하는 동안 마스크로 사용되어, 사이에 측방으로 제 3 공간(C)을 갖는, 종방향으로 연장되고 평행한 타겟 라인(34A-34Q)(일반적으로 34*)을 형성한다. 이는 예를 들어, 측벽 매스(30)(도시되지 않음)의 재료에 대해 선택적으로 재료(19)(예를 들어, 희생 하드 마스킹 재료)를 에칭함으로써 발생할 수 있다. 마스크(31)(미도시)는 그러한 에칭 동안 및/또는 후에 제거되었다. 그럼에도 불구하고, 이에 따라, 도 7 및 도 8에 도시된 바와 같이 적어도 부분적으로 마스크 브리지(20)의 결과로 측방향으로 바로 인접한 2개의 타겟 라인(34M, 34N) 사이에서 완전히 연장되는 종방향 타겟 갭(35)을 갖는 측방향으로 바로 인접한 2개의 타겟 라인(가령, 34M, 34N)이 도출된다. 더욱이, 하부 기판 재료 브리지(36)(도 11)는 종방향 타겟 갭(35)의 대향 종방향 단부(37)에서 측방향으로 바로 인접한 2개의 타겟 라인(34M, 34N)의 종방향 단부(38) 사이에서 측방으로 연장되고, 이들을 상호연결한다. 따라서, 일 실시예에서, 분석 영역(16)은 종방향 타겟 갭(35) 및 하부 기판 재료 브리지(36)로부터 측방향으로 떨어져 있다. 일 실시예에서, 분석 영역, 종방향 타겟 갭, 및 하부 기판 재료 브리지가 각각 다이 영역(5) 내에 있는 경우에, 이들 모두는 동일한 다이 영역 내에 있다. 다른 실시예에서, 분석 영역, 종방향 타겟 갭, 및 하부 기판 재료 브리지가 각각 다이 영역(5) 내에 있을 때, 이들은 다이 영역들 중 서로 상이한 2개의 다이 영역에 위치한다.
본 발명의 일 양상에 따른 대안적인 예시적인 방법 실시예가 기판 구조(10a)와 관련하여 도 13-20을 참조하여 다음에 설명된다. 전술한 실시예로부터의 유사한 숫자는 적절한 경우에 사용되었으며, 일부 구성 차이는 접미사 "a"로 표시되거나 다른 숫자로 표시된다. 도 13 및 도 14에 도시된 바와 같이, 광화상성 재료(17)을 포함하는 종방향으로 길쭉하고 측면으로 이격된 평행 마스크 라인(15A-15G)(일반적으로 15*로 지칭됨)이 하부 기판 재료(18) 위에 형성되었다. 도 13 및 도 14는 도 4 및 도 5와 관련하여 위에서 도시되고 설명된 것과 유사한 마스크 라인(15*)의 측면 트리밍 이후에 발생할 수 있는 예시적인 처리를 도시한다. 그러나, 기판 구조(10a)는 마스크 브리지를 포함하는 것으로 도시되어 있지 않지만(다른 곳에서 하나를 가질 수 있음), 오히려 마스크 라인 중 하나를 측방향으로 가로질러 완전히 측방향으로 연장되는 종방향 마스크 갭(40)을 포함하는 것으로 도시되어있다(예를 들어, 마스크 라인 15F).
도 15-18은 도 6-10과 관련하여 위에서 설명된 것과 유사한 예시적인 후속 처리를 도시한다. 여기서, 제 1 공간 A 및 제 2 공간 B가 형성되었지만, A 및 B 공간은 도 9 및 도 10에 비해 도 17 및 도 18에서 결국 위치적으로 역전된다. 그럼에도 불구하고, 도시된 바와 같은 일 실시예에서, 동일한 필수 구성이 도 9 및 도 10에 비해 도 17 및 18에서 나타날 수 있다.
도 19 및 20은 도 11 및 12와 관련하여 위에서 설명된 것과 유사한 후속 처리를 도시하며, 서로에 대해 동일한 필수 구성인 것으로 도시되어있다(예를 들어, 도 19, 20은 적어도 부분적으로 종방향 마스크 갭(40)을 사용함으로써 발생하고 도 11, 12는 적어도 부분적으로 마스크 브리지(20)를 사용함으로써 나타남).
그럼에도 불구하고, 마스크 31(도 9, 10 또는 도 17, 18)이 제거된 후(도 11, 12 또는 도 19, 20)를 고려해볼 때, 제 3 공간(C)들 중 어느 것이 제 1 공간(A)으로부터 발생했고, 어느 것이 제 2 공간(B)으로부터 발생하였는지 궁금할 수 있다(가령, 모를 수 있다). 설명의 편의를 위해, 도면에서 제 1 공간(A) 및 제 2 공간(B)은 개별적으로 동일한 동일한 측면 치수를 갖는 것으로 도시된다. 추가로, A 및 B 공간은 다른 공간에 대해 동일한 것으로 표시된다(도 11, 12, 19 및 20에서 재료(21) 위에 있는 재료(19)를 포함하는 입면 돌출 특징부(34*)). 그러나, 그것이 바람직하다면, 그러한 측면 치수는 부분적으로 마스크 라인(15*)의 패터닝(그의 임의의 측면 트리밍 포함) 및 측벽 매스(30)의 재료(28)의 증착 두께에 의존하기 때문에, 반드시 발생하는 것은 아니다. 이들 중 하나 이상의 변화에 따라 공간 A 및 B의 측면 치수가 서로 다를 수 있고, 이는 매우 바람직하지 않은 것으로서, 마스크31)가 제거된 후 무엇이 원인인지를 결정하는 것이 매우 어렵거나 불가능할 수 있다. 그러나, 종방향 타겟 갭(35) 및/또는 하부 기판-재료 브리지(36)의 제공은 기준 위치로(예를 들어, 시작 위치 또는 지점으로서) 둘 중 하나 또는 둘 모두를 사용하여, 분석 영역(16)에서 제 3 공간 C 중 어느 것이 제 1 공간 A에서 도출되고/또는 제 3 공간 C 중 어느 것이 제 2 공간 B에서 도출되었는지를 추정할 수 있다. 예를 들어, 마스크 브리지(20) 또는 종방향 마스크 갭(40)이 처음에 기준 영역(14)에 형성되었는지 여부를 본질적으로 알면, 마스크(31) 제거 후에도 종방향 타겟 갭 또는 하부 기판 재료 브리지에서 공간 A 또는 B 중 어느 것이 제 1 공간 A 또는 제 2 공간 B로부터 생성되었는지를 알 수 있고, 이들은 기준 영역(14)으로부터 분석 영역(16)을 향해 카운팅 또는 진행함에 있어서 시작 위치/지점으로 사용될 수 있어서, 제 3 공간 C 중 어느 것이 제 1 공간 A로부터 및/또는 제 2 공간 B로부터 나타났는지를 결정할 수 있게 한다. 이러한 정보로, 예를 들어, 당 업자는 상이한 치수의 공간/높이 방향-돌출 특징부의 원인을 결정할 수 있고, 동일한 또는 상이한 기판 구성에 대한 후속 공정을 수정할 수 있다.
그럼에도 불구하고, 도 1에 도시된 바와 같은 기판 구조물(10)이 제조되는 일 실시예에서, 본 발명의 실시예는 다이 영역(5)을 싱귤레이션하기 위해 일부 시점에서(예를 들어 지금 또는 차후에) 스크라이브-라인 영역(7)을 개별 집적 회로 다이로 절단하는 것을 포함한다(예를 들어, 지금 또는 이후).
도 21 및 22는 도 11 및 12에 각각 도시된 것에 후속하는 기판 구성(10)의 예시적인 처리를 도시한다. 일 실시예에서 도시된 바와 같이, 전도성 재료(42)(예를 들어, 금속 재료 또는 전도성으로 도핑된 반도체 재료)는 종방향 타겟 갭(35)에 그리고 하부 기판 재료 브리지(36)의 측벽을 따라 형성되었다. 이러한 일 실시예에서 그리고 도시된 바와 같이, 도 11 및 12에 의해 도시된 에칭은 정지되고(즉, 종료), 타겟 라인(34*), 종방향 타겟 갭(35) 및 하부 기판-재료 브리지(36)는 후속하여, 전도성 재료(42)를 형성하기 전에, 하부 기판 재료(18) 내로(가령, 재료(21) 내로) 깊게 이동하였다(가령, 에칭에 의해). 그럼에도 불구하고, 전도성 재료(42)는 수평 표면 위에 없도록 대체로 제거하기 위해, 예를 들어, 재료 증착(42)에 이은 마스크없는 이방성 에칭에 의해 형성될 수 있다. 일 실시예에서, 하부 기판-재료 브리지(36)의 측벽을 따라 형성된 전도성 재료(42)는 완성된 구조에서 더미(dummy)인 전도성 브리지(47)를 포함한다.
도 23 및 24는 예를 들어 재료(42 및 22)에 대한 선택적 에칭에 의해 타겟 라인(34*)(도시되지 않음)이 제거된 예시적인 후속 처리를 도시한다. 추가 또는 다른 처리가 발생할 수 있다.
다른 및/또는 후속 처리는 예를 들어 도 25-33 및 도 37-40을 참조하여 설명된 실시예에서 발생할 수 있다. 도 25 및 도 26에서, 기판(10 또는 10a)와 관련하여 도 11, 12 또는 도 19, 20에 의해 도시된 것에 바로 이어져 나타날 수 있는 후속 공정이 도시되며, 위 기술된 실시예에서 이들은 본질적으로 동일한 구성이고 도 25-33 및 37-40의 기판 구조(10)로 지칭된다. 포토 이미징 재료(51)(예를 들어, 포토레지스트, 폴리이미드 또는 미래에 개발될 포토이미징/포토 이미지화 가능 재료와 같이 포토 패턴화될 수 있는 재료로서, 광화상성 재료(17)와 동일한 또는 상이한 조성일 수 있음)를 포함하는 종방향으로 기다란 그리고 측방으로 이격된 평행 마스킹 라인(50A-50D)(일반적으로 50*라고 함)이 하부 서브-재료(53)(하부 기판 재료(18)를 포함할 수 있음) 위에 타겟 라인(34*) 위에 형성되어 있다. 마스킹 라인(50*)은 타겟 라인(34*)에 대해 각도를 이룬다(즉, 직선 각도 이외의 각도). 마스킹 라인(50*) 및 타겟 라인(34*)은 물론 다른 각도가 사용될 수 있지만 서로에 대해 90°로 각진 것으로 도시된다. 예시적인 하부-서브-재료(53)는 희생적일 수 있는 예시적인 하드 마스크 또는 하층 재료(56)(예를 들어, 탄소, 이산화 규소, 질화규소, 반사 방지 코팅 등 중 하나 이상)를 포함하는 것으로 도시된다.
일부 실시예에서, 마스킹 라인(50*)은 앞서 설명한 (a)(d)와 유사하게, (c): 마스킹 라인의 측방향으로 바로 인접한 2개의 마스킹 라인 사이에서 이들을 상호 연결하는 포토 이미징 재료를 포함하는 마스킹 브리지, 또는 (d): 마스킹 라인 중 하나를 횡방향으로 완전히 가로질러 연장되는 종방향 마스킹 갭을 포함한다. 또한, 마스크 라인 및 마스킹 라인 모두는 브리지를 포함할 수 있고, 둘 다 종방향 갭을 포함할 수 있거나, 하나는 브리지를 포함하고 다른 하나는 종방향 갭을 포함할 수 있다. 도 25 및 26은 (c)를 포함하는 예시적인 실시예를 도시하며, 구체적으로, 기준 영역(14)과는 상이할 수 있는 기준 영역(75) 내에서, 측방향으로 바로 인접한 2개의 마스킹 라인(50B, 50C) 사이에서 측방향으로 연장되고 상호 연결되는 포토 이미징 재료(51)를 포함하는 마스킹 브리지(52)를 가진다. 도 25 및 26은 위에서 도 4 및 5에서와 유사한 공정을 도시하며, 마스킹 라인(50*) 및 마스킹 브리지(52)는 마스크 라인(15*)과 같이 측면으로 트리밍되었다. 마스킹 라인(50*) 및 마스킹 브리지(52)는 각각 대향하는 측벽(54 및 55)을 포함하는 것으로 간주될 수 있다.
도 27을 참조하면, 광 이미징 재료(51)와 다른 조성의 재료(57)(예를 들어, 이산화 규소와 같은 산화물)가 도시된 바와 같이 형성된다. 이는 스페이서 층 또는 스페이서 형성 층으로 간주될 수 있으며, 예를 들어 일부가 피치 곱셈 처리로 간주할 수 있는 것에 사용된다.
도 28 및 29는 예시 후속 공정으로서, 재료(57)가(예를 들어, 재료(28)의 마스크없는 이방성 에칭에 의해) 패턴화되어 수평 표면 위에 있는 것을 크게 제거함으로써, 개별 마스크 라인(50*)의 대향 측벽(54)을 따라 그리고 마스킹 브리지(52)의 대향 측벽(55)을 따라(또는, 사용될 경우, (d) 종방향 마스킹 갭 포토의 대향 측벽을 따라) 이미징 재료(51)의 조성과 상이한 조성의 측면 매스(59)을 형성한다. 바로 인접한 개별 마스킹 라인(50*) 사이에 측면으로 있는 바로 인접한 측면 매스(59)는 그 사이에 제 4 공간(D)을 갖는 것으로 간주될 수 있다. 제 4 공간(D)은 서로에 대해 반드시 동일한 크기일 필요는 없다.
도 30 및 도 31에 도시된 바와 같이, 마스킹 라인(50*)(미도시)이 측면 매스(59) 사이에서 (예를 들어, 포토 이미징 재료(51)의 선택적 에칭 및/또는 애싱에 의해) 제거되어, 제 4 공간(D)과 측방향으로 교번하도록 측면 매스(59) 사이에 제 5 공간(E)이 형성된다. 공간(D, E)과 관련하여 "제 4" 및 "제 5"를 사용하는 것은 하나를 다른 하나로부터 구분하는 편의를 위한 것이며 둘 중 하나는 다른 하나를 형성하기 전 또는 형성하는 동안 형성될 수 있다. 제 5 공간 E는 서로에 대해 반드시 같은 크기일 필요는 없다. 마스킹 브리지(52)(미도시)도 제거되었다. 나머지 측벽 매스(59)는 집합 적으로 마스크(58)를 포함하는 것으로 간주될 수 있다.
도 32 및 33에 도시된 바와 같이, 측면 매스(59)(도시되지 않음)을 포함하는 마스크(58)(도시되지 않음)는 하부 서브-재료(53) 내로 에칭하는 동안 사용되어, 종방향으로 기다란 평행 타게팅 라인(60A-G(일반적으로 60 *으로 지칭))을 형성하고, 측방향으로 사이에 제 6 공간(G)을 가진다. 측방향으로 바로 인접한 2 개의 타게팅 라인(예를 들어, 60D, 60E)은 적어도 부분적으로 (c) 또는 (d)의 결과로, 측방향으로 바로 인접한 상기 개별 2개의 타게팅 라인(60D, 60E) 사이를 측방향으로 완전히 가로질러 연장되는 종방향 타게팅 갭(62)을 갖는다. 상호 연결 브리지(64)는 종방향 타게팅 갭(62)의 대향하는 종방향 단부(68)에서 상기 2 개의 측방향으로 바로 인접한 타게팅 라인(60D, 60E)의 종방향 단부(66) 사이에서 측방향으로 연장되고 상호연결된다.
일 실시예에서 그리고 도시된 바와 같이, 타게팅 라인(60*)은 분석 영역(예를 들어, 16)에 있으며, 이러한 분석 영역은 종방향 타게팅 갭(62) 및 상호연결 브리지(64)(예를 들어, 기준 영역(75)에 있음)로부터 이격된다. 일 실시예에서 및 도 32 및 도 33에 도시된 바와 같이, 마스크(58)(도시되지 않음)가 제거되었고, 종방향 타게팅 갭(62) 또는 상호 연결 브리지(64) 중 하나가 기준 위치로 사용되어, 분석 영역의 제 6 공간 G 중 어느 것이 제 4 공간 D에서 유래되었는지 또는 제 6 공간 G 중 어느 것이 제 5 공간 E로부터 유래되었는지를 추정할 수 있게 한다. 일 실시예에서 그리고 도시된 바와 같이, 마스크(58)로서 측면 매스(59)를 사용하여 하부 서브-재료(53) 에칭은 타게팅 라인(가령, 60D 및/또는 60E) 중 적어도 하나, 그리고 일 실시예에서, 타게팅 라인(가령, 60D 및/또는 60E) 중 다수개, 및 측방향으로 가로지르는 종방향 타겟 갭(35)(가령, 기준 영역(14) 내)을 형성한다.
일 실시예에서 그리고 도시된 바와 같이, 마스크(58)로서 측면 매스(59)를 사용하여 하부 서브-재료(53) 에칭은 하부 기판 재료(18)의 둘러싸는 수평 둘레(74)를 개별적으로 가진 하부 기판 재료(18)의 개구(72, 72A, 72B, 72C, 72D, 72E, 72H)(일반적으로 72*로 지칭됨)를 형성한다(명료성을 위해 도면에서는 몇 개만이 도면부호 74의 굵은 선 및 관련 안내선으로 도시됨). 총체적으로, 개구(72*)는 다수의 상이한 크기 및/또는 형상을 가질 수 있다. 일 실시예에서 그리고 도시된 바와 같이, 개구부(72A, 72B, 72C, 72D, 72E, 72H)는 개별적으로 각각의 최대 직선-수평 범위를 가지며(예를 들어, 도 32의 개별 개구(72A, 72B, 72C, 72D, 72E 및 72H)에서 코너 대 코너 대각선), 이는 개별 개구(72)의 최대 직선-수평 범위(예를 들어, 도 32의 개별 개구(72)에서 코너 대 코너 대각선보다 크다.
하나의 그러한 실시예에서, 그러한 에칭은 타겟 라인(34*)(도 32, 33에 도시되지 않음) 내로 수행될 수 있고, 일 실시예에서, 예를 들어 기판 구조(10b)와 관련하여 도 34-36을 참조하여 도시되고 설명된 바와 같이, 예시적인 재료(19)를 포함하는 타게팅 라인(60*)으로 수행될 수 있다. 상기 설명된 실시예로부터의 유사한 숫자는 적절한 경우에 사용되었으며, 일부 구성 차이는 접미사 "b" 또는 다른 숫자로 표시된다. 도 34를 참조하면, 도 33의 것과 비교하여 대체 구조(10b)가 도시되어있다. 단지 예로서, 재료(19)는 첫번째 설명된 실시예에서보다 두껍게 형성된 것으로 도시되고, 타겟 라인(34*)의 형성은 재료(19)를 통해 완전히 에칭함으로써 수행되지 않았다.
도 35 및 36을 참조하면, 도 32 및 도 33에 도시된 것과 대체로 유사한 공정이 수행되었다. 타게팅 라인(60*)은 재료(19)의 가장 낮은 부분을 포함하고, 타겟 라인(34*)은 동일한 재료(19)를 포함하고 타게팅 라인(60*)에 대해 높이 방향으로(예를 들어, 수직으로) 돌출한다.
다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 측면(들)이 사용될 수 있다.
도 37 및 38은 후속 처리의 예를 나타낸다. 특히, 도 32, 33 또는 도 35, 36의 패턴은 (예를 들어, 에칭에 의해) 하부 기판 재료(18) 내로, 재료(22) 내로 더 깊게 이동하고, 재료(19)(도시 생략) 및 재료(21)(도시 생략)가 제거되었다.
위에 설명된 것과 같은, 또는 그와는 다른, 후속 처리가 발생할 수 있다. 예를 들어, 도 39, 39A, 39B 및 40에서, 전도성 재료(42)가 (e): 종방향 타겟 갭(35)에서; (f): 하부 기판-재료 브리지(36)의 대향 측벽을 따라; (g): 종방향 표적 갭(62)에서; (h): 상호 연결 브리지(64)의 대향 측벽을 따라; 및 (j): 개구(72*)에 형성되었다. (e), (f), (g), (h)의 전도성 재료(42)는 최종 구성에서 더미이도록 형성될 수 있다. 이러한 일 실시예에서, (e), (f), (g), (h) 모두의 모든 전도성 재료(42)가 제거된다(가령, 스크라이브-라인 영역 내일 경우 에칭 또는 소잉-스루(sawing-through)에 의해). 모든 (j)의 모든 전도성 재료(42)가 제거된 것이 아니며(즉, 그 중 적어도 일부가 적어도 일부 개구(72*)에 남음), 예를 들어 커패시터 전극과 같은, 전도성 동작 회로 구성요소의 적어도 일부분으로 사용될 수 있다. 전도성 재료(42)는 라이닝 및 꽉 채워지지 않은 개구(72*)로서 도시된다. 대안으로서, 단지 예로서, 개구(72*)를 완전히 채울 수 있다(미도시).
다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 측면(들)이 사용될 수 있다.
본 발명의 실시예는 어레이(예를 들어, 12)를 형성하는 방법을 포함한다. 이는 서로에 대해 실질적으로 동일한 크기 및 실질적으로 동일한 형상의, 이격 및 반복되는 제 1 특징부(예를 들어, 30)의 패턴을 형성하는데 2 개의 상이한 조성의 마스킹 재료(예를 들어, 17, 28)를 사용하는 것을 포함한다. 제 1 특징부의 것과 비교하여 다른 크기 또는 다른 형상의 적어도 하나의 패턴-중단 제 2 특징부(예를 들어, 도 9의 종방향 갭(29) 및 브리지(33) 중 임의의 하나 또는 조합)가 제 1 특징부의 패턴 내에 위치하여 패턴을 차단한다. 패턴을 차단하는 제 2 특징부를 가진 제 1 특징부의 패턴은 (예를 들어, 에칭에 의해) 제 1 특징부 및 패턴-차단 제 2 특징부 아래에 있는 하부 기판 재료(예를 들어, 도 11 및 12의 18) 내로 이동한다.
하부 기판 재료 위에 있는 제 1 특징부의 재료 및 패턴-중단 제 2 특징부의 재료는 이동 중 또는 이동 후에 제거된다(예를 들어, 에칭에 의해). 일 실시예에서, 이동(translating)은 하부 기판 재료로의 에칭을 포함한다. 이러한 제거 후, 하부 기판 재료(예를 들어, 도 11의 종방향 갭(35) 및 브릿지(36) 중 임의의 하나 또는 조합)의 패턴-차단 제 2 특징부는, 2 개의 상이한 조성의 마스킹 중 어느 것이 하부 기판 재료 위에 놓인 재료의 분석 영역 내 제 1 특징부 사이의 제 1 공간를 만드는데 사용되었는지(가령, A 또는 B 중 하나), 또는, 2개의 상이한 조성의 마스킹 재료 중 어느 것이 제 1 공간과 교번하는 분석 영역 내 제 1 특징부 사이의 제 2 공간을 만드는데 사용되었는지(가령, A 또는 B 중 나머지 하나)를 추정하기 위해, 기준 위치로 사용된다.
일 실시예에서, 2 개의 상이한 조성물 중 하나는 포토레지스트를 포함하고, 하나의 그러한 실시예에서 2 개의 상이한 조성물 중 다른 하나에는 포토레지스트가 없다. 일 실시예에서, 2 개의 상이한 조성물 중 하나가 다른 조성물 위에 증착되고, 방법은 하나가 다른 것 위에 있는 것으로부터 마스크없는 이방성 에칭 단계를 추가로 포함한다. 일 실시예에서, 제 1 특징부는 종방향으로 연장된 평행 라인들을 포함한다. 하나의 그러한 실시예에서, 측방향으로 바로 인접한 2 개의 라인은 상기 측방향으로 바로 인접한 2 개의 라인 간을 완전히 가로질러 연장되는 종방향 갭을 갖고, 패턴-중단 제 2 특징부는 이러한 종방향 갭을 포함한다. 일 실시예에서, 하부 기판 재료 브리지는 하부 기판 재료 브리지를 포함하는 패턴-차단 제 2 특징부와 함께, 종방향 갭의 대향하는 종방향 단부에서 상기 2 개의 바로 횡방향으로 인접한 라인의 종방향 단부 사이에서 측방향으로 연장되고 상호 연결된다.
일 실시예에서, 하부 기판 재료의 제 1 특징부는 하부 기판 재료의 둘러싸는 수평 둘레를 개별적으로 갖는 개구를 포함한다. 이러한 일 실시예에서, 패턴-중단 제 2 특징부는 제 1 특징부의 개별 개구의 최대 직선-수평 범위보다 큰 최대 직선-수평 범위를 갖는 하부 기판 재료의 개구를 포함한다.
다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 측면(들)이 사용될 수 있다.
본 발명의 실시예는 집적 회로를 포함하고, 제조 방법과 무관한 집적 회로의 구성을 포함한다. 그럼에도 불구하고, 이는 방법 실시예와 관련하여 위에서 설명된 임의의 속성을 포함할 수 있다.
일 실시예에서, 집적 회로는 회로-작동 특징(예를 들어, 영역 16에서 34*)의 어레이(예를 들어, 12 개)를 포함한다. 이러한 회로는 또한 2 개의 측방향으로 이격되고 평행한 종방향-기다란 전도성 라인(예를 들어, 34M, 34N을 따라 종방향으로 형성된 42)을 포함하는 적어도 하나의 회로-비작동 전도성 구조를 포함한다. 종방향 갭(예를 들어, 35)은 상기 두 개의 측면으로 이격된 전도성 라인 사이를 측방향으로 가로지르도록 연장된다. 전도성 브리지(예를 들어, 47, 완성된 구조에서 더미일 수 있음)는 종방향 타겟 갭의 대향 종방향 단부(가령, 도 23의 76)에서 상기 2 개의 측면으로 이격된 전도성 라인의 종방향 단부(예를 들어, 도 23의 49) 사이에서 측방향으로 연장되고 이를 상호연결한다. 다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 측면(들)이 사용될 수 있다.
일 실시예에서, 집적 회로의 구성은 전도성 재료를 포함하는 실질적으로 동일한 크기, 실질적으로 동일한 형상의 제 1 특징부(가령, 도 39, 39A, 39B, 40의 제 1 특징부로 개구(72) 내 42)의 어레이(가령, 12)를 포함하며, 이는 전도성 재료의 둘러싸는 수평 둘레(가령, 74)를 개별적으로 포함하면서, 수평 행에서(즉, 3차원 공간에서, 가령, 도 39, 39A, 40, 40B에서 2차원 공간으로 도시되는 수평 또는 수직(97')) 서로로부터 수평으로(가령, 3차원 공간에서) 이격된다. 제 2 특징부(예를 들어, 개구(72A, 72B, 72C, 72D, 72E 및 72H) 중 임의의 것에서 42)는 제 1 특징부의 어레이 중 하나이며, (직교하도록) 바로 인접한 2개의 수평 행 사이에서 완전하게 연장되는 비전도성 재료(가령, 실리콘 다이옥사이드 및/또는 실리콘 나이트라이드를 포함하는 22)의 브리지(가령, 도 39, 39A, 39B, 40의 99)를 포함한다. 전도성 재료(가령, 최종 회로 구성에서 더미일 수 있는, 가령, 42)는 브리지의 대향 종방향 측부(가령, 도 39A, 39B의 93)를 따라 모두 위치한다. 브리지의 대향 종방향 측부 각각 상의 전도성 재료는 제 1 특징부 마다의 전도성 재료의 최대 직선 수평 범위(가령, 전도성 재료(42)가 개별 개구(72)의 모든 베이스 간에 위치하기 때문에 대각선(87))보다 큰, 최대 직선 수평 범위(가령, 전도성 재료(42)가 개별 개구(72A, 72B, 72C, 72D, 72E, 72H)의 모든 베이스 간에 놓이기 때문에 대각선(89))를 갖는다. 다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 측면(들)이 사용될 수 있다.
이 문서에서는 달리 명시되지 않는 한 "고도", "높은", "위쪽", "아래쪽", "위쪽", "위쪽", "아래쪽", "위쪽", "아래쪽", "아래쪽", "아래쪽" , "위"및 "아래"는 일반적으로 수직 방향을 참조한다. "수평"은 1 차 기판 표면을 따르는 일반적인 방향(즉, 10도 이내)을 의미하며, 제조 중에 기판이 처리되는 기준일 수 있으며, 수직은 그에 일반적으로 직교하는 방향이다. "정확히 수평"에 대한 언급은 주 기판 표면을 따르는 방향(즉, 그로부터 각도 없음)이며, 제조 중에 기판이 처리되는 기준일 수 있다. 또한, 본 명세서에서 사용되는 "수직"및 "수평"은 일반적으로 서로에 대해 수직이고 3 차원 공간에서 기판의 배향과 무관하다. 추가적으로, "고도 연장"및 "고도 연장"은 정확히 수평에서 45° 이상 기울어진 방향을 의미한다. 또한, 전계 효과 트랜지스터에 대해 "높이 확장(중)", "높이 확장", 수평 확장(중) 및 수평 확장은 전류가 다음 사이에서 작동하는 트랜지스터의 채널 종방향과 관련이 있다. 소스/드레인 영역. 바이폴라 접합 트랜지스터의 경우, "높이 확장", "높이 확장", 수평 확장 및 수평 확장은 이미터와 컬렉터 사이에서 작동시 전류가 흐르는 베이스 길이의 방향과 관련이 있다.
또한, "바로 위" 및 "바로 아래"는 서로에 대해 언급된 두 영역/재료/구성 요소의 적어도 일부 측면 중첩(즉, 수평)을 필요로한다. 또한, "바로"가 없는 "위"의 사용은 다른 위에 있는 명시된 영역/재료/구성 요소의 일부가 다른 것보다 고도로 바깥쪽에 있어야 한다는 것을 요구한다(즉, 두 개의 명시된 영역/재료/구성 요소측면 겹침이 있는지 여부와 무관). 유사하게, "바로"가 없는 "아래"의 사용은 다른 부분 아래에 있는 명시된 영역/재료/구성 요소의 일부가 다른 부분의 높이 안쪽에 있어야 한다는 것을 요구한다(즉, 두 개의 명시된 영역/재료/구성 요소의 측면 겹침이 있는지 여부와 무관).
본 명세서에 기술된 임의의 재료, 영역 및 구조는 균질하거나 비균질일 수 있으며, 이와 상관없이 그 아래에 놓인 임의의 재료에 걸쳐 연속적이거나 불연속적일 수 있다. 하나 이상의 예시적 조성물(들)이 임의의 재료에 대해 제공되는 경우, 그 재료는 이러한 하나 이상의 조성물(들)을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 또한, 달리 언급되지 않는 한, 각각의 재료는 원자 층 증착, 화학 기상 증착, 물리적 증착, 에피택셜 성장, 확산 도핑 및 이온 주입과 함께 임의의 적합하거나 아직 개발되지 않은 기술을 사용하여 형성될 수 있다.
추가적으로, "두께"는 그 자체로 (앞의 방향 형용사 없음)은 다른 조성의 바로 인접한 재료 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 주어진 재료 또는 영역을 통한 평균 직선 거리로 정의된다. 추가로, 본 명세서에 기술된 다양한 재료 또는 영역은 실질적으로 일정한 두께 또는 가변 두께일 수 있다. 두께가 가변인 경우 두께는 달리 표시되지 않는 한, 평균 두께를 의미하며, 이러한 재료 또는 영역은 두께가 가변적이기 때문에 약간의 최소 두께와 약간의 최대 두께를 갖다. 본 명세서에 사용된 바와 같이, "상이한 조성"은, 예를 들어 그러한 재료 또는 영역이 균질하지 않은 경우, 서로 직접적으로 대항할 수 있는 두 개의 언급된 재료 또는 영역의 부분만이 화학적으로 및/또는 물리적으로 다를 것을 요구한다. 2 개의 언급된 재료 또는 영역이 서로 직접적으로 대항하지 않는 경우, "상이한 조성"은 두 언급된 재료 또는 서로 가장 가까운 영역의 해당 부분이 그러한 재료 또는 영역이 균질이 아닌 경우 화학적 및/또는 물리적으로 다를 것을 요구한다. 이 문서에서, 재료, 영역 또는 구조는 언급된 재료, 영역 또는 구조가 서로에 대해 적어도 약간의 물리적 접촉 접촉이 있을 때 서로 "직접적으로 대항"한다. 대조적으로, "직접"이 앞에 나오지 않는 "위에", "상에", "인접한", "따라" 및 "대항하는"은 "직접 대항하는" 뿐만 아니라 중간 재료(들), 영역(들), 또는 구조(들)이 서로에 대해 언급된 재료, 영역 또는 구조와 물리적으로 접촉하지 않는 구성까지도 포함한다.
여기서, 영역-재료-구성 요소는 정상 작동시 전류가 하나에서 다른 것으로 연속적으로 흐를 수 있고 충분히 생성될 때 아원자 양전하 및/또는 음전하의 이동에 의해 주로 그렇게하는 경우 서로에 대해 "전기적으로 결합"된다. 다른 전자 부품은 영역-재료-부품 사이에 전기적으로 결합될 수 있다. 대조적으로, 영역-재료-구성 요소가 "직접 전기적으로 결합된" 것으로 언급되는 경우, 직접 전기적으로 결합된 영역-재료-구성요소 사이에 개입하는 전자 구성 요소가 없다(예: 다이오드, 트랜지스터, 저항기, 변환기, 스위치, 퓨즈 등)가 없음).
추가로, "금속 재료"는 원소 금속, 둘 이상의 원소 금속의 혼합물 또는 합금, 및 임의의 전도성 금속 화합물의 임의의 하나 또는 조합이다.
여기서, 에칭, 에칭함, 제거, 제거함, 형성 및/또는 형성함에 관한 "선택적"이라는 것은 다음과 같이 적어도 2: 1의 부피비로 작용할 때 다른 명시된 재료(들)에 비해 하나의 명시된 재료의 그러한 행위이다.
달리 표시되지 않는 한, 본원에서 "또는"의 사용은 둘 중 하나 및 둘 다를 포함한다.
여기서, "더미"(dummy)는 완성된 회로 구성에서 전류가 흐르지 않는 것을 의미하며, 이는 전자 부품으로 또는 전자 부품으로 확장 되더라도 회로의 전류 흐름 경로의 일부가 아닌 회로 작동 불가능 데드 엔드일 수 있다.
결론
일부 실시 양태에서, 어레이를 형성하는 방법은, 서로에 대해 실질적으로 동일한 크기 및 실질적으로 동일한 형상의 이격된 반복적 제 1 특징부의 패턴을 형성함에 있어서 2 개의 상이한 조성의 마스킹 재료를 사용하는 단계를 포함한다. 제 1 특징부에 비교하여 상이한 크기 또는 상이한 형상을 적어도 하나 가진 패턴-차단 제 2 특징부가 제 1 특징부의 패턴 내에 있고 제 1 특징부의 패턴을 차단한다. 패턴-차단 제 2 특징부와 함께 제 1 특징부의 패턴을, 제 1 특징부 및 패턴-차단 제 2 특징부 아래에 놓인 하부 기판 재료 내로 이동(translating)시킨다. 이동 중 또는 후에 하부 기판 재료 위에 있는 제 1 특징부 및 패턴-차단 제 2 특징부의 재료를 제거한다. 제거 후, 하부 기판 재료의 패턴-차단 제 2 특징부를 기준 위치로 이용하여, 2개의 상이한 조성의 마스킹 재료 중 어느 것이 하부 기판 재료 위에 놓였던 재료의 분석 영역 내의 제 1 특징부들 사이에 제 1 공간을 만드는데 사용되었는지를, 또는, 2개의 상이한 조성의 마스킹 재료 중 어느 것이 제 1 공간과 교번하도록 분석 영역 내 제 1 특징부들 사이에 제 2 공간을 만드는데 사용되었는지를 추정할 수 있다.
일부 실시예에서, 패턴을 포함하는 어레이를 형성하는 방법은, 광화상성 재료를 포함하는 종방향으로 기다란, 측방향으로 이격된, 평행 마스크 라인을 형성하는 단계를 포함한다, 마스크 라인은 (a): 측방향으로 바로 인접한 2개의 마스크 라인 사이에서 측방향으로 연장되고 상호연결하는 광화상성 재료를 포함하는 마스크 브리지, 또는 (b): 마스크 라인 중 하나 간을 측방향으로 완전히 가로질러 연장되는 종방향 마스크 갭을 포함한다. 개별 마스크 라인의 대향 측벽을 따라 그리고 (a) 또는 (b)의 대향 측벽을 따라 광화상성 재료의 조성과 다른 조성의 측벽 매스를 형성한다. 개별 마스크 라인 중 바로 인접한 마스크 라인들의 측방향 사이에 놓인 바로 인접한 측벽 매스가 사이에 제 1 공간을 가진다. 측벽 매스 사이에서 마스크 라인을 제거하여, 제 1 공간과 측방향으로 교번하도록 측벽 매스 사이에 제 2 공간을 형성한다. 마스크 라인을 제거한 후, 측벽 매스를 마스크로 사용하면서 측벽 매스 아래에 있는 하부 기판 재료 내로 에칭하여, 측방향으로 사이에 제 3 공간을 갖는, 종방향으로 기다란 평행 타겟 라인을 형성하고, 측방향으로 바로 인접한 2개의 타겟 라인은 적어도 부분적으로 (a) 또는(b)의 결과로 상기 측방향으로 바로 인접한 2개의 개별 타겟 라인 간을 측방향으로 완전히 가로질러 상기 측방향으로 바로 인접한 2개의 타겟 라인 사이에서 측방향으로 완전히 연장되는 종방향 타겟 갭을 가지며, 하부 기판 재료 브리지는 종방향 표적 갭의 대향 종방향 단부에서 측방향으로 바로 인접한 2개의 타겟 라인의 종방향 단부의 측방향으로 사이에서 연장되고 상호연결한다.
일부 실시예에서, 집적 회로는 회로 작동 특징부의 어레이; 및 적어도 하나의 회로-비작동 전도성 구조물을 포함하되, 상기 전도성 구조물은 2 개의 측방향으로 이격되고 평행한 종방향으로 기다란 전도성 라인을 포함한다. 종방향 갭이 상기 2 개의 측방향으로 이격된 전도성 라인 간을 측방향으로 완전히 가로질러 측방향으로 완전히 사이에서 연장된다. 전도성 브리지가 종방향 타겟 갭의 대향 종방향 단부에서 상기 2개의 측방향으로 이격된 전도성 라인의 종방향 단부 사이에서 측방향으로 연장되고 상호연결한다.
일부 실시예에서, 집적 회로 구조물은 전도성 재료를 포함하는 실질적으로 동일한 크기 및 실질적으로 동일한 형상의 제 1 특징부들의 어레이를 포함하고, 상기 제 1 특징부들은 수평 행으로 서로로부터 수평으로 이격되고, 개별적으로 전도성 재료의 둘러싸는 수평 둘레를 개별적으로 포함한다. 제 2 특징부는 제 1 특징부의 어레이 중에 위치한다. 제 2 특징부는 수평 행 중 바로 인접한 두 개의 수평 행 간을 완전히 가로지르도록 사이에서 연장되는 비전도성 재료의 브리지를 포함한다. 전도체 재료가 상기 브리지의 대향 종방향 측면 전체를 따라 줄곧 놓인다. 상기 브리지의 대향 종방향 측면 각각 상의 상기 전도체 재료는 제 1 특징부 각각의 전도성 재료의 최대 직선 수평 범위보다 큰 최대 직선-수평 범위를 가진다.

Claims (37)

  1. 어레이를 형성하는 방법으로서,
    서로에 대해 실질적으로 동일한 크기 및 실질적으로 동일한 형상의 이격된 반복적 제 1 특징부의 패턴을 형성함에 있어서 2 개의 상이한 조성의 마스킹 재료를 사용하는 단계 - 제 1 특징부에 비교하여 상이한 크기 또는 상이한 형상을 적어도 하나 가진 패턴-차단 제 2 특징부가 제 1 특징부의 패턴 내에 있고 제 1 특징부의 패턴을 차단함;
    패턴-차단 제 2 특징부와 함께 제 1 특징부의 패턴을, 제 1 특징부 및 패턴-차단 제 2 특징부 아래에 놓인 하부 기판 재료 내로 이동(translating)시키는 단계;
    이동 중 또는 후에 하부 기판 재료 위에 있는 제 1 특징부 및 패턴-차단 제 2 특징부의 재료를 제거하는 단계; 및
    제거 후, 하부 기판 재료의 패턴-차단 제 2 특징부를 기준 위치로 이용하여, 2개의 상이한 조성의 마스킹 재료 중 어느 것이 하부 기판 재료 위에 놓였던 재료의 분석 영역 내의 제 1 특징부들 사이에 제 1 공간을 만드는데 사용되었는지를, 또는, 2개의 상이한 조성의 마스킹 재료 중 어느 것이 제 1 공간과 교번하도록 분석 영역 내 제 1 특징부들 사이에 제 2 공간을 만드는데 사용되었는지를 추정할 수 있는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서, 2 개의 상이한 조성 중 하나가 포토레지스트를 포함하는 방법.
  3. 제 2 항에 있어서, 2 개의 상이한 조성 중 다른 하나에는 포토레지스트가 없는 방법.
  4. 제 1 항에 있어서, 2 개의 상이한 조성 중 하나가 다른 조성 위에 증착되고, 다른 하나의 상부로부터 하나를 마스크없이 이방성 에칭하는 단계를 추가로 포함하는 방법.
  5. 제 1 항에 있어서, 상기 제 1 특징부는 종방향으로 기다란 평행 라인들을 포함하는 방법.
  6. 제 5 항에 있어서, 측방향으로 바로 인접한 2개의 라인은 상기 2 개의 측방향으로 바로 인접한 개별 라인들 간에 완전히 측방향으로 그리고 상기 측방향으로 바로 인접한 2개의 라인 사이에서 완전히 측방향으로 연장되는 종방향 갭을 갖고, 상기 패턴-차단 제 2 특징부는 종방향 갭을 포함하는, 방법.
  7. 제 5 항에 있어서, 상기 측방향으로 바로 인접한 2개의 라인은, 상기 2 개의 측방향으로 바로 인접한 개별 라인들 간에 완전히 측방향으로 그리고 상기 측방향으로 바로 인접한 2개의 라인 사이에서 완전히 측방향으로 연장되는 종방향 갭을 갖고, 하부 기판 재료 브리지는 상기 종방향 갭의 대향 종방향 단부에서 상기 측방향으로 바로 인접한 2개의 라인의 종방향 단부 사이에서 측방향으로 연장되고 이들을 상호연결하며, 상기 패턴-차단 제 2 특징부는 하부 기판 재료 브리지를 포함하는, 방법.
  8. 제 1 항에 있어서, 하부 기판 재료의 제 1 특징부는 하부 기판 재료의 둘러싸는 수평 둘레를 개별적으로 갖는 하부 기판 재료의 개구를 포함하는 방법.
  9. 제 8 항에 있어서, 패턴-차단 제 2 특징부는 제 1 특징부의 개별 개구의 최대 직선 수평 범위보다 큰 최대 직선-수평 범위를 갖는 하부 기판 재료의 개구를 포함하는 방법.
  10. 제 1 항에 있어서, 상기 이동하는 단계는 하부 기판 재료 내로 에칭하는 단계를 포함하는 방법.
  11. 패턴을 포함하는 어레이를 형성하는 방법으로서,
    광화상성 재료를 포함하는 종방향으로 기다란, 측방향으로 이격된, 평행 마스크 라인을 형성하는 단계로서, 마스크 라인은
    (a): 측방향으로 바로 인접한 2개의 마스크 라인 사이에서 측방향으로 연장되고 상호연결하는 광화상성 재료를 포함하는 마스크 브리지, 또는
    (b): 마스크 라인 중 하나 간을 측방향으로 완전히 가로질러 연장되는 종방향 마스크 갭을 포함하며;
    개별 마스크 라인의 대향 측벽을 따라 그리고 (a) 또는 (b)의 대향 측벽을 따라 광화상성 재료의 조성과 다른 조성의 측벽 매스를 형성하는 단계 - 개별 마스크 라인 중 바로 인접한 마스크 라인들의 측방향 사이에 놓인 측바로 인접한 측벽 매스가 사이에 제 1 공간을 가짐;
    측벽 매스 사이에서 마스크 라인을 제거하여, 제 1 공간과 측방향으로 교번하도록 측벽 매스 사이에 제 2 공간을 형성하는 단계; 및
    마스크 라인을 제거한 후, 측벽 매스를 마스크로 사용하면서 측벽 매스 아래에 있는 하부 기판 재료 내로 에칭하여, 측방향으로 사이에 제 3 공간을 갖는, 종방향으로 기다란 평행 타겟 라인을 형성하는 단계 - 측방향으로 바로 인접한 2개의 타겟 라인(target lines)은 적어도 부분적으로 (a) 또는(b)의 결과로 상기 측방향으로 바로 인접한 2개의 개별 타겟 라인 간을 측방향으로 완전히 가로질러 상기 측방향으로 바로 인접한 2개의 타겟 라인 사이에서 측방향으로 완전히 연장되는 종방향 타겟 갭을 가지며, 하부 기판 재료 브리지는 종방향 표적 갭의 대향 종방향 단부에서 측방향으로 바로 인접한 2개의 타겟 라인의 종방향 단부의 측방향으로 사이에서 연장되고 상호연결함 - 를 포함하는, 방법.
  12. 제 11 항에 있어서, 상기 마스크 라인은 (a)를 포함하는 방법.
  13. 제 11 항에 있어서, 상기 마스크 라인은 (b)를 포함하는 방법.
  14. 제 11 항에 있어서, 상기 하부 기판-재료 브리지의 대향 측벽을 따라 종방향 타겟 갭 내에 전도성 재료를 형성하는 단계를 포함하는 방법.
  15. 제 14 항에 있어서,
    에칭을 중지하는 단계; 및
    전도성 재료를 형성하기 전에 후속 에칭에 의해 타겟 라인, 종방향 갭 및 하부 기판 재료 브릿지를 하부 기판 재료로 더 깊게 이동시키는 단계를 포함하는, 방법.
  16. 제 14 항에 있어서, 하부-기판-재료 브리지의 대향 측벽을 따라 형성된 전도성 재료는 완성된 구조에서 더미(dummy)이도록 형성되는 방법.
  17. 제 11 항에 있어서,
    어레이는 종방향 타겟 갭 및 하부 기판 재료 브리지에서 측면으로 떨어져있는 분석 영역을 포함하고,
    추가로:
    마스크를 제거하는 단계; 및
    마스크를 제거한 후 종방향 타겟 갭 또는 하부 기판 재료 브리지 중 하나를 기준 위치로 사용하여, 분석 영역의 제 3 공간 중 어느 것이 제 1 공간에서 파생되었는지 또는 제 3 공간 중 어느 것이 제 2 공간에서 파생되었는지 추정할 수 있는 단계를 포함하는, 방법.
  18. 제 17 항에 있어서,
    어레이는 스크라이브-라인 영역에 의해 분리된 복수의 집적 회로 다이 영역을 포함하는 기판 상에 형성되고, 분석 영역은 다이 영역들 중 하나 내에 위치하며, 종방향 타겟 갭 및 하부 기판 재료 브리지는 스크라이브-라인 영역에 존재하고,
    추가로:
    스크라이브-라인 영역을 절단하여 다이 영역을 개별 집적 회로 다이로 분리하는 단계를 포함하는, 방법.
  19. 제 17 항에 있어서,
    어레이는 스크라이브-라인 영역에 의해 분리된 복수의 집적 회로 다이 영역을 포함하는 기판 상에 형성되고, 분석 영역은 다이 영역들 중 적어도 하나 내에 있고, 종방향 타겟 갭 및 하부 기판 재료 브리지는 다이 영역들 중 적어도 하나에 있고,
    추가로:
    스크라이브-라인 영역을 절단하여 다이 영역을 개별 통합 회로 다이로 분리하는 단계를 포함하는, 방법.
  20. 제 19 항에 있어서, 분석 영역, 종방향 타겟 갭, 및 하부 기판 재료 브릿지가 동일한 다이 영역에 있는 방법.
  21. 제 19 항에 있어서, 분석 영역, 종방향 타겟 갭, 및 하부 기판 재료 브리지는 다이 영역들 중 2 개의 상이한 다이 영역에 있는 방법.
  22. 제 11 항에 있어서,
    측벽 매스를 포함하는 마스크를 제거하는 단계;
    측벽 매스를 포함하는 마스크를 제거한 후, 타겟 라인 위에 포토 이미징 재료를 포함하는 종방향으로 기다란, 측방향으로 이격된 평행 마스킹 라인을 형성하는 단계 - 마스킹 라인은 타겟 라인에 대해 소정 각도를 이루며, 마스킹 라인은
    (c): 마스킹 라인의 측방향으로 바로 인접한 2개의 마스킹 라인의 사이에서 측방향으로 연장되고 상호연결하는 포토 이미징 재료를 포함하는 마스킹 브리지, 또는
    (d): 마스킹 라인 중 하나 간을 측방향으로 완전히 가로질러 연장되는 종방향 마스킹 갭을 포함함;
    개별 마스킹 라인의 대향 측벽을 따라 그리고 (c) 또는(d)의 대향 측벽을 따라 포토 이미징 재료 마스킹 라인의 조성과 다른 조성의 측면 매스를 형성하는 단계 - 개별 마스킹 라인의 바로 인접한 개별 마스킹 라인의 측방향으로 사잉 놓인 측면 매스의 바로 인접한 측면 매스는 사이에 제 4 공간을 가짐;
    측면 매스 사이로부터 마스킹 라인을 제거하여, 제 4 공간과 측방향으로 교번하도록 측면 매스 사이에 제 5 공간을 형성하는 단계; 및
    마스킹 라인을 제거한 후, 측면 매스를 마스크로 사용하여 하부 서브-재료를 에칭하여 횡방향으로 사이에 제 6 공간을 가진, 종방향 방향으로 기다란 평행한 타게팅 라인(targeting lines)을 형성하는 단계 - 타게팅 라인 중 2개의 측방향으로 바로 인접한 타게팅 라인은 적어도 부분적으로 (c) 또는 (d)의 결과로 상기 2개의 측방향으로 바로 인접한 타게팅 라인 개개 간을 측방향으로 완전하게 가로질러 상기 2개의 측방향으로 바로 인접한 타게팅 라인 사이에서 측방향으로 완전히 연장되는 종방향 타게팅 갭을 가지며, 상호연결 브리지는 종방향 타게팅 갭의 대향 종방향 단부에서 상기 2개의 측방향으로 바로 인접한 타게팅 라인의 종방향 단부 사이에서 측방향으로 연장되고 상호연결함 - 를 포함하는, 방법.
  23. 제 22 항에 있어서,
    타게팅 라인이 분석 영역에 있고, 분석 영역은 종방향 타게팅 갭 및 상호 연결 브리지로부터 떨어져 있으며,
    추가로:
    측면 매스를 포함하는 마스크를 제거하는 단계; 및
    측면 매스를 포함하는 마스크를 제거한 후, 상호연결 브리지들 중 하나 또는 종방향 타겟 갭을 기준 위치로 이용하여, 분석 영역의 제 6 공간 중 어느 것이 제 4 공간에서 파생되었는지 또는 제 6 공간 중 어느 것이 제 5 공간에서 파생되었는지를 추정할 수 있는 단계를 포함하는, 방법.
  24. 제 22 항에 있어서, 마스크로서 측면 매스를 사용하여 하부 서브-재료로 에칭하는 단계는 종방향 타겟 갭을 측방향으로 가로지르면서 내부에 타게팅 라인 중 적어도 하나를 형성하는, 방법.
  25. 제 24 항에 있어서, 마스크로서 측면 매스를 사용하여 하부 서브-재료 내로 에칭하는 단계는 종방향 타겟 갭을 측방향으로 가로지르면서 내부에 다수의 타게팅 라인을 형성하는 방법.
  26. 제 22 항에 있어서, 타겟 라인은 타게팅 라인에 대해 높이 방향으로 돌출하는 방법.
  27. 제 26 항에 있어서, 타게팅 라인 및 타겟 라인은 동일한 재료를 포함하는 방법.
  28. 제 22 항에 있어서, 측면 매스를 마스크로 이용하면서 하부 서브-재료를 에칭하는 단계는 하부 기판 재료의 둘러싸는 수평 둘레를 개별적으로 갖는, 하부 기판 재료에 개구를 형성하는 방법.
  29. 제 28 항에 있어서, 측면 매스를 마스크로 이용하여 하부 서브-재료를 에칭하는 단계는 타겟 라인 내로 에칭되는 방법.
  30. 제 28 항에 있어서, 상기 하부 서브-재료를 에칭하는 단계는 종방향 타겟 갭을 측방향으로 가로지르면서 내부에 타게팅 라인들 중 적어도 하나를 형성하는 방법.
  31. 제 30 항에 있어서, 하부 서브-재료에 대한 에칭은 종방향 타겟 갭 내에서 측방향으로 가로지르면서 내부에 다수의 타게팅 라인을 형성하는 방법.
  32. 제 28 항에 있어서,
    (e): 종방향 타겟 갭에서;
    (f): 하부 기판 재료 브리지의 대향 측벽을 따라;
    (g): 종방향 타게팅 갭에서;
    (h): 상호연결 브리지의 대향 측벽을 따라; 및
    (j): 개구부에서;
    전도성 재료를 형성하는 단계를 포함하되,
    (e),(f),(g) 및(h)의 전도성 재료는 완성된 구조에서 더미(dummy)이도록 형성되는, 방법.
  33. 제 32 항에 있어서,
    (e),(f),(g) 및(h) 모두에서 모든 전도성 재료를 제거하는 단계; 및
    모든 (j)에서 모든 전도성 재료를 제거하지는 않는 단계를 포함하는, 방법.
  34. 집적 회로로서,
    회로 작동 특징부의 어레이; 및
    적어도 하나의 회로-비작동 전도성 구조물을 포함하되, 상기 전도성 구조물은,
    2 개의 측방향으로 이격되고 평행한 종방향으로 기다란 전도성 라인, 상기 2 개의 측방향으로 이격된 전도성 라인 간을 측방향으로 완전히 가로질러 측방향으로 완전히 사이에서 연장되는 종방향 갭, 종방향 타겟 갭의 대향 종방향 단부에서 상기 2개의 측방향으로 이격된 전도성 라인의 종방향 단부 사이에서 측방향으로 연장되고 상호연결하는 전도성 브리지를 포함하는, 집적 회로.
  35. 집적 회로 구조물에 있어서,
    전도성 재료를 포함하는 실질적으로 동일한 크기 및 실질적으로 동일한 형상의 제 1 특징부들의 어레이 - 상기 제 1 특징부들은 수평 행으로 서로로부터 수평으로 이격되고, 개별적으로 전도성 재료의 둘러싸는 수평 둘레를 개별적으로 포함함;
    제 1 특징부의 어레이 중 제 2 특징부를 포함하되, 상기 제 2 특징부는,
    수평 행 중 바로 인접한 두 개의 수평 행 간을 완전히 가로지르도록 사이에서 연장되는 비전도성 재료의 브리지; 및
    상기 브리지의 대향 종방향 측면 전체를 따라 전도체 재료 - 상기 브리지의 대향 종방향 측면 각각 상의 상기 전도체 재료는 제 1 특징부 각각의 전도성 재료의 최대 직선 수평 범위보다 큰 최대 직선-수평 범위를 가짐 - 를 포함하는, 구조물.
  36. 제 35 항에 있어서, 비전도성 재료의 브릿지가 수평 행 중 바로 인접한 3 개의 수평 행 간을 완전히 가로지르도록 사이에서 연장되는 구조물.
  37. 제 35 항에 있어서, 다수의 상기 브릿지를 포함하는 구조물.

KR1020217000220A 2018-07-24 2019-04-03 집적 회로, 집적 회로 구성, 및 어레이 형성 방법 KR20210008436A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/043,869 2018-07-24
US16/043,869 US10692727B2 (en) 2018-07-24 2018-07-24 Integrated circuit, construction of integrated circuitry, and method of forming an array
PCT/US2019/025509 WO2020023087A1 (en) 2018-07-24 2019-04-03 Integrated circuit, construction of integrated circuitry, and method of forming an array

Publications (1)

Publication Number Publication Date
KR20210008436A true KR20210008436A (ko) 2021-01-21

Family

ID=69178601

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217000220A KR20210008436A (ko) 2018-07-24 2019-04-03 집적 회로, 집적 회로 구성, 및 어레이 형성 방법

Country Status (5)

Country Link
US (2) US10692727B2 (ko)
EP (1) EP3776645A4 (ko)
KR (1) KR20210008436A (ko)
CN (1) CN112424926A (ko)
WO (1) WO2020023087A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI736317B (zh) * 2020-06-12 2021-08-11 華邦電子股份有限公司 用於黃光製程的辨識方法與半導體元件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7981756B2 (en) 2008-12-22 2011-07-19 Intel Corporation Common plate capacitor array connections, and processes of making same
US8782586B2 (en) * 2009-07-16 2014-07-15 Cadence Design Systems, Inc. Method, system, and program product for routing an integrated circuit to be manufactured by doubled patterning
US8637982B2 (en) 2012-04-18 2014-01-28 Sandisk Technologies Inc. Split loop cut pattern for spacer process
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
FR3001576A1 (fr) * 2013-01-31 2014-08-01 St Microelectronics Crolles 2 Procede pour former des lignes d'interconnexion.
JP2014229694A (ja) 2013-05-21 2014-12-08 株式会社東芝 半導体装置およびその製造方法
US9536778B2 (en) * 2015-04-06 2017-01-03 Globalfoundries Inc. Self-aligned double patterning process for metal routing

Also Published As

Publication number Publication date
US20200266071A1 (en) 2020-08-20
WO2020023087A1 (en) 2020-01-30
US11355348B2 (en) 2022-06-07
EP3776645A4 (en) 2022-01-05
US10692727B2 (en) 2020-06-23
EP3776645A1 (en) 2021-02-17
US20200035498A1 (en) 2020-01-30
CN112424926A (zh) 2021-02-26

Similar Documents

Publication Publication Date Title
KR102378401B1 (ko) 절연 재료와 메모리 셀들의 수직으로 교대되는 층들을 포함하는 메모리 어레이 및 메모리 어레이를 형성하는 방법
KR102514968B1 (ko) 3차원 메모리 소자를 위한 트렌치 구조
US9837313B2 (en) Disposable pillars for contact information
US8716116B2 (en) Method of forming a DRAM array of devices with vertically integrated recessed access device and digitline
US7541632B2 (en) Relaxed-pitch method of aligning active area to digit line
KR100502410B1 (ko) 디램 셀들
US20150194380A1 (en) Trench Multilevel Contact to a 3D Memory Array and Method of Making Thereof
CN117560926A (zh) 形成包括竖直相对的电容器对的阵列的方法及包括竖直相对的电容器对的阵列
KR20220034892A (ko) 메모리 셀들의 스트링들 및 작동 관통 어레이 비아들을 포함하는 메모리 어레이를 형성하는 데 사용되는 메모리 어레이 및 방법
KR20210079395A (ko) 일체형 게이트 선택기를 포함하는 3차원 강유전성 메모리 어레이 및 그 형성 방법
WO2022115227A1 (en) An array of memory cells, methods used in forming an array of memory cells, methods used in forming an array of vertical transistors, methods used in forming an array of vertical transistors, and methods used in forming an array of capacitors
KR20210070384A (ko) 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법
US11222825B2 (en) Integrated circuitry, memory arrays comprising strings of memory cells, methods used in forming integrated circuitry, and methods used in forming a memory array comprising strings of memory cells
US20230276622A1 (en) Memory Array Comprising Strings Of Memory Cells And Method Used In Forming A Memory Array Comprising Strings Of Memory Cells
KR20210008436A (ko) 집적 회로, 집적 회로 구성, 및 어레이 형성 방법
CN113711354A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
TW202117934A (zh) 三維及式快閃記憶體及其製造方法
US12120863B2 (en) Semiconductor structure and manufacturing method thereof
US10461128B2 (en) Arrays of memory cells and methods of forming an array of elevationally-outer-tier memory cells and elevationally-inner-tier memory cells

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application