CN107799523B - 存储器单元、形成存储器单元及制作集成电路的方法 - Google Patents

存储器单元、形成存储器单元及制作集成电路的方法 Download PDF

Info

Publication number
CN107799523B
CN107799523B CN201710751871.0A CN201710751871A CN107799523B CN 107799523 B CN107799523 B CN 107799523B CN 201710751871 A CN201710751871 A CN 201710751871A CN 107799523 B CN107799523 B CN 107799523B
Authority
CN
China
Prior art keywords
capacitor
transistor
openings
memory cell
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710751871.0A
Other languages
English (en)
Other versions
CN107799523A (zh
Inventor
斯科特·E·西里斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN107799523A publication Critical patent/CN107799523A/zh
Application granted granted Critical
Publication of CN107799523B publication Critical patent/CN107799523B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请案涉及存储器单元、形成双晶体管单电容器存储器单元阵列的方法及用于制作集成电路的方法。存储器单元包括相对于彼此横向位移的第一晶体管及第二晶体管。电容器位于所述第一晶体管及所述第二晶体管上方。所述电容器包括：容器状第一导电电容器节点，其与所述第一晶体管的第一电流节点电耦合；第二导电电容器节点，其与所述第二晶体管的第一电流节点电耦合；及电容器电介质材料，其位于所述第一电容器节点与所述第二电容器节点之间。所述电容器电介质材料跨越所述容器状第一电容器节点的顶部延伸。本发明揭示额外实施例及方面，包含方法。

Description

存储器单元、形成存储器单元及制作集成电路的方法
技术领域
本文中所揭示的实施例涉及存储器单元、形成存储器单元的方法及用于制作集成电路的方法。
背景技术
动态随机存取存储器(DRAM)用于现代计算架构中。与其它类型的存储器相比，DRAM可提供结构简化、低成本及速度优势。
目前，DRAM通常具有组合有一个电容器与一个场效应晶体管的个别存储器单元(所谓的1T-1C存储器单元)，其中所述电容器与所述晶体管的源极/漏极区中的一者耦合。目前1T-1C配置的可缩放性的限制因素之一是很难将具有足够高电容的电容器并入到高度集成的架构中。因此，期望开发出适合于并入到高度集成的现代存储器架构中的新存储器单元配置。
虽然本发明的目标是与除1T-1C存储器单元之外的存储器单元相关联的架构及方法，但本发明的一些方面绝不限于此且可适用于任何存储器单元及用于制作任何集成电路的方法。
发明内容
在一些实施例中，存储器单元包括相对于彼此横向位移的第一晶体管及第二晶体管。电容器位于第一晶体管及第二晶体管上方。所述电容器包括：容器状第一导电电容器节点，其与第一晶体管的第一电流节点电耦合；第二导电电容器节点，其与第二晶体管的第一电流节点的电耦合；及电容器电介质材料，其位于第一电容器节点与第二电容器节点之间。所述电容器电介质材料跨越容器状第一电容器节点的顶部延伸。
在一些实施例中，存储器单元包括相对于彼此横向位移的第一晶体管及第二晶体管。电容器位于第一晶体管及第二晶体管上方。所述电容器包括：第一导电电容器节点，其与第一晶体管的第一电流节点电耦合；第二导电电容器节点，其与第二晶体管的第一电流节点电耦合；及电容器电介质材料，其位于第一电容器节点与第二电容器节点之间。所述第二电容器节点直接抵靠位于第一电容器节点与第二电容器节点之间的电容器电介质材料的顶部。
在一些实施例中，双晶体管单电容器存储器单元包括相对于彼此横向位移的第一晶体管及第二晶体管。电容器位于第一晶体管及第二晶体管上方。所述电容器包括：第一导电电容器节点，其直接位于第一晶体管的第一电流节点上方且与所述第一电流节点电耦合；第二导电电容器节点，其直接位于第一晶体管及第二晶体管上方且与第二晶体管的第一电流节点电耦合；及电容器电介质材料，其位于第一电容器节点与第二电容器节点之间。所述第二电容器节点包括直接位于第二晶体管的第一电流节点上方的竖直延伸的导电柱。所述导电柱具有水平横截面呈沙漏形状的竖直外部分。
在一些实施例中，用于制作集成电路的方法包括形成多行行间交错的柱开口。在所述柱开口中的个别者中形成柱。所述柱相对于其中形成有柱开口的材料的上部表面而竖直向外突出。在所述个别柱周围圆周地形成掩蔽材料环。所述环形成个别掩模开口，所述掩模开口是由位于紧邻行中且与紧邻柱开口行内交错并位于紧邻柱开口之间的四个紧紧环绕的环界定。当穿过掩模开口蚀刻其中形成有柱开口的材料以形成与紧邻柱开口行内交错且位于紧邻柱开口之间的个别通孔开口时，将所述环及柱用作掩模。在个别通孔开口中形成导电材料，所述导电材料与形成于紧紧环绕个别通孔开口的四个柱开口中的一者中的操作电路组件直接电耦合。
在一些实施例中，形成双晶体管单电容器存储器单元阵列的方法包括形成若干列感测线。形成若干行竖直延伸的第一行内交替场效应晶体管及第二行内交替场效应晶体管，且所述场效应晶体管个别地使其竖直内源极/漏极区电耦合到感测线中的个别者。第一晶体管及第二晶体管包括位于感测线上方的存取线。第一晶体管及第二晶体管中的个别者包括栅极，所述栅极构成所述存取线中的个别者的一部分。形成多个电容器开口，且所述电容器开口个别地延伸到个别第一晶体管的竖直外源极/漏极区。在所述电容器开口中的个别者中形成电容器柱。所述电容器柱包括：第一导电电容器节点，其与个别第一晶体管的竖直外源极/漏极区中的个别者电耦合；第二导电电容器节点；及电容器电介质材料，其位于第一电容器节点与第二电容器节点之间。使其中形成有电容器开口的材料凹陷以致使电容器柱的最上部分相对于其中形成有电容器开口的材料的上部表面而竖直向外突出。在所述电容器柱中的个别电容器柱的突出部分周围圆周地形成掩蔽材料环。所述环形成个别掩模开口，所述掩模开口是由位于紧邻行中且与行内紧邻电容器开口行内交错并位于行内紧邻电容器开口之间的四个紧紧环绕环界定。当穿过掩模开口而蚀刻其中形成有电容器开口的材料以形成通达个别第二晶体管的竖直外源极/漏极区中的个别者的个别通孔开口时，将所述环及柱用作掩模。从其中形成有电容器开口的材料上方移除电容器柱的突出部分及环。在个别通孔开口中形成导电材料，所述导电材料电耦合到个别第二晶体管的个别竖直外源极/漏极区且与四个紧紧环绕电容器柱中的一者电耦合。
按照条例，已经以为结构性及方法性特征所特有或并非为结构性及方法性特征所特有的语言描述了本文中所揭示的标的物。然而，应理解，由于本文中所揭示的构件包括实例性实施例，因此权利要求书不限于所展示及所描述的特定特征。因此，权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。
附图说明
图1是展示2T-1C存储器单元的非结构性图解示意图。
图2是根据本发明的实施例的包括制作中2T-1C存储器单元阵列的构造的图解俯视平面图。
图3是穿过图2中的线3-3截取的横截面图。
图4是处于在由图2所展示步骤之后的处理步骤处的图2构造的视图。
图5是穿过图4中的线5-5截取的横截面图。
图6是穿过图4中的线6-6截取的横截面图。
图7是处于在由图4所展示步骤之后的处理步骤处的图4构造的视图。
图8是穿过图7中的线8-8截取的横截面图。
图9是处于在由图8所展示步骤之后的处理步骤处的图8构造的视图。
图10是处于在由图9所展示步骤之后的处理步骤处的图9构造的俯视平面图。
图11是穿过图10中的线11-11截取的横截面图。
图12是处于在由图11所展示步骤之后的处理步骤处的图11构造的视图。
图13是处于在由图12所展示步骤之后的处理步骤处的图12构造的俯视平面图。
图14是穿过图13中的线14-14截取的横截面图。
图15是图14的一部分的放大图。
图16是处于在由图14所展示步骤之后的处理步骤处的图14构造的视图。
图17是处于在由图16所展示步骤之后的处理步骤处的图16构造的视图。
图18是处于在由图17所展示步骤之后的处理步骤处的图17构造的俯视平面图。
图19是穿过图18中的线19-19截取的横截面图。
图20是处于在由图18所展示步骤之后的处理步骤处的图18构造的视图。
图21是穿过图20中的线21-21截取的横截面图。
图22、23及24是根据本发明的实施例的阵列的图解俯视平面图。
具体实施方式
本发明的实施例包含独立于制造方法的存储器单元。本发明的实施例也包含形成双晶体管单电容器(2T-1C)存储器单元阵列的方法及用于制作集成电路的方法。尽管并非处处受此限制，但所提供图式描绘与2T-1C存储器单元相关联的制作方法及结构，例如图1中所示意性展示。实例性2T-1C存储器单元MC具有两个晶体管T1及T2以及电容器CAP。T1的源极/漏极区与电容器CAP的第一导电节点连接，且T1的另一源极/漏极区与第一比较位线(例如，BL-T)连接。T1的栅极与字线WL连接。T2的源极/漏极区与电容器CAP的第二导电节点连接，且T2的另一源极/漏极区与第二比较位线(例如，BL-C)连接。T2的栅极与字线WL连接。比较位线BL-T及BL-C延伸到电路4，电路4对两者的电性质(例如，电压)进行比较以确定存储器单元MC的存储器状态。图1的2T-1C配置可用于DRAM及/或其它类型的存储器中。
首先，参考图2到21描述形成2T-1C存储器单元MC阵列的方法的实例性实施例。参考图2及3，此些图描绘构造12的衬底片段的一部分且最终多个存储器单元MC(未展示)将被制作于构造12内。材料可位于图2及3所描绘材料旁边、从图2及3所描绘材料竖直向内或竖直向外。举例来说，可在构造12周围或构造12内的某处提供集成电路的其它经部分制作或经完全制作组件。无论如何，本文中所描述的材料、区及结构中的任一者可是均质的或非均质的，且无论如何上述各项在其所上覆的任何材料上方可是连续的或不连续的。此外，除非另外陈述，否则可使用任何适合或尚待开发技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是所述技术的实例。
构造12包含基底衬底13，基底衬底13可包含导电(conductive)/导体/传导(conducting)(即，本文中是电传导)材料、半导电材料或绝缘(insulative)/绝缘体/隔绝(insulating)(即，本文中是电隔绝)材料中的任一者或多者。构造12包括若干行16的第一晶体管18及第二晶体管20(分别地)。可使用任何适合晶体管，例如场效应晶体管(具有或不具有非易失性可编程区)、双极结晶体管等。然而，主要对图1示意图的存储器单元MC的制作进行论述，其中实例性第一晶体管18及第二晶体管20是场效应晶体管。此外，本文中关于不同组件或材料而提及“第一”及“第二”仅为了在提及不同组件、不同材料及/或在不同时间形成的相同材料或组件时便于描述。因此且除非另有指示，否则“第一”及“第二”可独立于成品电路构造内的相对位置且独立于制作顺序而互换。构造12展示为在晶体管18、20周围包括电介质材料29(例如，氮化硅及/或经掺杂或未经掺杂的二氧化硅)。在图2的俯视图中，仅利用虚线展示了一些下伏组件且其与此些组件的实例性水平布局有关。此外，为了在图2中更加清晰起见，在图2中利用点画法来展示图3(下文描述)的存取线22的导电材料。
在一个实施例中且如所展示，第一场效应晶体管18及第二场效应晶体管20竖直地延伸且沿着个别行16而相对于彼此交替(即，其是行内交替)。在本文件中，除非另有指示，否则“竖直(地)”、“较高”、“上部”、“下部”、“顶部”、“在顶上”、“底部”、“上面”、“下面”、“下方”、“下边”、“向上”及“向下”通常参考垂直方向。此外，如本文中所使用的“垂直”及“水平”在三维空间中通常是独立于衬底定向而相对于彼此垂直的方向。此外，“竖直地延伸(extend(ing)elevationally及elevationally-extending)”涵盖从垂直到与垂直成不超过45°的范围。此外，关于场效应晶体管的“竖直地延伸(extend(ing)elevationally及elevationally-extending)”参考晶体管的沟道长度的定向，在操作中电流沿着沟道长度在源极/漏极区之间流动。对于双极结晶体管来说，“竖直地延伸(extend(ing)elevationally及elevationally-extending)”参考基底长度的定向，在操作中电流沿着基底长度在射极与集电极之间流动。在一个实施例中且如所展示，第一行内交替晶体管及第二行内交替晶体管各自是垂直的或在与垂直成10°的范围内，且在一个实施例中相对于彼此处于共同水平面中。在一个实施例中且如所展示，第一晶体管18及第二晶体管20在紧邻行中是交错的(即，其是行间交错的)。
交替场效应晶体管18、20个别地包括第一电流节点26(例如，竖直外源极/漏极区)、第二电流节点24(例如，竖直内源极/漏极区)及位于其间的沟道区28。存取线或字线22沿着行16延伸。第一晶体管18及第二晶体管20包括栅极，所述栅极可被视为构成个别存取线22的一部分且展示为任选地围绕个别沟道区28。适合栅极绝缘体23位于栅极/存取线22与沟道区28之间。场效应晶体管18、20可使用任何现有或尚待开发的技术来制作，且可具有经交替配置的大小及形状的源极/漏极区、沟道区、栅极及/或栅极绝缘体。实例性区24、26及28可包括经适当掺杂的半导体材料，且用于存取线22的实例性导电组合物是元素金属、两种或多于两种元素的混合物或合金、导电金属化合物及经导电性掺杂的半导电材料中的一或多者。
构造12包括若干列感测线14，其中若干行存取线22位于感测线14上方。在本文件中使用“行”及“列”是为了便于区分特征的一个系列或定向与特征的另一系列或定向，且组件已沿着或将沿着“行”及“列”形成。行可以是笔直的及/或弯曲的及/或相对于彼此而平行及/或不平行的，列也可如此。此外，行与列可相对于彼此而相交成90°或者一或多个其它角度。感测线14可以是任何适合的导电组合物，所述导电组合物可与存取线22的导电组合物相同或不同。在个别行内，紧邻成对感测线14在图1示意图中可是BL-T及BL-C(且因此是行内交替)。此外，紧邻行中的相同感测线可分别是BL-C及BL-T(且因此在操作中是行间交替)。
交替场效应晶体管18、20的竖直内源极/漏极区24电耦合(在一个实施例中，直接电耦合)到个别感测线14。在本文件中，如果在正常操作中电流能够从一个区/材料/组件连续地流动到另一区/材料/组件且在产生充足的亚原子正电荷及/或负电荷时主要是通过这些电荷的移动而流动，那么所述区/材料/组件相对于彼此“电耦合”。另一电子组件可位于区/材料/组件之间且电耦合到所述区/材料/组件。相比之下，当区/材料/组件被称为“直接电耦合”时，在直接电耦合的区/材料/组件之间不存在介入电子组件(例如，不存在二极管、晶体管、电阻器、换能器、开关、熔断器等)。在一个实施例中，竖直内源极/漏极区24直接位于个别感测线14上方。在本文件中，“直接在上方”要求两个所述区/材料/组件相对于彼此而至少在某种程度上横向(即，水平)重叠。此外，在“上方”前面不使用“直接”仅要求位于另一区/材料/组件上方的所述区/材料/组件的某一部分从所述另一区/材料/组件竖直向外(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。
材料30是从晶体管18、20竖直向外。在一个实施例中，材料30包括竖直内电介质材料32(例如，氮化硅31及经掺杂或经未掺杂的二氧化硅33)及竖直外材料34。在一个实施例中且如所展示，材料34包括竖直内材料36及竖直外材料38，竖直外材料38所具有的组合物不同于材料36的组合物(例如，材料36含氮化硅，材料38含碳)。
参考图4到6，多个开口40(在一个实施例中是电容器开口)已形成于材料30中，且个别地延伸到个别第一晶体管18的第一电流节点26。材料29的环将位于节点26周围，但在图4中为清晰起见图4中未展示。在一个实施例中且如所展示，开口40在紧邻行中是交错的(即，其是行间交错的)。用于形成开口40的实例性技术包含光学光刻图案化及蚀刻且可包含间距倍增。在一个实施例中，开口40在紧邻于材料33的顶部27之处具有1.5F的最小水平开口尺寸，其中“F”是个别第一电流节点26的竖直最外表面的最大水平尺寸。
参考图7及8，已线性沉积导电材料且其未完全填充开口40，且接着在一个实施例中回蚀所述导电材料以使其顶部43低于内电介质材料32的顶部27，因此形成第一电容器节点42。在一个实施例中且如所展示，第一电容器节点42呈容器状。无论如何，在一个实施例中且如所展示，第一电容器节点42电耦合(在一个实施例中直接电耦合)到个别第一晶体管18的第一电流节点26，且在一个实施例中直接抵靠第一电流节点26的上部表面。在本文件中，当材料、区或结构相对于彼此存在至少某种物理触碰性接触时，所述材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“直接”的“上方”、“上”、“邻近”、“沿着”及“抵靠”囊括“直接抵靠”以及其中介入材料、区或结构导致所述材料、区或结构相对于彼此不存在物理触碰性接触的构造。在一个实施例中且如所展示，第一电容器节点42直接位于第一晶体管18的第一电流节点26上方，且在一个实施例中，容器状第一电容器节点42与第一晶体管18纵向同轴(例如，在所描绘实施例中，沿着共同垂直轴)。任何适合导电组合物可用于第一电容器节点42，且所述导电组合物可与存取线22及感测线14中的一或两者的导电组合物相同或不同。实例性第一电容器节点42可通过以下步骤形成：首先沉积导电材料达远大于所展示的厚度，后续接着进行各向同性或各向异性回蚀以在第一电流节点26上方留下节点42的基底。替代地，可将导电材料沉积到粗略地达其最终厚度，后续接着利用牺牲材料来填塞开口，接着进行回蚀，且接着移除牺牲材料。
参考图9，已线性沉积电容器电介质44且其未完全填充开口40的剩余体积。在一个实施例中且如所展示，电容器电介质材料44跨越容器状第一电容器节点42的顶部43延伸，且在一个实施例中直接抵靠顶部43。用于电容器电介质44的实例性材料为非铁电质，例如二氧化硅、氮化硅、氮化铝、氧化铪、氧化锆等中的任一者或多者。替代地，上述材料可包括铁电材料，例如过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽及钛酸锶钡中的任一者或多者；且其中具有掺杂物，所述掺杂物包括硅、铝、镧、钇、铒、钙、镁、铌、锶及稀土元素中的一或多者。
参考图10及11，导电材料已沉积于电容器电介质44上方，后续接着将所述导电材料平面化且使电容器电介质材料44至少退减到材料34的顶部，因此形成第二导电电容器节点46。电容器节点46及42的导电材料可是相对于彼此相同或不同的组合物。无论如何，特征42、44及46在个别开口40中形成柱47，在一个实施例中且如所展示，柱47是电容器柱。
参考图12，已使其中形成开口40的材料30凹陷以致使柱47的最上部分50相对于材料30的上部表面49而竖直向外突出，因此图3中的材料30的竖直最外部分是牺牲性的。在一个实施例中且如所展示，已竖直向内移除材料34中的至少一些以形成上部表面49，所述柱相对于上部表面49而竖直向外突出，且在一个实施例中，如所展示所述竖直向内移除包括相对于竖直内材料36而选择性地蚀刻掉所有的竖直外材料38(未展示)。在本文件中，选择性蚀刻或移除是其中在至少2:1的比率下相对于一种所述材料而移除另一种材料的蚀刻或移除。替代地仅举例来说，仅单一组合物材料(未展示)可被使用(即，无不同组合物层36及38)，例如其中在无单独蚀刻停止材料36的情况下通过对材料34的定时蚀刻来进行用以产生与图12中所展示的构造类似的构造的回蚀。
参考图13到15，已在个别柱47的突出部分50周围圆周地形成掩蔽材料53的环52。环52形成个别掩模开口54，掩模开口54是由紧邻行16中的四个紧紧环绕的环52界定。掩模开口54与行内紧邻开口40行内交错且位于行内紧邻开口40之间。环52的材料53可完全牺牲且因此可包括任何导电、绝缘及/或半导电材料。作为理想实例，可通过将材料53沉积达小于F的横向厚度(例如，所展示的二分之一F厚度)、后续接着无掩模各向异性地间隔式蚀刻所述材料而形成环52，因此开口54的垂直横截面的最大及/或最小横向尺寸是次F及/或次光刻的。开口54的最大长度可是次F及/或次光刻的。在一个实施例中且如图15的放大图中可能最佳所展示，至少个别掩模开口54的竖直外部分处的水平横截面呈沙漏形状。在本文件中，“沙漏形状”要求形状的相对纵向端各自宽于(不论宽度是否相同)形状的中心部分。所描绘的掩模开口54的实例性沙漏形状可被视为包括纵向延伸侧表面58及横向延伸端表面57(图15)。在一个实施例中且如所展示，沙漏形状的横向延伸最外端表面57呈圆凹形。在一个实施例中且如所展示，沙漏形状的纵向延伸最外表面58在沙漏形状的纵向端(例如，表面57)之间呈圆凹形。
参考图16，在穿过掩模开口54而蚀刻材料30以形成通达个别第二晶体管20的个别第一电流节点26的个别通孔开口60时，环52及柱47已被用作掩模。可使用现有或尚待开发的一或多种任何适合各向异性蚀刻化学物及技术来进行此步骤。如果个别掩模开口54的水平横截面呈沙漏形状，那么所述形状可整体地、部分地或完全不能转印到通孔开口60的底部。
参考图17，导电材料62已形成于个别通孔开口60中以与第二晶体管20的第一电流节点26电耦合(在一个实施例中，直接电耦合)。导电材料62可具有与电容器节点42及/或46的材料相同或不同的组合物。在一个实施例中且如所展示，导电材料62经沉积以过填充通孔开口60且从环52及柱47竖直向外。
参考图18及19，已从材料30(及材料33)上方移除电容器柱47的突出部分50(未展示)及环52(未展示)，因此形成导电材料62的柱67及包括电介质44以及电容器节点42及46的电容器71。可通过例如蚀刻、抗蚀剂回蚀或化学机械抛光等任何现有或尚待开发技术进行此步骤。在一个实施例中且如所展示，此移除已足以从衬底完全移除材料36(未展示)，例如至少退减到电介质材料33的顶部27。在一个实施例中且如所展示，突出部分50(未展示)及环52(未展示)的至少大部分(即，一半以上且包含全部)移除在于通孔开口60内形成导电材料62之后发生。在一个实施例中，导电柱67具有水平横截面呈沙漏形状的竖直外部分。在此实施例中，导电柱67的整个竖直厚度可呈沙漏形状的相应水平横截面，或其竖直内部分可不具有此形状。
参考图20及21，导电材料64已被沉积且被图案化以电耦合(在一个实施例中直接电耦合)个别通孔开口60中的导电材料62与四个紧紧环绕的电容器柱47中的一者，因此形成个别2T-1C存储器单元MC(为清晰起见，图21中仅展示一个MC轮廓)。可通过进行或不进行间距倍增的减除图案化与蚀刻、进行或不进行间距倍增的镶嵌处理等形成此存储器单元。无论如何且在一个实施例中，以上实例性处理表明：导电材料62在通孔开口60中的形成及那些通孔开口与四个紧紧环绕的电容器柱47中的一者的电耦合是在两个单独的有时间间隔的导电材料沉积步骤中进行的。导电材料64可具有相对于导电材料62及电容器节点42及/或46的导电材料相同或不同的组合物。图20及21展示导电材料64电耦合个别柱67的导电材料62与紧靠左边的电容器柱47，尽管在一些实施例中个别柱67的导电材料62可替代地与另外三个电容器柱47中的任一者电耦合。
导电材料62及64有效地构成第二电容器节点46(且因此构成电容器71)的一部分，这是此些材料相对于彼此直接电耦合(例如，导电材料64直接抵靠开口40内的电容器节点46的导电材料，且导电材料62直接抵靠导电材料64)的结果。因此且在一个实施例中，第二电容器节点46/64/62直接抵靠电容器电介质材料44的顶部59。无论如何且在一个实施例中如所展示，第二电容器节点46/64/62直接位于第二晶体管20的第一电流节点26上方，且在一个实施例中也直接位于第一晶体管18的第一电流节点26上方。在一个实施例中且如所展示，第一电容器节点42与第一晶体管18的第一电流节点26直接电耦合且第二电容器节点46与第二晶体管20的第一电流节点26直接电耦合。在一个实施例中且如所展示，材料62所形成的柱67与第二晶体管20纵向同轴。
本发明的实施例涵盖独立于形成2T-1C存储器单元阵列的方法、独立于形成存储器单元的方法及独立于形成电容器的方法。举例来说，本发明的实施例涵盖形成多行(例如，16)行间交错柱开口(例如，40)(例如图4，且无论那些开口是否将含有存储器单元或集成电路的电容器或其它组件)的方法。柱(例如47，且与此柱是否包括仍是成品电路构造的一部分的电容器或其它操作电路组件的材料无关)形成于若干柱开口中的个别者中。所述柱形成为相对于其中形成有柱开口的材料的上部表面而竖直向外突出(例如图12，且与形成如此突出柱的技术无关)。掩蔽材料环(例如，材料53的环52)圆周地形成于个别柱周围。所述环形成个别掩模开口(例如，54)，所述掩模开口是由紧邻行中的四个紧紧环绕的环界定，其中环与紧邻柱开口行内交错且位于紧邻柱开口之间。当穿过掩模开口而蚀刻其中形成有柱开口的材料(例如，图16)以形成与紧邻柱开口行内交错且位于紧邻柱开口之间的个别通孔开口(例如，60)时，所述环及柱被用作掩模。导电材料(例如，62)形成于通孔开口中，与形成于紧紧环绕个别通孔开口的四个柱开口中的一者中的操作电路组件(例如71，且与电路组件是否是电容器无关)电耦合(例如通过材料64，且在一个实施例中直接电耦合)。
在一个实施例中，操作电路组件包括电容器，且所述柱经形成为包括电容器的导电材料(例如，电容器节点46的材料)及电容器电介质材料(例如，44)，且所述导电材料及电容器电介质材料仍是成品电路构造的一部分。所述柱竖直向外突出的部分包括导电材料及电容器电介质。在一个实施例中，电容器包括由电容器电介质分离的两个导电节点，且所述导电节点中的仅一者的导电材料相对于其中形成有柱开口的材料的上部表面而竖直向外突出(例如，如图12中所展示的材料46及44相对于表面49突出)。
图22是与图13有些许相似(即，相同的布置及比例)的构造10的图解表示，其展示柱开口40、环52、掩模开口54且也展示源极/漏极区26的轮廓，但未展示电容器电极46的导电材料。认为，如果形成开口40的理想化圆圈以规则六边形70的顶点为中心，那么将存在理论上正规六边形70(即，全等边及全等内角)，这将形成此些开口的理论上2D六边形密集堆积(HCP)阵列。认为，在所描绘实际实例性实施例构造中，不规则六边形72具有以此六边形的顶点为中心的同心圆圈40/26。六边形70及六边形72两者均展示为以中心圆圈40z/26z为中心。如可显而易见的且在一个实施例中，六边形72可被视为从沿“x”方向拉伸六边形70但不沿“y”方向进行拉伸或收缩而得来。环52被图解性地展示为个别地具有与对角线上紧邻环52重叠的圆形外围。因此且在一个实施例中，无论此些环52是否形成圆圈，所述环均不相对于彼此相切。
图23展示其中对角线上紧邻环52相对于彼此相切的替代实施例构造10a。已在适当情况下使用来自上文所描述的实施例的相同编号，其中以后缀“a”指示一些构造差异。在构造10a中，六边形72a已相对于六边形70沿“x”及“y”两个方向扩展，使得对角线上紧邻环52相对于彼此相切。
图24展示替代实施例构造10b，在构造10b中对角线上紧邻环52并不相对于彼此相切且六边形72b已相对于六边形70沿“x”及“y”两个方向收缩。已在适当情况下使用来自上文所描述的实施例的相同编号，其中以后缀“b”展示一些构造差异。
从图22到24可显而易见，掩模开口54/54a/54b具有不同纵向长度及不同“沙漏”程度(即，纵向端相对于中间的宽度越大意味着“沙漏”程度越大)。
在一个实施例中且如所展示，柱开口40被排列成2D居中矩形布拉维(Bravais)晶格。
本发明的实施例涵盖独立于制造方法的存储器单元。然而，此些存储器单元中的任一者可具有上文在方法实施例中关于结构所描述的属性中的任一者。在一个实施例中，存储器单元(例如，MC)包括相对于彼此横向位移的第一晶体管及第二晶体管(例如，分别是18及20)。电容器(例如，71)位于第一晶体管及第二晶体管上方，且包括与第一晶体管的第一电流节点(例如，26)电耦合的容器状第一导电电容器节点(例如，42)。第二导电电容器节点(例如，46/64/62)与第二晶体管的第一电流节点(例如，26)电耦合。电容器电介质材料(例如，44)位于第一电容器节点与第二电容器节点之间。所述电容器电介质材料跨越容器状第一电容器节点的顶部(例如，43)延伸。可使用上文所展示及/或所描述的任何其它属性或方面。
在一个实施例中，存储器单元包括相对于彼此横向位移的第一晶体管及第二晶体管。电容器位于第一晶体管及第二晶体管上方，且包括与第一晶体管的第一电流节点电耦合的第一导电电容器节点(与是否是容器状无关)。第二导电电容器节点与第二晶体管的第一电流节点电耦合。电容器电介质材料位于第一电容器节点与第二电容器节点之间。第二电容器节点直接抵靠位于第一电容器节点与第二电容器节点之间的电容器电介质材料的顶部(例如，59)。可使用上文所展示及/或所描述的任何其它属性或方面。
在一个实施例中，2T-1C单电容器存储器单元包括相对于彼此横向位移的第一晶体管及第二晶体管。电容器位于第一晶体管及第二晶体管上方。所述电容器包括直接位于第一晶体管的第一电流节点上方且与所述第一电流节点电耦合的第一导电电容器节点(与是否是容器状无关)。第二导电电容器节点直接位于第一晶体管及第二晶体管上方且与第二晶体管的第一电流节点电耦合。电容器电介质材料位于第一电容器节点与第二电容器节点之间、至少位于竖直外部分处。第二电容器节点包括竖直延伸的导电柱(例如，67)，所述导电柱直接位于第二晶体管的第一电流节点上方。导电柱具有水平横截面呈沙漏形状的竖直外部分。导电柱的整个竖直厚度可呈沙漏形状的相应水平横截面，或其竖直内部分可不具有此形状。在一个实施例中，存储器单元占据不超过5.2F2的最大水平面积(例如，在图22中是5.2F2)，其中“F”是第一晶体管及第二晶体管的第一电流节点的竖直最外表面的顶部中的较小者(如果有的话)的最小水平宽度。在一个此实施例中，最大水平面积小于5.2F2(图24)。可使用上文所展示及/或所描述的任何其它属性或方面。

Claims (34)

1.一种存储器单元，其包括：
第一晶体管及第二晶体管，其相对于彼此横向位移；及
电容器，其位于所述第一晶体管及所述第二晶体管上方；所述电容器包括：容器状第一导电电容器节点，其与所述第一晶体管的第一源极/漏极区电耦合；第二导电电容器节点，其与所述第二晶体管的第一源极/漏极区电耦合；及电容器电介质材料，其位于所述第一电容器节点与所述第二电容器节点之间；所述电容器电介质材料跨越所述容器状第一电容器节点的顶部延伸。
2.根据权利要求1所述的存储器单元，其中所述第一晶体管及所述第二晶体管各自竖直地延伸。
3.根据权利要求2所述的存储器单元，其中所述第一晶体管及所述第二晶体管各自是垂直的或在与垂直成10°的范围内。
4.根据权利要求1所述的存储器单元，其中所述电容器电介质材料直接抵靠所述容器状第一电容器节点的所述顶部。
5.根据权利要求1所述的存储器单元，其中所述第二电容器节点直接抵靠所述电容器电介质材料的顶部。
6.根据权利要求1所述的存储器单元，其中所述第一电容器节点直接位于所述第一晶体管的所述第一源极/漏极区上方。
7.根据权利要求1所述的存储器单元，其中所述第二电容器节点直接位于所述第二晶体管的所述第一源极/漏极区上方。
8.根据权利要求7所述的存储器单元，其中所述第二电容器节点直接位于所述第一晶体管的所述第一源极/漏极区上方。
9.根据权利要求1所述的存储器单元，其中所述第一电容器节点与所述第一晶体管的所述第一源极/漏极区直接电连接，且所述第二电容器节点与所述第二晶体管的所述第一源极/漏极区直接电连接。
10.根据权利要求1所述的存储器单元，其中所述第一晶体管及所述第二晶体管相对于彼此而位于共同水平面中。
11.根据权利要求1所述的存储器单元，其中所述容器状第一电容器节点与所述第一晶体管纵向同轴。
12.一种存储器单元，其包括：
第一晶体管及第二晶体管，其相对于彼此横向位移；及
电容器，其位于所述第一晶体管及所述第二晶体管上方；所述电容器包括：第一导电电容器节点，其与所述第一晶体管的第一源极/漏极区电耦合；第二导电电容器节点，其与所述第二晶体管的第一源极/漏极区电耦合；及电容器电介质材料，其位于所述第一电容器节点与所述第二电容器节点之间；所述第二电容器节点直接抵靠位于所述第一电容器节点与所述第二电容器节点之间的所述电容器电介质材料的顶部。
13.根据权利要求12所述的存储器单元，其中所述第一电容器节点包括容器形状。
14.一种双晶体管单电容器存储器单元，其包括：
第一晶体管及第二晶体管，其相对于彼此横向位移；及
电容器，其位于所述第一晶体管及所述第二晶体管上方；所述电容器包括：第一导电电容器节点，其直接位于所述第一晶体管的第一源极/漏极区上方且与所述第一源极/漏极区电耦合；第二导电电容器节点，其直接位于所述第一晶体管及所述第二晶体管上方且与所述第二晶体管的第一源极/漏极区电耦合；及电容器电介质材料，其位于所述第一电容器节点与所述第二电容器节点之间；所述第二电容器节点包括直接位于所述第二晶体管的所述第一源极/漏极区上方的竖直延伸的导电柱，所述导电柱具有水平横截面呈沙漏形状的竖直外部分。
15.根据权利要求14所述的存储器单元，其中所述柱与所述第二晶体管纵向同轴。
16.根据权利要求14所述的存储器单元，其中所述沙漏形状的横向延伸端表面是凹形的。
17.根据权利要求14所述的存储器单元，其中所述沙漏形状的纵向延伸侧表面在所述沙漏形状的纵向端之间呈圆凹形。
18.根据权利要求14所述的存储器单元，其中所述存储器单元占据不超过5.2F2的最大水平面积，其中“F”是所述第一晶体管与所述第二晶体管的所述第一源极/漏极区的竖直最外表面的顶部中的较小者的最小水平宽度。
19.根据权利要求18所述的存储器单元，其中所述最大水平面积小于5.2F2。
20.一种用于制作集成电路的方法，其包括：
形成多行行间交错的柱开口；
在所述柱开口中的个别者中形成柱，所述柱相对于其中形成有所述柱开口的材料的上部表面而竖直向外突出；
在所述柱周围圆周地形成掩蔽材料环，所述环形成个别掩模开口，所述掩模开口是由四个紧紧环绕的所述环界定，所述四个紧紧环绕的所述环位于紧邻的所述行中且与紧邻的所述柱开口行内交错并位于紧邻的所述柱开口之间；
当穿过所述掩模开口蚀刻其中形成有所述柱开口的所述材料以形成与紧邻的所述柱开口行内交错且位于紧邻的所述柱开口之间的个别通孔开口时，将所述环及所述柱用作掩模；及
在所述个别通孔开口中形成导电材料，所述导电材料与形成于紧紧环绕所述个别通孔开口的四个所述柱开口中的一者中的操作电路组件直接电连接。
21.根据权利要求20所述的方法，其包括在所述蚀刻之后，移除所述掩蔽材料的所述环及所述柱相对于所述上部表面而竖直向外突出的所有部分。
22.根据权利要求21所述的方法，其包括在于所述个别通孔开口中形成所述导电材料之后进行至少大部分所述移除。
23.根据权利要求20所述的方法，其包括在两个单独的有时间间隔的导电材料沉积步骤中进行所述在所述个别通孔开口中形成导电材料及所述电连接。
24.根据权利要求20所述的方法，其中所述电路组件是电容器，且所述方法包括：
将所述柱形成为包括所述电容器的导电材料及电容器电介质材料，且所述导电材料及电容器电介质材料仍是并入有所述电容器的成品电路构造的一部分，所述柱竖直向外突出的部分包括所述导电材料及所述电容器电介质。
25.根据权利要求24所述的方法，其中所述电容器包括由所述电容器电介质分离的两个导电节点，所述导电节点中的仅一者的所述导电材料相对于其中形成有所述柱开口的所述材料的所述上部表面而竖直向外突出。
26.根据权利要求20所述的方法，其中对角线上紧邻的所述环相对于彼此相交。
27.根据权利要求20所述的方法，其中对角线上紧邻的所述环相对于彼此相切。
28.根据权利要求20所述的方法，其包括将所述个别掩模开口形成为水平横截面呈沙漏形状。
29.根据权利要求20所述的方法，其包括：
将其中形成有所述柱开口的所述材料形成为包括竖直内电介质材料及竖直外材料；且
所述形成所述柱包括：
在于所述柱开口中形成所述柱之后，竖直向内移除至少一些所述竖直外材料以形成所述上部表面，所述柱相对于所述上部表面而竖直向外突出。
30.根据权利要求29所述的方法，其中所述竖直外材料包括竖直外材料及竖直内材料，所述竖直内材料具有与所述竖直外材料的组合物不同的组合物，所述移除包括：相对于所述竖直内材料而选择性地蚀刻掉所有的所述竖直外材料，及直接抵靠所述竖直内材料而形成所述环。
31.根据权利要求20所述的方法，其中将所述柱开口排列成2D居中矩形布拉维晶格。
32.一种形成双晶体管单电容器存储器单元阵列的方法，其包括：
形成若干列感测线；
形成若干行竖直延伸的第一行内交替场效应晶体管及第二行内交替场效应晶体管，所述行内交替场效应晶体管个别地使其竖直内源极/漏极区电耦合到所述感测线中的个别者，所述第一行内交替场效应晶体管及所述第二行内交替场效应晶体管包括位于所述感测线上方的存取线，所述第一行内交替场效应晶体管及所述第二行内交替场效应晶体管中的个别者包括栅极，所述栅极构成所述存取线中的个别者的一部分；
形成个别地延伸到所述个别第一行内交替场效应晶体管的竖直外源极/漏极区的多个电容器开口；
在所述电容器开口中的个别者中形成电容器柱；所述电容器柱包括：第一导电电容器节点，其与所述个别第一行内交替场效应晶体管的所述竖直外源极/漏极区中的个别者电耦合；第二导电电容器节点；及电容器电介质材料，其位于所述第一电容器节点与所述第二电容器节点之间；
使其中形成有所述电容器开口的材料凹陷以致使所述电容器柱的最上部分相对于其中形成有所述电容器开口的所述材料的上部表面而竖直向外突出；
在所述电容器柱中的个别者的所述突出部分周围圆周地形成掩蔽材料环，所述环形成个别掩模开口，所述掩模开口是由四个紧紧环绕的所述环界定，所述四个紧紧环绕的所述环位于紧邻的所述行中且与行内紧邻的所述电容器开口行内交错并位于行内紧邻的所述电容器开口之间；
当穿过所述掩模开口蚀刻其中形成有所述电容器开口的所述材料以形成通达所述个别第二晶体管的竖直外源极/漏极区中的个别者的个别通孔开口时，将所述环及所述柱用作掩模；
从其中形成有所述电容器开口的所述材料上方移除所述电容器柱的所述突出部分及所述环；及
在所述个别通孔开口中形成导电材料，所述导电材料电耦合到所述个别第二晶体管的所述个别竖直外源极/漏极区且与四个紧紧环绕的所述电容器柱中的一者电耦合。
33.根据权利要求32所述的方法，其中至少大部分的所述移除在于所述个别通孔开口内形成所述导电材料之后发生。
34.根据权利要求32所述的方法，其包括在两个单独的有时间间隔的导电材料沉积步骤中进行所述在所述个别通孔开口中形成导电材料及所述电耦合。
CN201710751871.0A 2016-08-31 2017-08-28 存储器单元、形成存储器单元及制作集成电路的方法 Active CN107799523B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662381737P 2016-08-31 2016-08-31
US62/381,737 2016-08-31

Publications (2)

Publication Number Publication Date
CN107799523A CN107799523A (zh) 2018-03-13
CN107799523B true CN107799523B (zh) 2021-09-17

Family

ID=61243376

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710751871.0A Active CN107799523B (zh) 2016-08-31 2017-08-28 存储器单元、形成存储器单元及制作集成电路的方法

Country Status (4)

Country Link
US (3) US10355002B2 (zh)
KR (1) KR102013492B1 (zh)
CN (1) CN107799523B (zh)
TW (2) TWI690054B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155310B (zh) 2016-08-31 2023-03-31 美光科技公司 存储器单元及存储器阵列
US10157926B2 (en) 2016-08-31 2018-12-18 Micron Technology, Inc. Memory cells and memory arrays
CN109155145B (zh) 2016-08-31 2022-11-01 美光科技公司 存储器阵列
US10355002B2 (en) * 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
WO2018044454A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
US10014305B2 (en) 2016-11-01 2018-07-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US9935114B1 (en) 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
WO2018132250A1 (en) 2017-01-12 2018-07-19 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US9842839B1 (en) 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10319426B2 (en) * 2017-05-09 2019-06-11 Micron Technology, Inc. Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods
EP3676835A4 (en) 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
US11037940B2 (en) * 2018-03-22 2021-06-15 Micron Technology, Inc. Integrated circuit constructions comprising memory and methods used in the formation of integrated circuitry comprising memory
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
CN108520876B (zh) * 2018-06-26 2023-07-11 长鑫存储技术有限公司 集成电路存储器及其制备方法、半导体器件
US10475796B1 (en) 2018-06-28 2019-11-12 Micron Technology, Inc. Method of forming an array of capacitors, a method of forming DRAM circuitry, and a method of forming an elevationally-elongated conductive structure of integrated circuitry
US10461149B1 (en) 2018-06-28 2019-10-29 Micron Technology, Inc. Elevationally-elongated conductive structure of integrated circuitry, method of forming an array of capacitors, method of forming DRAM circuitry, and method of forming an elevationally-elongated conductive structure of integrated circuitry
CN109276887B (zh) 2018-09-21 2020-06-30 腾讯科技（深圳）有限公司 虚拟对象的信息显示方法、装置、设备及存储介质
KR102334784B1 (ko) * 2018-12-31 2021-12-07 마이크론 테크놀로지, 인크. 3차원 동적 랜덤 액세스 메모리 어레이
TWI691051B (zh) * 2019-05-02 2020-04-11 力晶積成電子製造股份有限公司 記憶體結構
TWI691052B (zh) * 2019-05-07 2020-04-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US11049864B2 (en) * 2019-05-17 2021-06-29 Micron Technology, Inc. Apparatuses including capacitor structures, and related memory devices, electronic systems, and methods
KR20210027635A (ko) 2019-08-29 2021-03-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11217589B2 (en) 2019-10-04 2022-01-04 Nanya Technology Corporation Semiconductor device and method of manufacturing the same
JP2021108331A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
US11201154B2 (en) 2019-12-27 2021-12-14 Micron Technology, Inc. Methods of forming an apparatus including device structures including pillar structures, and related memory devices, and electronic systems
US11502085B2 (en) * 2020-03-26 2022-11-15 Micron Technology, Inc. Integrated memory with redistribution of capacitor connections, and methods of forming integrated memory
US11825645B2 (en) * 2020-06-04 2023-11-21 Etron Technology, Inc. Memory cell structure
KR20220007393A (ko) 2020-07-10 2022-01-18 삼성전자주식회사 반도체 메모리 소자
CN111892015B (zh) * 2020-07-15 2021-05-25 见闻录(浙江)半导体有限公司 一种mems器件的晶圆级封装方法和封装结构
CN113948513A (zh) * 2020-07-17 2022-01-18 长鑫存储技术有限公司 半导体器件及其制作方法
US11961881B2 (en) * 2020-08-13 2024-04-16 Changxin Memory Technologies, Inc. Method for forming semiconductor structure and semiconductor structure
CN114078776A (zh) * 2020-08-13 2022-02-22 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN114078781B (zh) * 2020-08-21 2023-04-28 长鑫存储技术有限公司 半导体存储器的制备方法及半导体存储器
US11417662B2 (en) * 2020-08-25 2022-08-16 Nanya Technology Corporation Memory device and method of forming the same
US11437097B2 (en) 2020-12-09 2022-09-06 Micron Technology, Inc. Voltage equalization for pillars of a memory array
US20220189913A1 (en) * 2020-12-10 2022-06-16 Intel Corporation Transistors, memory cells, and arrangements thereof
TWI757009B (zh) * 2020-12-24 2022-03-01 華邦電子股份有限公司 半導體元件及其製造方法
US11393821B1 (en) * 2021-01-04 2022-07-19 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1957460A (zh) * 2004-05-26 2007-05-02 微米技术有限公司 具有源极/漏极基座的dram结构及其制造方法

Family Cites Families (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4103342A (en) 1976-06-17 1978-07-25 International Business Machines Corporation Two-device memory cell with single floating capacitor
US4554570A (en) 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
US5066607A (en) 1987-11-30 1991-11-19 Texas Instruments Incorporated Method of making a trench DRAM cell with dynamic gain
US5146300A (en) 1989-11-27 1992-09-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor
JP2678094B2 (ja) 1991-03-01 1997-11-17 シャープ株式会社 ダイナミックランダムアクセスメモリ
US5389810A (en) 1992-03-27 1995-02-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device having at least one symmetrical pair of MOSFETs
US5363327A (en) 1993-01-19 1994-11-08 International Business Machines Corporation Buried-sidewall-strap two transistor one capacitor trench cell
JP3135795B2 (ja) 1994-09-22 2001-02-19 東芝マイクロエレクトロニクス株式会社 ダイナミック型メモリ
JP3549602B2 (ja) 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JPH08264764A (ja) 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
US5830791A (en) 1995-09-06 1998-11-03 Lg Semicon Co., Ltd. Manufacturing process for a DRAM with a buried region
US8018058B2 (en) 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
JP3495905B2 (ja) 1998-02-19 2004-02-09 シャープ株式会社 半導体記憶装置
US6043527A (en) 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device
US6028806A (en) 1998-05-22 2000-02-22 Micron Technology, Inc. Semiconductor memory with local phase generation from global phase signals and local isolation signals
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US6365453B1 (en) 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
US6159818A (en) 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
JP4047531B2 (ja) 2000-10-17 2008-02-13 株式会社東芝 強誘電体メモリ装置
JP2002216473A (ja) 2001-01-16 2002-08-02 Matsushita Electric Ind Co Ltd 半導体メモリ装置
DE10115251A1 (de) 2001-03-28 2002-10-10 Gaemmerler Ag Stangenbildner
CA2342496A1 (en) 2001-03-30 2002-09-30 Atmos Corporation Twisted wordline straps
EP1249415A3 (de) 2001-04-14 2004-02-04 NexPress Solutions LLC Verfahren und Einrichtung zur Messung von Positionen von durchlaufenden Bogen
US6794238B2 (en) 2001-11-07 2004-09-21 Micron Technology, Inc. Process for forming metallized contacts to periphery transistors
CN100336226C (zh) 2001-12-14 2007-09-05 株式会社日立制作所 半导体器件
JP2003263886A (ja) 2002-03-08 2003-09-19 Fujitsu Ltd ビット線容量を最適化できる強誘電体メモリ
JP2003273245A (ja) 2002-03-15 2003-09-26 Hitachi Ltd 半導体記憶装置
US6587367B1 (en) 2002-03-19 2003-07-01 Texas Instruments Incorporated Dummy cell structure for 1T1C FeRAM cell array
JP3650077B2 (ja) 2002-03-29 2005-05-18 沖電気工業株式会社 半導体記憶装置
JP4290921B2 (ja) 2002-04-08 2009-07-08 エルピーダメモリ株式会社 半導体集積回路装置
ITMI20020793A1 (it) 2002-04-15 2003-10-15 St Microelectronics Srl Memoria a semiconduttore feram
US6563727B1 (en) 2002-07-31 2003-05-13 Alan Roth Method and structure for reducing noise effects in content addressable memories
KR100456598B1 (ko) 2002-09-09 2004-11-09 삼성전자주식회사 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치
US6744087B2 (en) 2002-09-27 2004-06-01 International Business Machines Corporation Non-volatile memory using ferroelectric gate field-effect transistors
JP4005468B2 (ja) 2002-09-30 2007-11-07 富士通株式会社 メモリセルの配置方法及び半導体記憶装置
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
JP3597185B2 (ja) 2002-11-12 2004-12-02 沖電気工業株式会社 強誘電体メモリ
US6960796B2 (en) 2002-11-26 2005-11-01 Micron Technology, Inc. CMOS imager pixel designs with storage capacitor
DE10255203B3 (de) 2002-11-27 2004-04-22 Infineon Technologies Ag Dynamische Speicherzelle mit zwei vertikalen Auswahltransistoren
US6845033B2 (en) 2003-03-05 2005-01-18 International Business Machines Corporation Structure and system-on-chip integration of a two-transistor and two-capacitor memory cell for trench technology
US6822891B1 (en) 2003-06-16 2004-11-23 Kabushiki Kaisha Toshiba Ferroelectric memory device
US7867822B2 (en) 2003-06-24 2011-01-11 Sang-Yun Lee Semiconductor memory device
JP3961994B2 (ja) 2003-07-28 2007-08-22 株式会社東芝 半導体記憶装置
US7262089B2 (en) 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7122425B2 (en) 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
US7241655B2 (en) 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7199419B2 (en) 2004-12-13 2007-04-03 Micron Technology, Inc. Memory structure for reduced floating body effect
KR100585169B1 (ko) 2004-12-23 2006-06-02 삼성전자주식회사 반도체 메모리 소자의 레이아웃 및 더미셀의 커패시턴스조절방법
US7488664B2 (en) 2005-08-10 2009-02-10 Micron Technology, Inc. Capacitor structure for two-transistor DRAM memory cell and method of forming same
US7330388B1 (en) 2005-09-23 2008-02-12 Cypress Semiconductor Corporation Sense amplifier circuit and method of operation
US7358133B2 (en) 2005-12-28 2008-04-15 Nanya Technology Corporation Semiconductor device and method for making the same
KR100729360B1 (ko) 2006-04-05 2007-06-15 삼성전자주식회사 반도체 장치의 커패시터 구조체 및 그 제조 방법
KR100739532B1 (ko) 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
KR100791339B1 (ko) 2006-08-25 2008-01-03 삼성전자주식회사 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법
JP4901459B2 (ja) 2006-12-26 2012-03-21 株式会社東芝 半導体記憶装置
US7558097B2 (en) 2006-12-28 2009-07-07 Intel Corporation Memory having bit line with resistor(s) between memory cells
TWI349334B (en) 2007-07-02 2011-09-21 Nanya Technology Corp Dram structure and method of making the same
US7679405B2 (en) 2007-10-24 2010-03-16 Agere Systems Inc. Latch-based sense amplifier
US7920404B2 (en) 2007-12-31 2011-04-05 Texas Instruments Incorporated Ferroelectric memory devices with partitioned platelines
US7742324B2 (en) 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US7700469B2 (en) 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
US8009459B2 (en) 2008-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for high speed dynamic memory
JP4487221B1 (ja) 2009-04-17 2010-06-23 日本ユニサンティスエレクトロニクス株式会社 半導体装置
JP5588123B2 (ja) 2009-05-22 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2011142256A (ja) 2010-01-08 2011-07-21 Elpida Memory Inc 半導体装置及びその製造方法
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
TWI415247B (zh) 2010-12-15 2013-11-11 Powerchip Technology Corp 具有垂直通道電晶體的動態隨機存取記憶胞及陣列
EP2555241A1 (en) 2011-08-02 2013-02-06 Nxp B.V. IC die, semiconductor package, printed circuit board and IC die manufacturing method
KR20130042779A (ko) 2011-10-19 2013-04-29 삼성전자주식회사 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8872258B2 (en) 2012-01-26 2014-10-28 Ps4 Luxco S.A.R.L. Semiconductor memory device
JP2013168569A (ja) 2012-02-16 2013-08-29 Elpida Memory Inc 半導体装置及びその製造方法
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9036391B2 (en) 2012-03-06 2015-05-19 Micron Technology, Inc. Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells
JP2013187223A (ja) 2012-03-06 2013-09-19 Elpida Memory Inc 半導体装置
US8693253B2 (en) 2012-04-30 2014-04-08 Design Express Limited Vertically stackable NAND flash memory
KR20140017272A (ko) 2012-07-31 2014-02-11 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
US9478550B2 (en) 2012-08-27 2016-10-25 Micron Technology, Inc. Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors
KR102076060B1 (ko) * 2013-06-10 2020-02-11 삼성전자주식회사 커패시터를 포함하는 반도체 소자 및 이의 제조 방법
KR102061694B1 (ko) * 2013-10-14 2020-01-02 삼성전자주식회사 3차원 크로스 포인트 어레이를 갖는 반도체 메모리 소자
US9343507B2 (en) 2014-03-12 2016-05-17 Sandisk 3D Llc Dual channel vertical field effect transistor including an embedded electrode
US10128327B2 (en) 2014-04-30 2018-11-13 Stmicroelectronics, Inc. DRAM interconnect structure having ferroelectric capacitors exhibiting negative capacitance
KR102184355B1 (ko) 2014-09-16 2020-11-30 삼성전자주식회사 반도체 소자
US9245893B1 (en) 2014-11-19 2016-01-26 Micron Technology, Inc. Semiconductor constructions having grooves dividing active regions
US9378780B1 (en) 2015-06-16 2016-06-28 National Tsing Hua University Sense amplifier
US10424671B2 (en) 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
KR102420150B1 (ko) * 2015-08-19 2022-07-13 삼성전자주식회사 반도체 소자의 제조 방법
BR102015024031B1 (pt) 2015-09-17 2021-11-09 Robert Bosch Limitada Processo de pesagem de animal por meio de uma balança e dispositivo de pesagem de animal
JP6697782B2 (ja) 2015-10-26 2020-05-27 シャープ株式会社 洗濯機
US20170186782A1 (en) 2015-12-24 2017-06-29 Innolux Corporation Pixel circuit of active-matrix light-emitting diode and display panel having the same
JP6538598B2 (ja) 2016-03-16 2019-07-03 株式会社東芝 トランジスタ及び半導体記憶装置
CN109155310B (zh) 2016-08-31 2023-03-31 美光科技公司 存储器单元及存储器阵列
US10157926B2 (en) 2016-08-31 2018-12-18 Micron Technology, Inc. Memory cells and memory arrays
WO2018044454A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
US10355002B2 (en) * 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
WO2018132250A1 (en) * 2017-01-12 2018-07-19 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
WO2019018124A1 (en) 2017-07-17 2019-01-24 Micron Technology, Inc. MEMORY CIRCUITS
US10020311B1 (en) 2017-08-02 2018-07-10 Ap Memory Technology Corporation Semiconductor memory device provided with DRAM cell including two transistors and common capacitor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1957460A (zh) * 2004-05-26 2007-05-02 微米技术有限公司 具有源极/漏极基座的dram结构及其制造方法

Also Published As

Publication number Publication date
TWI702712B (zh) 2020-08-21
TW201824515A (zh) 2018-07-01
TWI690054B (zh) 2020-04-01
CN107799523A (zh) 2018-03-13
US10355002B2 (en) 2019-07-16
KR20180025255A (ko) 2018-03-08
US10622363B2 (en) 2020-04-14
TW202005056A (zh) 2020-01-16
KR102013492B1 (ko) 2019-08-22
US20190296023A1 (en) 2019-09-26
US20180061840A1 (en) 2018-03-01
US20200219886A1 (en) 2020-07-09
US11024630B2 (en) 2021-06-01

Similar Documents

Publication Publication Date Title
CN107799523B (zh) 存储器单元、形成存储器单元及制作集成电路的方法
US11968821B2 (en) Methods used in fabricating integrated circuitry and methods of forming 2T-1C memory cell arrays
TWI692081B (zh) 記憶體胞元，具有分別包括一電容器及一電晶體之記憶體胞元且包括多列存取線及多行數位線之陣列，2t-1c記憶體胞元，及形成具有電容器及上面之存取電晶體之陣列之方法
CN109937481B (zh) 形成包括竖直相对的电容器对的阵列的方法及包括竖直相对的电容器对的阵列
CN109891587B (zh) 形成包括竖直相对的电容器对的阵列的方法及包括竖直相对的电容器对的阵列
KR102612259B1 (ko) 수직 워드 라인들 및 개별 채널들을 포함하는 3차원 nor 어레이 및 그의 제조 방법들
US7544563B2 (en) Methods of forming a plurality of capacitors
KR101074594B1 (ko) 리세스된 게이트를 갖는 ｄｒａｍ 트랜지스터 및 그의 제조방법
US8343845B2 (en) Methods of manufacturing capacitor structures and methods of manufacturing semiconductor devices using the same
US7399671B2 (en) Disposable pillars for contact formation
CN102339832B (zh) 半导体器件的柱型电容器及其制造方法
TW201826268A (zh) 個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列，形成記憶體單元陣列之一層之方法及形成個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列之方法
CN101673744B (zh) 晶体管结构、动态随机存取存储器结构及其制造方法
US10804219B2 (en) Semiconductor device
US20040229428A1 (en) Semiconductor memory device including storage nodes and resistors and method of manufacturing the same
US9997592B2 (en) Capacitor, array of capacitors, and device comprising an electrode
US20230126464A1 (en) Semiconductor device and manufacturing method thereof
JP4410499B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant