JPS5854625A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関するものである。
シリコン膜をサ７アイヤ単結晶基板上κ形成すで熱分解
し，サファイヤ基板上に気相エビタ′命シャル成長させ
る方法や分子線エピタキシャル成長させる方法、成長中
の圧力を下げて減圧気相成長させる方法等種々ある。と
ころがこれら匹ずれの方法によってもサファイヤ単結晶
の結晶構造とシリコン単結晶構造の相異のために，結晶
構造のミス▼ツチ、基板サファイヤから゜の▲ｊのオー
ト・ドーピングのためにシリコン膜中の格子欠陥密度は
大きく，通常１０９〜ｘｏ”／＋＋ｌ存在する。
し，サファイヤ基板上に気相エビタ′命シャル成長させ
る方法や分子線エピタキシャル成長させる方法、成長中
の圧力を下げて減圧気相成長させる方法等種々ある。と
ころがこれら匹ずれの方法によってもサファイヤ単結晶
の結晶構造とシリコン単結晶構造の相異のために，結晶
構造のミス▼ツチ、基板サファイヤから゜の▲ｊのオー
ト・ドーピングのためにシリコン膜中の格子欠陥密度は
大きく，通常１０９〜ｘｏ”／＋＋ｌ存在する。
そして、この格子欠陥密度は、シリコン・サ７アイヤ界
面近傍程増大し．善に界面で最大となる。
面近傍程増大し．善に界面で最大となる。
本発明は上記点に鎌みなされたもので，半導体層の少な
くとも一部領域κこの半導体層を構成する原子を少なく
とも１つ含有するイオンを１×１０”／ｄ乃至２ Ｘ
１０”／ｄのドーズ量で注入することによりて，丙申に
抵抗値を変化させることができ、設計上太き−な余裕度
を有する半導体装置の製造方法を提供することを目的と
するものである。
くとも一部領域κこの半導体層を構成する原子を少なく
とも１つ含有するイオンを１×１０”／ｄ乃至２ Ｘ
１０”／ｄのドーズ量で注入することによりて，丙申に
抵抗値を変化させることができ、設計上太き−な余裕度
を有する半導体装置の製造方法を提供することを目的と
するものである。
以下、図面を参照して本発明を実施例に基き詳細に説明
する。
する。
第１図本発明をｆｉｌｇＡするための製造工程を示す断
−概略図である。
−概略図である。
まず、第１図（ａ）に示すようにサファイヤ基１［（１
）上のシリコン膜（２）の結晶成長は約１０００℃、の
温度で水素中でシランの熱分解により行なう、成長させ
−たシリコ、ン膜の膜厚は０．３ｓｍ−である。
）上のシリコン膜（２）の結晶成長は約１０００℃、の
温度で水素中でシランの熱分解により行なう、成長させ
−たシリコ、ン膜の膜厚は０．３ｓｍ−である。
サファイヤ基１［（１）の面方位は（１１０２）Ｉｆ、
／リコン膜（支））は（１００）面である。次ＫＩｓ１
図（ｂ） Ｋ 示すようにシリコン・サファイヤ界面の
シリコン膜を非晶質化するためＫＶシリコンす７アイヤ
界面にシリコン（３）を加速電圧１９０ ｋｅｙ、ドー
ズ量１×１ｏ”／ｄ乃至２Ｘ １０”／＊のイオン注入
条件でイオン注入し、非晶質層（４）を形成する。
／リコン膜（支））は（１００）面である。次ＫＩｓ１
図（ｂ） Ｋ 示すようにシリコン・サファイヤ界面の
シリコン膜を非晶質化するためＫＶシリコンす７アイヤ
界面にシリコン（３）を加速電圧１９０ ｋｅｙ、ドー
ズ量１×１ｏ”／ｄ乃至２Ｘ １０”／＊のイオン注入
条件でイオン注入し、非晶質層（４）を形成する。
シリコン膜表面領域は単結晶状態でエピタキシャル気相
成長させた状態である。シリコンのイオン注入をするＩ
ＩＩＫは、入射シリコン・イオンとナファイヤ基板面を
約７°傾、斜させて、チャネルリングイオン注入を防ぎ
、いわゆるランダムイオン注入の条件により行なう。通
常の集積回路生産用イオン注入装置はチャネルリングイ
オン注入を防ぐために、入射イオンと基板とが、上記角
度の程度傾斜を持九せであるので１通常の生産用イオン
注入装置をそのまま使用できる。次に第１図ＬＣ）に示
すように窒素中１０００℃、２０分の条件でアニールす
ると、シリコン表面の結晶性の良好な領域が結晶成長の
種になり、固相エピタキシャル成長がなされる。
成長させた状態である。シリコンのイオン注入をするＩ
ＩＩＫは、入射シリコン・イオンとナファイヤ基板面を
約７°傾、斜させて、チャネルリングイオン注入を防ぎ
、いわゆるランダムイオン注入の条件により行なう。通
常の集積回路生産用イオン注入装置はチャネルリングイ
オン注入を防ぐために、入射イオンと基板とが、上記角
度の程度傾斜を持九せであるので１通常の生産用イオン
注入装置をそのまま使用できる。次に第１図ＬＣ）に示
すように窒素中１０００℃、２０分の条件でアニールす
ると、シリコン表面の結晶性の良好な領域が結晶成長の
種になり、固相エピタキシャル成長がなされる。
第１図（Ｃ）の矢印はシリコン膜の表面側から固相エピ
タキシャル成長が起ることを示している。
タキシャル成長が起ることを示している。
固相エピタキシャル成長が起ると第１図（ｄ）に示すよ
うに表面の結晶性の良好な結晶欠陥密度の小さい領域に
ならってシリコン膜（２）全体が良好なエピタキシャル
成長膜になり、特にシリコン−サファイヤ界ｒＭｉｌｌ
域の結晶欠陥密度は減少するし１品質の喪好なシリコン
膜（２′）が形成される。
うに表面の結晶性の良好な結晶欠陥密度の小さい領域に
ならってシリコン膜（２）全体が良好なエピタキシャル
成長膜になり、特にシリコン−サファイヤ界ｒＭｉｌｌ
域の結晶欠陥密度は減少するし１品質の喪好なシリコン
膜（２′）が形成される。
第２図にシリコンイオン注入の加速電圧を１９０に＠Ｖ
とし、シリコンイオン注入ドーズ量を変化させ九場合の
ｐ、ｎＭＯ８）ランジスタのドレーンリーク電流値を示
す。
とし、シリコンイオン注入ドーズ量を変化させ九場合の
ｐ、ｎＭＯ８）ランジスタのドレーンリーク電流値を示
す。
デバイス製作プロセスは、シリコンゲートＣＭＯ８プロ
セスである。ゲート酸化膜厚は４８０＾。
セスである。ゲート酸化膜厚は４８０＾。
デバイス製作後のトランジスタの大急さはＷ／Ｌｚ ５
０ Ｒ／ ５０ ｓｍ 、ドレーンリーク電流の欄定秦
件はＶＤ−５Ｖ 、Ｖ、＝−１，５Ｖ（ｎＭＯｌ）、＝
ＯＶ（ｐＭＯ８）である。籐２図から判るようＫＰＭＯ
８のドレーンリーク電流は、シリコンイオン注入ドーズ
量により変らないが、ｎＭＯ８のリーク電流は１（）−
１１人から１０−６人まで変化する。そしてイオン注入
ドーズ量がｌｘ ｔｏ” ／ａｄのと傘、リーク電流は
最小値を示すことも判る。ＷＬＫｐ、ｎ両トランジスタ
の実効移動度を調定し九所、イオン注入ドーズ量によ秒
置化せず、固相エピタキシャル成Ａさせないシリコン膜
の場合と同等の値で４−）た。
０ Ｒ／ ５０ ｓｍ 、ドレーンリーク電流の欄定秦
件はＶＤ−５Ｖ 、Ｖ、＝−１，５Ｖ（ｎＭＯｌ）、＝
ＯＶ（ｐＭＯ８）である。籐２図から判るようＫＰＭＯ
８のドレーンリーク電流は、シリコンイオン注入ドーズ
量により変らないが、ｎＭＯ８のリーク電流は１（）−
１１人から１０−６人まで変化する。そしてイオン注入
ドーズ量がｌｘ ｔｏ” ／ａｄのと傘、リーク電流は
最小値を示すことも判る。ＷＬＫｐ、ｎ両トランジスタ
の実効移動度を調定し九所、イオン注入ドーズ量によ秒
置化せず、固相エピタキシャル成Ａさせないシリコン膜
の場合と同等の値で４−）た。
この移動度が改善されない理由は、シリコン膜表面層の
結晶性が改善されていないため、この領域の中ヤリヤス
中ヤタリング機構（結晶欠陥に場内するクーロン散乱）
が変化しないためと考えられる。
結晶性が改善されていないため、この領域の中ヤリヤス
中ヤタリング機構（結晶欠陥に場内するクーロン散乱）
が変化しないためと考えられる。
１１１２図で示したシリコンイオン注入ドーズ量につい
て、結晶の品質をバックスキャタリングにより−ベた所
ドーズ量Ｉ Ｘ １０”／ａｔの場合が、結晶品質が最
も良好であることが判った。第２図で示されたＩ Ｘ
１Ｇ”／ ａｇｌよ炒大きなイオン注入ドーズ量でｎＭ
Ｏ８のリーク電流の増大して−る智垣的還由はいまの所
はつき抄しないが、結晶の品質がおとっていることに起
因していることは確かと思われる。
て、結晶の品質をバックスキャタリングにより−ベた所
ドーズ量Ｉ Ｘ １０”／ａｔの場合が、結晶品質が最
も良好であることが判った。第２図で示されたＩ Ｘ
１Ｇ”／ ａｇｌよ炒大きなイオン注入ドーズ量でｎＭ
Ｏ８のリーク電流の増大して−る智垣的還由はいまの所
はつき抄しないが、結晶の品質がおとっていることに起
因していることは確かと思われる。
上記特性は集積−路、特に今後のＶＬ８Ｉに非常に有用
である。第２図から判るように、このトランジスタを抵
抗（６）と考えた場合にはドレイン電圧！Ｓ Ｖ トＬ
テＩ Ｘ ｔｏ”／ｄノトースノＩｉ合Ｒ−Ｖ／Ｉ−＝
： ５（″）／ １０−”（Ａ） −５００ＣＧ（１）
、２ＸＩＱ”／ａｉ（７） ）’−ス量ノ場合、Ｈａ
ｗ Ｖ／ Ｉ−５／ ３ Ｘ １０−’ −１７ＭΩと
なる。このように抵抗値を大巾に変化させることができ
、しかも、イオン注入のドーズ量で制御できることは、
Ｉｌ造工橿の簡単さもあり多くの利点を持つ。
である。第２図から判るように、このトランジスタを抵
抗（６）と考えた場合にはドレイン電圧！Ｓ Ｖ トＬ
テＩ Ｘ ｔｏ”／ｄノトースノＩｉ合Ｒ−Ｖ／Ｉ−＝
： ５（″）／ １０−”（Ａ） −５００ＣＧ（１）
、２ＸＩＱ”／ａｉ（７） ）’−ス量ノ場合、Ｈａ
ｗ Ｖ／ Ｉ−５／ ３ Ｘ １０−’ −１７ＭΩと
なる。このように抵抗値を大巾に変化させることができ
、しかも、イオン注入のドーズ量で制御できることは、
Ｉｌ造工橿の簡単さもあり多くの利点を持つ。
以Ｆ１本願実廁例を第３図乃至第５図に示す。
第３図は、この抵抗を非能動回路に適用し九場合で、最
も一般的、かつ汎用性ある使い方である。
も一般的、かつ汎用性ある使い方である。
このように多数直列、まえは並列に接続しても良＜、ま
た単一で使用しても良く、更に図のようにキャパシタン
スを同時に形成して遅延線としての使い方も考えられる
。ｌｓ４図は能動回路に適用した例である。トランジス
タ鋒のドレーン側線に、本発明による抵抗８を作り付け
、インバータの負荷素子として使用した例である。最近
の−ＶＬＳＩメモリＣ＃にスタティック型）のメモリセ
Ｘの形成方法として負荷抵抗型セルが高集積度低消費電
力の見地から多く用いられている。本発明による抵抗を
負荷素子として使用すれば抵抗値がシリコンのイオン注
入ドーズ量、トランジスタのり、Ｗ（一般にはゲートを
付けてトランジスタ構造にする必要はない）、８０８の
場合、シリコン膜厚を変えることくより大巾に抵抗値を
変化させ１ことができ設計に対して大きな余裕度を待つ
。また。
た単一で使用しても良く、更に図のようにキャパシタン
スを同時に形成して遅延線としての使い方も考えられる
。ｌｓ４図は能動回路に適用した例である。トランジス
タ鋒のドレーン側線に、本発明による抵抗８を作り付け
、インバータの負荷素子として使用した例である。最近
の−ＶＬＳＩメモリＣ＃にスタティック型）のメモリセ
Ｘの形成方法として負荷抵抗型セルが高集積度低消費電
力の見地から多く用いられている。本発明による抵抗を
負荷素子として使用すれば抵抗値がシリコンのイオン注
入ドーズ量、トランジスタのり、Ｗ（一般にはゲートを
付けてトランジスタ構造にする必要はない）、８０８の
場合、シリコン膜厚を変えることくより大巾に抵抗値を
変化させ１ことができ設計に対して大きな余裕度を待つ
。また。
最近のＶＬ８Ｉスタティック型メモダメモリ（例えば６
４にビット以上のスタティックメモリ）負荷抵抗として
ＩＱΩ〜１００ＧΩが要求されるので本発明は特に１効
である。
４にビット以上のスタティックメモリ）負荷抵抗として
ＩＱΩ〜１００ＧΩが要求されるので本発明は特に１効
である。
また、４５図及び第６図は負荷トランジスタとして使用
し九場合である。この場合にも有効に使用できる。
し九場合である。この場合にも有効に使用できる。
また最近ＶＬ８Ｉメモリの収率を上げる丸めにリダンダ
ンシー回路を取り入れる場合がある。これはメモリがで
き上がった場合に不良ビットを予備回路で代替させるも
のであるが１本発明を予備回路との切ね替え部分く適用
すれば、リダンダンシー効果を持つＬ８Ｉメモリができ
る。また読み出し専用メモリ（凡ＯＭ）にも適用可能で
ある。
ンシー回路を取り入れる場合がある。これはメモリがで
き上がった場合に不良ビットを予備回路で代替させるも
のであるが１本発明を予備回路との切ね替え部分く適用
すれば、リダンダンシー効果を持つＬ８Ｉメモリができ
る。また読み出し専用メモリ（凡ＯＭ）にも適用可能で
ある。
以上説明したように、本発明構造をトランジスタ構造ｔ
＋は、通常の単なるシリコンバルクの抵抗として使用す
る場合等種々考えるが、少くとも半導体集積回路の−１
１に本発明によるデバイスを含む構造は１本発明の対象
範囲に入る。
＋は、通常の単なるシリコンバルクの抵抗として使用す
る場合等種々考えるが、少くとも半導体集積回路の−１
１に本発明によるデバイスを含む構造は１本発明の対象
範囲に入る。
また−例としてシリコンイオン注入をシリコンサファイ
ヤ界面に行い界面を非晶質にする方法を述べ九が、更に
シリコン膜表面層にシリコンをイオン注入して非晶質化
する方法も考えられる。
ヤ界面に行い界面を非晶質にする方法を述べ九が、更に
シリコン膜表面層にシリコンをイオン注入して非晶質化
する方法も考えられる。
すなわちイオン注入して結晶の一部を非晶質化してアニ
ールし、電気伝導度を変える方法であれば、その方法は
、いかなるものでも限定されるものではない。
ールし、電気伝導度を変える方法であれば、その方法は
、いかなるものでも限定されるものではない。
上記説明では８０Ｓ構造に＠りて例として説明してきた
が、これに限定されることなく、バルクシリコーンに適
用し九場合にももちろん有効である。
が、これに限定されることなく、バルクシリコーンに適
用し九場合にももちろん有効である。
まえ、単層を九は多層の８１０． 、８ｉ、Ｎ４． ｐ
ｏｌｙ −８１等を含む絶縁基板上に半導体層（多結晶
又は単結晶）を形成し九場合に％イオンをイオン注入し
て、電気伝導度を変え九場合にも適用されるものである
。
ｏｌｙ −８１等を含む絶縁基板上に半導体層（多結晶
又は単結晶）を形成し九場合に％イオンをイオン注入し
て、電気伝導度を変え九場合にも適用されるものである
。
會たイオン注入する原子としては主にシリコンを考えた
が、他の原子である伽等も考えられ、また酸素、窒素、
他の不活性原子も考えられ、この場合も、イオン注入後
のアニールの条件等により所望の電気的特性を得ること
ができる。
が、他の原子である伽等も考えられ、また酸素、窒素、
他の不活性原子も考えられ、この場合も、イオン注入後
のアニールの条件等により所望の電気的特性を得ること
ができる。
更に基板がシリコン以外の半導体としてｑ山の場合には
Ｑａ＋Ａｓがイオン注入する原子と考えラレ、圃椙エピ
タキシャル成長させる仁とがで自る。
Ｑａ＋Ａｓがイオン注入する原子と考えラレ、圃椙エピ
タキシャル成長させる仁とがで自る。
＃Ｉ１図は本発明を説明するための製造工種を示す断面
概略図、１１２図は本発明によるＳムイオン注入ドーズ
量とドレイン・リーク電流の関係を示す図、ｖＩＮ３図
乃至＃Ｉ６図は本発明の他の実施例を示す図である。 図において、 １・・・・・・サファイヤ基板。 ２・・・・・・シリコン膜。 ２′・・・・・・固相成長シリコン膜。 ３・・・・・・シリコンイオン。 ４・・・・・・非晶質層。 （７３１７） 代理人 弁理士 則近憲佑（ほか１名
）第１図
概略図、１１２図は本発明によるＳムイオン注入ドーズ
量とドレイン・リーク電流の関係を示す図、ｖＩＮ３図
乃至＃Ｉ６図は本発明の他の実施例を示す図である。 図において、 １・・・・・・サファイヤ基板。 ２・・・・・・シリコン膜。 ２′・・・・・・固相成長シリコン膜。 ３・・・・・・シリコンイオン。 ４・・・・・・非晶質層。 （７３１７） 代理人 弁理士 則近憲佑（ほか１名
）第１図
Claims (2)
- （１） 半導体層の少な（とも一部領域にこの半導体
層を構成する原子を少なくとも１つ含有するイオンをＩ
Ｘ １０１ｓ／ａ１１乃至２ Ｘ １Ｇ”／ＱＩＥ
ノドーズ量で注入することを特徴とする半導体装置の製
造方法。 - （２） ＃起生導体層が絶縁層上に形成されているこ
とを特徴とする特許 の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15211281A JPS5854625A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15211281A JPS5854625A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854625A true JPS5854625A (ja) | 1983-03-31 |
Family
ID=15533314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15211281A Pending JPS5854625A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854625A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108516A (ja) * | 1985-11-06 | 1987-05-19 | Sony Corp | 多結晶半導体膜の固相成長方法 |
| JPS62222627A (ja) * | 1986-03-24 | 1987-09-30 | Sharp Corp | 半導体装置の製造方法 |
| RU2539789C1 (ru) * | 2013-06-14 | 2015-01-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова | Способ изготовления полупроводниковой структуры |
-
1981
- 1981-09-28 JP JP15211281A patent/JPS5854625A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108516A (ja) * | 1985-11-06 | 1987-05-19 | Sony Corp | 多結晶半導体膜の固相成長方法 |
| JP2536472B2 (ja) * | 1985-11-06 | 1996-09-18 | ソニー株式会社 | 多結晶半導体膜の固相成長方法 |
| JPS62222627A (ja) * | 1986-03-24 | 1987-09-30 | Sharp Corp | 半導体装置の製造方法 |
| RU2539789C1 (ru) * | 2013-06-14 | 2015-01-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова | Способ изготовления полупроводниковой структуры |
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