JPH02263475A

JPH02263475A - 半導体装置

Info

Publication number: JPH02263475A
Application number: JP2055080A
Authority: JP
Inventors: Yukimasa Uchida; 内田　幸正
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1979-12-25
Filing date: 1990-03-08
Publication date: 1990-10-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、素子を立体的に集積して高集積化を図った
半導体装置に関するもので、特に多結晶半導体膜中に活
性領域が形成された電界効果トランジスタに係わる。

（従来の技術）半導体集積回路の高集積化は半導体基板面上での素子の
微細化を通じて行われてきた。例えば、電界効果トラン
ジスタ（ＦＥＴ）では、チャンネル幅、チャンネル長の
縮少を微細加工技術により達成することで高密度回路が
実現されてきた。

しかしながら、素子寸法は限りなく縮少できるものでは
なく、当然物理的限界により制限される。

ＭＯ８型ＦＥＴではチャンネル幅、チャンネル長共に０
．５μｍ程度が限界と考えられており、この限界に近づ
くにつれて短チャンネル効果、狭チャンネル効果等の特
性上の不都合が生じてきている。それにも拘らず、メモ
リ等においては更なる高密度化に対する要求が依然とし
て強い。

（発明が解決しようとする課題）上述したように、従来の半導体装置（ＦＥＴ）は、微細
化に伴って短チャンネル効果や狭チャンネル効果等が発
生しやすくなり、素子特性が低下する欠点がある。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、微細化した時の素子特性の低
下を最少限にでき、しかも半導体基板上に立体的に素子
を積層すればより一層の高集積化が可能になる半導体装
置を提供することにある。

［発明の構成］（課題を解決するための手段）すなわち、この発明においては、上記の目的を達成する
ために、電界効果トランジスタを、ゲート電極と、一部
の領域がこのゲート電極に対向して設けられ、上記ゲー
ト電極に対向するチャネル領域、このチャネル領域の両
側でそれぞれソース領域、ドレイン領域として働く半導
体膜とによって形成し、上記半導体膜の膜厚を、上記ゲ
ート電極に印加される電位によって上記チャネル領域に
生成される空乏層が上記半導体膜における上記ゲート電
極との対向面の裏面側に延びる距離以下にすることを基
本とする。

（作用）上記のような構成では、ソース、ドレイン領域が半導体
膜中に形成されているので、チャネル領域にフィールド
反転防止用の不純物が侵入する等、半導体基板中にチャ
ネル領域が形成されることにより生ずる不純物の影響を
本質的に受けることがなく、狭チャネル効果を防止でき
る。また、半導体膜が上述した膜厚では、ゲート電極に
印加される電位によってチャネル領域全体が空乏化され
る。これによって、ドレイン電位の影響で発生する空乏
層によるチャネル領域への影響がな（なり、短チヤネル
効果が防止される。従って、微細化した時の素子特性の
低下を最少限にできる。

この際、ＦＥＴのゲート電極を一導電型の多結晶半導体
膜とし、ゲート電極に対向する半導体膜をこれと逆導電
型としてこれらの半導体膜の間にｐｎ接合を形成するこ
とで接合型ＦＥＴとしてもよいし、またゲート電極を金
属膜または金属硅化物膜として半導体膜との間に金属−
半導体接合を形成したＭＥＳ型ＦＥＴとしてもよい。更
に、ゲート電極と半導体膜との間に絶縁膜を介在させる
ことでＭＯＳ型ＦＥＴとしてもよい。またこれらの場合
、ＦＥＴのゲート電極を、半導体基板中に形成される他
のＦＥＴのゲート電極、ソース電極、あるいはドレイン
電極と兼用させ、半導体基板上に立体的に素子を積層す
ればより一層の高集積化が可能となる。

（実施例）以下図面を参照してこの発明の詳細な説明する。第１図
（ａ）は一実施例の模式的平面パターンを示し、同図（
ｂ）はそのＡ−Ａ’断面を示している。第１図（ａ）、
（ｂ）では、半導体基板中に形成した通常のＭＯＳ型Ｆ
ＥＴのゲート電極と、この発明の一実施例による接合型
ＦＥＴのゲート電極とを兼用し、半導体基板上に立体的
に素子を積層した構造を例にとって示している。１はｐ
型Ｓｔ基板であって、そのフィールド酸化膜２で囲まれ
た領域にｎ“型のソース領域３、ドレイン領域４を設け
、これら両領域間の基板表面に例えば２０００人のシリ
コン酸化ＪＩＩ５を介してヒ素をドープしたｎ型多結晶
シリコン膜６からなるゲート電極を設けて通常のｎチャ
ンネルＭＯＳ型ＦＥＴが形成されている。そのソース領
域３、ドレイン領域４上にはシリコン酸化膜７が設けら
れており、この上に多結晶シリコン膜６に接触してこれ
に交差するようにｐ型子結晶シリコン膜８を設けてｐｎ
接合を形成し、その接合面上の部分をチャンネル領域、
その両側をソース、ドレイン領域とするｐチャンネル接
合型ＦＥＴが形成されている。更に全体はシリコン酸化
膜９で覆われ、これにコンタクトホールをあけて接合型
ＦＥＴのソース、ドレイン電極となるＡΩ膜１０＋、１
０□が配設されている。ＡＩ膜１０２は別のコンタクト
ホールを介してＭＯＳ型ＦＥＴのドレイン領域４にも接
触させており、またＭＯＳ型ＦＥＴのソース電極として
別のＡΩ膜１０．が設けられている。

このような構成は例えば次のようにして作られる。ＭＯ
Ｓ型ＦＥＴは通常のシリコンゲートプロセスで形成され
るので説明を省略するが、多結晶シリコン膜６をマスク
としてソース領域３、ドレイン領域４を形成した後、全
面にシリコン窒化膜を被着する。このシリコン窒化膜を
多結晶シリコン膜６の上にのみ残してエツチング除去し
、酸化性雰囲気中で熱酸化してソース領域３、ドレイン
領域４上にシリコン酸化膜７を形成する。その後、シリ
コン窒化膜を除去してｐ型子結晶シリコン膜８を堆積し
てバターニングし、その上にＣＶＤ法によりシリコン酸
化膜９を堆積し、コンタクトホールをあけてＡＩ膜１０
１〜１０ｓを配設する。

こうして通常のＭＯＳ型ＦＥＴ上にそのゲート電極を共
用して接合型ＦＥＴを堆積した構造を等価回路で示すと
第２図のようになる。いま、ＭＯ８型ＦＥＴＱ＋のしき
い値電圧を０．２Ｖとし、接合型ＦＥＴ　　Ｑ２はその
基板となる多結晶シリコン膜８の膜厚を、ゲート電極で
ある多結晶シリコンＨ６と多結晶シリコン膜８との間の
接触電位差により多結晶シリコン膜８中に伸びる空乏層
が表面に達するように選び、しきい値を−０，２Ｖとす
る。また電源Ｖ８を例えば０．５Ｖとする。そうすると
、共通ゲート電極を入力端トシ、Ａ、１７膜１０□で共
通接続さ参たドレインを出力端として、例えば入力端が
Ｏｖのときは、ＭＯＳ型ＦＥＴＱ＋のゲート、ソース間
電圧がＯＶであるのでＦＥＴＱ＋はオフし、接合型ＦＥ
Ｔ　　Ｑ２のゲートがＯＶであるのに対しソースがＶＢ
　　（−０，５Ｖ）であるので、相対的にはゲートに−
０，５■が印加されたのと等価になってＦＥＴＱ２がオ
ンする。この結果、出力端にはＶａ−０，５Ｖが出力さ
れる。一方、入力端が０．５Ｖのときは、ＭＯ８型ＦＥ
ＴＱ＋のゲート、ソース間電圧が０．５ＶとなるのでＦ
ＥＴＱｌはオンし、接合型ＦＥＴＱ２のゲート、ソース
間電圧が０■であるのでＦＥＴＱ２はオフする。これに
よって、出力端はＯＶとなる。つまり第２図の回路は相
補型ＦＥＴを組合せたインバータとなる。

このインバータを組合せてフリップフロップを構成すれ
ば、第３図のようなメモリセルを構成することができる
。第３図でＱ１□１Ｑ２１がｎチャンネルＭＯＳ型ＦＥ
Ｔ５ＱＩ２．Ｑ２□がｐチャンネル接合型ＦＥＴであり
、（Ｑ、、、Ｑ、□）の対、（Ｑ　２＋、　Ｑ　２□）
の対がそれぞれ第１図の構造をもつものとする。フリッ
プフロップの各ノードは例えばｎチャンネルＭＯ５型Ｆ
　ＥＴ　　Ｑ３　、Ｑ４を介してそれぞれデイジット線
り、Ｄに接続され、ＭＯＳ　　Ｆ、ＥＴ　　Ｑ３．Ｑ４
のゲートは共通にワ−ド線Ｗに接続される。

上記実施例に示した接合型ＦＥＴは、ソース。

ドレイン領域が多結晶半導体膜中に形成されているので
、チャネル領域にフィールド反転防止用の不純物が侵入
する等、半導体基板中にチャネル領域が形成されること
により生ずる不純物の影響を本質的に受けることがない
。しかも、多結晶半導体膜が上述した膜厚では、ゲート
電極に印加される電位によってチャネル領域全体が空乏
化され、ドレイン電位の影響で発生する空乏層によるチ
ャネル領域への影響がなくなる。よって、狭チャネル効
果及び短チヤネル効果を防止でき、微細化した時の素子
特性の低下を最少限にできる。また、第１図かられかる
ようにＦＥＴが立体的に集積されたことになり、第２図
に示すインバータ、更にこれを組合せた第３図にに示す
メモリセル等を従来に比べて約２倍に高密度化すること
ができる。

第４図は別の実施例の第１図（ｂ）に対応する断面図で
ある。先の実施例と異なる点は、共通ゲート電極となる
ｎ型多結晶シリコン膜６の部分にＭｏ膜６′を用いたこ
とである。この場合、ＭＯＳ型ＦＥＴに重ねられるのは
接合型ＦＥＴではなく、いわゆるＭＥＳ型ＦＥＴである
。Ｍｏ膜６′の代りに他の金属膜あるいは金属硅化物膜
を用いてもよい。製造プロセス上は、特にＭｏ、Ｗ。

ｐｔ等の高融点金属またはその硅化物を用いるのが望ま
しい。

第５図は更に別の実施例の第１図（ｂ）に対応する断面
図である。この実施例ではｎ型多結晶シリコン膜６の上
にシリコン酸化膜１１を介してｐ型子結晶シリコン膜８
を堆積しており、ＭＯＳ型ＦＥＴにゲート電極を共通に
してＭＯＳ型ＦＥＴを堆積した構造としている。この構
造は、第１図の実施例において多結晶シリコン膜８をつ
ける前に熱酸化を行うことで形成される。

これら第４図、第５図の実施例によっても先の実施例と
同様の効果が得られる。

なお以上の実施例では、通常のｎチャンネルＭＯＳ　　
ＦＥＴの上にゲート電極を共用して接合型、ＭＥＳ型、
ＭＯＳ型のｐチャンネルＦＥＴを堆積したが、この発明
はその他種々変形実゛施できる。例えばチャンネルの導
電型は任意に選択することができるし、また回路構成に
よってはゲート電極を共用せず、通常のＭＯＳ型ＦＥＴ
のソースあるいはドレインの取出し電極配線をゲート電
極として用いて上記各実施例で説明したような接合型、
ＭＥＳ型あるいはＭＯＳ型ＦＥＴを堆積する構造とする
こともできる。また上記実施例ではＭ　ＯＳ型ＦＥＴの
直上にＦＥＴを重ねているが、フィールド領域上に重ね
るようにしても勿論よいし、更に基板内に形成する素子
はバイポーラトランジスタであってもよい。

［発明の効果］以上説明したようにこの発明によれば、微細化した時の
素子特性の低下を最少限にでき、しがも半導体基板上に
立体的に素子を積層すればより一層の高集積化を可能に
できる半導体装置が得られる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）はこの発明の一実施例の模式的平
面パターンとそのＡ−Ａ’断面図、第２図はこの実施例
の等価回路図、第３図は同じくこの実施例をメモリセル
に適用した場合の等価回路図、第４図、第５図はそれぞ
れ別の実施例の第１図（ｂ）に対応する断面図である。１・・・ｐ型Ｓｉ基板、２・・・フィールド酸化膜、３
・・・ｎ＋＋ソース領域、４・・・ｎ＋型トドレイン領
域５・・・シリコン酸化膜、６・・・ｎ型多結晶シリコ
ン膜、７・・・シリコン酸化膜、８・・・ｐ型子結晶シ
リコン膜、９・・・シリコン酸化膜、１０．〜１０３・
・・Ａｐ膜、６′・・・Ｍｏ膜、１１・・・シリコン酸
化膜。出願人代理人　弁理士　鈴江武彦第因

Claims

【特許請求の範囲】

（１）ゲート電極と、一部の領域がこのゲート電極に対
向して設けられ、上記ゲート電極に対向しチャネル領域
として働き、且つこのチャネル領域の両側でそれぞれソ
ース領域、ドレイン領域として働く半導体膜とを有する
電界効果トランジスタを具備し、上記半導体膜を、上記
ゲート電極に印加される電位によって上記チャネル領域
に生成される空乏層が上記半導体膜における上記ゲート
電極との対向面の裏面側に延びる距離以下の膜厚に構成
したことを特徴とする半導体装置。
（２）前記電界効果トランジスタは、前記ゲート電極を
一導電型の多結晶半導体膜とし、この多結晶半導体膜に
接して設けた前記半導体膜をこれと逆導電型とすること
により、これら半導体膜間にｐｎ接合を形成した接合型
電界効果トランジスタであることを特徴とする特許請求
の範囲第１項記載の半導体装置。
（３）前記電界効果トランジスタは、前記ゲート電極を
金属膜または金属硅化物膜とし、この金属膜または金属
硅化物膜に接して設けた前記半導体膜との間に金属−半
導体接合を形成したＭＥＳ型電界効果トランジスタであ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。
（４）前記電界効果トランジスタは、前記ゲート電極と
前記半導体膜との間に絶縁膜が介在されたＭＯＳ型電界
効果トランジスタであることを特徴とする特許請求の範
囲第１項記載の半導体装置。
（５）前記半導体膜は、多結晶シリコンからなることを
特徴とする特許請求の範囲第１項乃至第４項いずれかに
記載の半導体装置。
（６）前記チャネル領域、ソース領域、及びドレイン領
域はそれぞれ、同一導電型であることを特徴とする特許
請求の範囲第１項乃至第５項いずれかに記載の半導体装
置。
（７）前記ゲート電極は、前記半導体膜と対向する面に
対して裏面側に形成される他の電界効果トランジスタの
ゲート電極を兼ねるものであることを特徴とする特許請
求の範囲第１項乃至第６項いずれかに記載の半導体装置
。
（８）前記ゲート電極は、他の電界効果トランジスタの
ソース電極またはドレイン電極を兼ねるものであること
を特徴とする特許請求の範囲第１項乃至第６項いずれか
に記載の半導体装置。