JPH05291537A - マスクｒｏｍおよびその製造方法 - Google Patents
マスクｒｏｍおよびその製造方法Info
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- JPH05291537A JPH05291537A JP4085162A JP8516292A JPH05291537A JP H05291537 A JPH05291537 A JP H05291537A JP 4085162 A JP4085162 A JP 4085162A JP 8516292 A JP8516292 A JP 8516292A JP H05291537 A JPH05291537 A JP H05291537A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 マスクＲＯＭおよびその製造方法に関し、ワ
ード線を低抵抗化してアクセスの高速化を実現し、主な
製造工程の後にイオンを注入してプログラムを書き込む
ことによって納期を短縮することができるマスクＲＯＭ
を提供する。 【構成】 ワード線３と電気的に並列に接続される低抵
抗の裏打ち配線８を、メモリセル領域内ではチャネル領
域（部）５と重ならないように形成し、特定のセルのチ
ャネル領域（部）５に不純物イオンを注入することによ
ってデータを書き込むようにする。
ード線を低抵抗化してアクセスの高速化を実現し、主な
製造工程の後にイオンを注入してプログラムを書き込む
ことによって納期を短縮することができるマスクＲＯＭ
を提供する。 【構成】 ワード線３と電気的に並列に接続される低抵
抗の裏打ち配線８を、メモリセル領域内ではチャネル領
域（部）５と重ならないように形成し、特定のセルのチ
ャネル領域（部）５に不純物イオンを注入することによ
ってデータを書き込むようにする。
Description
【０００１】
【産業上の利用分野】本発明は、マスクＲＯＭおよびそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の情報処理が多様化し、
その製品開発の迅速化が期待されるため、情報蓄積用マ
スクＲＯＭに対するユーザーからの要求は、可能な限り
納期を短縮することと、アクセス時間を高速化すること
が中心になっており、従来のマスクＲＯＭのセル構造に
よってはこの要求に対応できなくなっている。
その製品開発の迅速化が期待されるため、情報蓄積用マ
スクＲＯＭに対するユーザーからの要求は、可能な限り
納期を短縮することと、アクセス時間を高速化すること
が中心になっており、従来のマスクＲＯＭのセル構造に
よってはこの要求に対応できなくなっている。
【０００３】従来、マスクＲＯＭにおいては、短納期化
のために、ユーザーデータの焼き込み（プログラミン
グ）工程をマスクＲＯＭの主な製造工程を終了した後に
行うことによって対応していた。例えば、幾つかあるセ
ル構造で最も集積度が高いＮＡＮＤ型セル構造を用いた
マスクＲＯＭにおいては、イオン注入法によるプログラ
ミングを、当初はワード線（ゲート電極）形成前に行っ
ていたが、現在は、納期を短縮するためワード線を形成
した後に行っている。
のために、ユーザーデータの焼き込み（プログラミン
グ）工程をマスクＲＯＭの主な製造工程を終了した後に
行うことによって対応していた。例えば、幾つかあるセ
ル構造で最も集積度が高いＮＡＮＤ型セル構造を用いた
マスクＲＯＭにおいては、イオン注入法によるプログラ
ミングを、当初はワード線（ゲート電極）形成前に行っ
ていたが、現在は、納期を短縮するためワード線を形成
した後に行っている。
【０００４】他方、アクセスの高速化のためには、セン
スアンプの高感度化等の回路設計的な対処とは別に、ワ
ード線材料として低抵抗材料を用いワード線の抵抗を低
下して時定数を低減するといった製造上の対処が行われ
ている。
スアンプの高感度化等の回路設計的な対処とは別に、ワ
ード線材料として低抵抗材料を用いワード線の抵抗を低
下して時定数を低減するといった製造上の対処が行われ
ている。
【０００５】
【発明が解決しようとする課題】図３（Ａ）〜（Ｃ）
は、マスクＲＯＭの要解決課題説明図（１）である。こ
の図において、４１は半導体基板、４２はゲート絶縁
膜、４３はワード線、４４は拡散層、４５はチャネル
部、４６は低抵抗材料層である。
は、マスクＲＯＭの要解決課題説明図（１）である。こ
の図において、４１は半導体基板、４２はゲート絶縁
膜、４３はワード線、４４は拡散層、４５はチャネル
部、４６は低抵抗材料層である。
【０００６】この図によって、従来の技術における要解
決課題を説明する。図３（Ａ）は、従来のマスクＲＯＭ
の構成説明図である。この従来のマスクＲＯＭにおいて
は、半導体基板４１の表面にゲート絶縁膜４２を形成
し、その上に複数のゲート電極であるワード線４３を形
成し、このワード線４３の間に拡散層４４を形成し、各
ワード線４３の下にはチャネル部４５を形成している。
決課題を説明する。図３（Ａ）は、従来のマスクＲＯＭ
の構成説明図である。この従来のマスクＲＯＭにおいて
は、半導体基板４１の表面にゲート絶縁膜４２を形成
し、その上に複数のゲート電極であるワード線４３を形
成し、このワード線４３の間に拡散層４４を形成し、各
ワード線４３の下にはチャネル部４５を形成している。
【０００７】このマスクＲＯＭのワード線４３はポリシ
リコン等のやや抵抗値の高い材料で形成され、かつ薄い
ため、高抵抗になり、このワード線４３を含む回路の時
定数が大きくなってアクセス時間が大きく、動作の高速
化の要望に応えることができなかった。
リコン等のやや抵抗値の高い材料で形成され、かつ薄い
ため、高抵抗になり、このワード線４３を含む回路の時
定数が大きくなってアクセス時間が大きく、動作の高速
化の要望に応えることができなかった。
【０００８】この従来技術におけるワード線４３を低抵
抗化するためには、第１にワード線４３の材料をそのま
まにして断面積を大きくすることが考えられる。図３
（Ｂ）は、ワード線４３の材料を従来のままにして厚さ
を厚くして低抵抗化を図る試みを説明する構成図であ
る。このマスクＲＯＭにおいては、半導体基板４１の表
面にゲート絶縁膜４２を形成し、その上に複数の厚いワ
ード線４３が形成され、このワード線４３の間に拡散層
４４が形成され、また、各ワード線４３の下にはチャネ
ル部４５が形成されている。
抗化するためには、第１にワード線４３の材料をそのま
まにして断面積を大きくすることが考えられる。図３
（Ｂ）は、ワード線４３の材料を従来のままにして厚さ
を厚くして低抵抗化を図る試みを説明する構成図であ
る。このマスクＲＯＭにおいては、半導体基板４１の表
面にゲート絶縁膜４２を形成し、その上に複数の厚いワ
ード線４３が形成され、このワード線４３の間に拡散層
４４が形成され、また、各ワード線４３の下にはチャネ
ル部４５が形成されている。
【０００９】このマスクＲＯＭのワード線４３は断面積
が大きくなるため低抵抗化するが、ワード線４３の厚さ
がある程度以上になると、このワード線４３を通してプ
ログラムを書き込むためのイオンを注入することができ
なくなり、ワード線４３の形成後にプログラムを書き込
んで納期を短縮するという試みを実現することができな
い。
が大きくなるため低抵抗化するが、ワード線４３の厚さ
がある程度以上になると、このワード線４３を通してプ
ログラムを書き込むためのイオンを注入することができ
なくなり、ワード線４３の形成後にプログラムを書き込
んで納期を短縮するという試みを実現することができな
い。
【００１０】また、ワード線４３を低抵抗化するために
は、第２にワード線４３の厚さをそのままにして、その
材料を低抵抗材料に変えること、あるいは、従来のワー
ド線４３の上に低抵抗材料層を重ねて形成することが考
えられる。図３（Ｃ）は、ワード線４３の上に低抵抗材
料層を重ねて形成してワード線の低抵抗化を図る試みを
説明する構成図である。
は、第２にワード線４３の厚さをそのままにして、その
材料を低抵抗材料に変えること、あるいは、従来のワー
ド線４３の上に低抵抗材料層を重ねて形成することが考
えられる。図３（Ｃ）は、ワード線４３の上に低抵抗材
料層を重ねて形成してワード線の低抵抗化を図る試みを
説明する構成図である。
【００１１】このマスクＲＯＭにおいては、半導体基板
４１の表面にゲート絶縁膜４２を形成し、その上に複数
の薄いワード線４３を形成し、このワード線４３の上に
低抵抗材料層４６を形成し、ワード線の間に拡散層４４
を形成し、各ワード線４３の下にはチャネル部４５を形
成している。
４１の表面にゲート絶縁膜４２を形成し、その上に複数
の薄いワード線４３を形成し、このワード線４３の上に
低抵抗材料層４６を形成し、ワード線の間に拡散層４４
を形成し、各ワード線４３の下にはチャネル部４５を形
成している。
【００１２】このマスクＲＯＭのワード線４３は低抵抗
材料層４６によって低抵抗化するが、ＷＳｉ等の低抵抗
材料はイオンを透過しないから、ワード線の形成後に、
このワード線４３を通してイオンを注入してプログラム
を書き込み納期を短縮することができなくなる。
材料層４６によって低抵抗化するが、ＷＳｉ等の低抵抗
材料はイオンを透過しないから、ワード線の形成後に、
このワード線４３を通してイオンを注入してプログラム
を書き込み納期を短縮することができなくなる。
【００１３】マスクＲＯＭのワード線の抵抗を低減する
方法として下記の第３の方法が考えられる。図４
（Ａ），（Ｂ）は、マスクＲＯＭの要解決課題説明図
（２）である。この図において、５１は半導体基板、５
２はゲート絶縁膜、５３はワード線、５４は拡散層、５
５はチャネル部、５６はフィールド絶縁膜、５７は層間
絶縁膜、５８はコンタクトホール、５９は裏打ち配線で
ある。
方法として下記の第３の方法が考えられる。図４
（Ａ），（Ｂ）は、マスクＲＯＭの要解決課題説明図
（２）である。この図において、５１は半導体基板、５
２はゲート絶縁膜、５３はワード線、５４は拡散層、５
５はチャネル部、５６はフィールド絶縁膜、５７は層間
絶縁膜、５８はコンタクトホール、５９は裏打ち配線で
ある。
【００１４】図４（Ａ）は従来のＳＲＡＭやＤＲＡＭの
断面図であり、図４（Ｂ）はその直角方向の断面図であ
る。この図は、ＳＲＡＭやＤＲＡＭにおいてワード線を
低抵抗化するために従来から採用されている裏打ちとい
う手法を示すものである。この装置においては、半導体
基板５１の上にゲート絶縁膜５２を形成し、その上に複
数のワード線５３を形成し、ワード線５３の間に拡散層
５４を形成し、ワード線５３の下にチャネル部５５を形
成する。
断面図であり、図４（Ｂ）はその直角方向の断面図であ
る。この図は、ＳＲＡＭやＤＲＡＭにおいてワード線を
低抵抗化するために従来から採用されている裏打ちとい
う手法を示すものである。この装置においては、半導体
基板５１の上にゲート絶縁膜５２を形成し、その上に複
数のワード線５３を形成し、ワード線５３の間に拡散層
５４を形成し、ワード線５３の下にチャネル部５５を形
成する。
【００１５】そして、その上にフィールド絶縁膜５６と
層間絶縁膜５７を形成し、ワード線５３の上に、フィー
ルド絶縁膜５６と層間絶縁膜５７を介して、低抵抗の裏
打ち配線５９を形成し、適宜の間隔でコンタクトホール
５８を通して、ワード線５３と裏打ち配線５９を接続し
てワード線５３を低抵抗化している。
層間絶縁膜５７を形成し、ワード線５３の上に、フィー
ルド絶縁膜５６と層間絶縁膜５７を介して、低抵抗の裏
打ち配線５９を形成し、適宜の間隔でコンタクトホール
５８を通して、ワード線５３と裏打ち配線５９を接続し
てワード線５３を低抵抗化している。
【００１６】しかし、この手法をマスクＲＯＭに適用し
ようとすると、ワード線５３の上に低抵抗の裏打ち配線
５９が形成されているため、裏打ち配線５９を形成した
後にこの裏打ち配線５９を通してプログラムを書き込む
ことができないため、納期を短縮することができなくな
る。
ようとすると、ワード線５３の上に低抵抗の裏打ち配線
５９が形成されているため、裏打ち配線５９を形成した
後にこの裏打ち配線５９を通してプログラムを書き込む
ことができないため、納期を短縮することができなくな
る。
【００１７】本発明は、ワード線を低抵抗化してアクセ
スの高速化を実現するとともに製造工程後にイオンを注
入してプログラムを書き込むことによって納期を短縮す
ることができるマスクＲＯＭを提供することを目的とす
る。
スの高速化を実現するとともに製造工程後にイオンを注
入してプログラムを書き込むことによって納期を短縮す
ることができるマスクＲＯＭを提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明にかかるマスクＲ
ＯＭにおいては、ワード線と並列に電気的に接続される
低抵抗の裏打ち配線が、メモリセル領域内ではチャネル
領域と重ならないように形成されている構成を採用し
た。
ＯＭにおいては、ワード線と並列に電気的に接続される
低抵抗の裏打ち配線が、メモリセル領域内ではチャネル
領域と重ならないように形成されている構成を採用し
た。
【００１９】また、本発明にかかるマスクＲＯＭの製造
方法においては、ワード線と並列に電気的に接続される
低抵抗の裏打ち配線をメモリセル領域内ではチャネル領
域と重ならないように形成し、特定のセルのチャネル領
域にイオンを注入することによってデータを書き込む工
程を採用した。
方法においては、ワード線と並列に電気的に接続される
低抵抗の裏打ち配線をメモリセル領域内ではチャネル領
域と重ならないように形成し、特定のセルのチャネル領
域にイオンを注入することによってデータを書き込む工
程を採用した。
【００２０】
【作用】図１（Ａ），（Ｂ）は、本発明の原理説明図で
ある。この図において、１はシリコン基板、２はゲート
絶縁膜、３はワード線、４は拡散領域、５はチャネル
部、６は層間絶縁膜、７はコンタクトホール、８は裏打
ち配線、９はフォトレジスト膜、１０は開口、１１は不
純物イオンである。
ある。この図において、１はシリコン基板、２はゲート
絶縁膜、３はワード線、４は拡散領域、５はチャネル
部、６は層間絶縁膜、７はコンタクトホール、８は裏打
ち配線、９はフォトレジスト膜、１０は開口、１１は不
純物イオンである。
【００２１】本発明によるＮＡＮＤ型マスクＲＯＭにお
いては、シリコン基板１の上にゲート絶縁膜２を形成
し、その上に例えばポリシリコンからなるワード線３を
形成し、このワード線３にアラインメントしてソース領
域とドレイン領域となる拡散領域４を形成し、その上に
層間絶縁膜６を形成し、この層間絶縁膜６にワード線３
の上に適宜の間隔をおいてコンタクトホール７を形成
し、その上に例えばタングステンシリサイド（ＷＳｉ）
からなる裏打ち配線８をワード線３と平行に、ワード線
３のチャネル部と重ならないように形成する。
いては、シリコン基板１の上にゲート絶縁膜２を形成
し、その上に例えばポリシリコンからなるワード線３を
形成し、このワード線３にアラインメントしてソース領
域とドレイン領域となる拡散領域４を形成し、その上に
層間絶縁膜６を形成し、この層間絶縁膜６にワード線３
の上に適宜の間隔をおいてコンタクトホール７を形成
し、その上に例えばタングステンシリサイド（ＷＳｉ）
からなる裏打ち配線８をワード線３と平行に、ワード線
３のチャネル部と重ならないように形成する。
【００２２】そしてこの適当間隔で形成された層間絶縁
膜６のコンタクトホール７の上には、裏打ち配線８が屈
曲して延在し、このコンタクトホール７を通してワード
線３と接続されている（以上図１（Ａ）参照）。
膜６のコンタクトホール７の上には、裏打ち配線８が屈
曲して延在し、このコンタクトホール７を通してワード
線３と接続されている（以上図１（Ａ）参照）。
【００２３】このＮＡＮＤ型マスクＲＯＭにプログラム
を書き込むためには、表面全体にフォトレジスト膜９を
形成し、書き込むべきセルのワード線３の上に開口１０
を形成し、この開口１０を通してワード線３の下に形成
されているチャネル部５に不純物イオン１１を注入して
そのセルのしきい値を変化させる。
を書き込むためには、表面全体にフォトレジスト膜９を
形成し、書き込むべきセルのワード線３の上に開口１０
を形成し、この開口１０を通してワード線３の下に形成
されているチャネル部５に不純物イオン１１を注入して
そのセルのしきい値を変化させる。
【００２４】このように、本発明によると、裏打ち配線
を形成した後でも不純物イオンを注入することによって
プログラムを書き込むことができ、短納期の要求に応え
ながらも、同時に高速アクセスの要求に応えることも可
能である（以上図１（Ｂ）参照）。
を形成した後でも不純物イオンを注入することによって
プログラムを書き込むことができ、短納期の要求に応え
ながらも、同時に高速アクセスの要求に応えることも可
能である（以上図１（Ｂ）参照）。
【００２５】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図２（Ａ）〜（Ｃ）は、第１実施例のマ
スクＲＯＭの説明図である。この図において、２１はシ
リコン基板、２２はフィールド酸化膜、２３はワード
線、２４は拡散領域、２５は第１の層間絶縁膜、２６は
裏打ち配線、２６−１は裏打ち配線の接続部、２７は第
２の層間絶縁膜である。この実施例のマスクＲＯＭの断
面図（図２（Ａ））とその平面図（図２（Ｂ））によっ
て、その構成と製造方法を説明する。
スクＲＯＭの説明図である。この図において、２１はシ
リコン基板、２２はフィールド酸化膜、２３はワード
線、２４は拡散領域、２５は第１の層間絶縁膜、２６は
裏打ち配線、２６−１は裏打ち配線の接続部、２７は第
２の層間絶縁膜である。この実施例のマスクＲＯＭの断
面図（図２（Ａ））とその平面図（図２（Ｂ））によっ
て、その構成と製造方法を説明する。
【００２６】第１工程 シリコン基板２１の表面を、シリコン窒化膜をマスクに
して熱酸化してフィールド酸化膜２２を形成する。メモ
リセルを形成する領域には、熱酸化によって厚さ２５０
Åのゲート絶縁膜を形成する。
して熱酸化してフィールド酸化膜２２を形成する。メモ
リセルを形成する領域には、熱酸化によって厚さ２５０
Åのゲート絶縁膜を形成する。
【００２７】第２工程 このフィールド酸化膜２２を含む全面にＣＶＤによって
厚さ２５００Åのポリシリコン膜を形成し、このポリシ
リコン膜をフォトリソグラフィー技術によってパターニ
ングして適宜の間隔で千鳥足状に折れ曲がる形状のワー
ド線（ゲート電極）２３を形成する。
厚さ２５００Åのポリシリコン膜を形成し、このポリシ
リコン膜をフォトリソグラフィー技術によってパターニ
ングして適宜の間隔で千鳥足状に折れ曲がる形状のワー
ド線（ゲート電極）２３を形成する。
【００２８】第３工程 フィールド酸化膜２２をマスクにして不純物を導入する
ことによって拡散領域２４を形成する。
ことによって拡散領域２４を形成する。
【００２９】第４工程 その上全体に熱酸化あるいはＣＶＤによって厚さ５００
Åの第１の層間絶縁膜２５を形成する。この第１の層間
絶縁膜２５の上の全面に、ＣＶＤによって厚さ３０００
Åのタングステンシリサイド（ＷＳｉ）膜を形成し、こ
のＷＳｉ膜をフォトリソグラフィー技術によってパター
ニングして、メモリセルの上ではワード線２３と重なら
ず、前記のワード線２３が折れ曲がる位置で、ワード線
２３が折れ曲がる方向とは逆の方向に千鳥足状に折れ曲
がる形状の裏打ち配線２６を形成する。なお、ワード線
２３と裏打ち線２６が重なりあう部分で、ワード線２３
と裏打ち線２６がコンタクトホール２６−１を通して接
続される。
Åの第１の層間絶縁膜２５を形成する。この第１の層間
絶縁膜２５の上の全面に、ＣＶＤによって厚さ３０００
Åのタングステンシリサイド（ＷＳｉ）膜を形成し、こ
のＷＳｉ膜をフォトリソグラフィー技術によってパター
ニングして、メモリセルの上ではワード線２３と重なら
ず、前記のワード線２３が折れ曲がる位置で、ワード線
２３が折れ曲がる方向とは逆の方向に千鳥足状に折れ曲
がる形状の裏打ち配線２６を形成する。なお、ワード線
２３と裏打ち線２６が重なりあう部分で、ワード線２３
と裏打ち線２６がコンタクトホール２６−１を通して接
続される。
【００３０】第５工程 特定のメモリセルのチャネル部に不純物をイオン注入し
て、ＭＯＳＦＥＴのしきい値（Ｖth）を変化することに
よってプログラミングする。この場合、不純物をイオン
注入するメモリセルのチャネル部に裏打ち配線２８が存
在しないから、リン（Ｐ）の場合、１８０ｋｅＶ程度の
加速エネルギーによってしきい値電圧Ｖthを変化するに
足る１×１０14ｃｍ-2オーダーのドーズ量での注入が可
能であり、通常の半導体装置の製造工程で用いられてい
るイオン注入装置によって不純物を打ち込むことができ
る。
て、ＭＯＳＦＥＴのしきい値（Ｖth）を変化することに
よってプログラミングする。この場合、不純物をイオン
注入するメモリセルのチャネル部に裏打ち配線２８が存
在しないから、リン（Ｐ）の場合、１８０ｋｅＶ程度の
加速エネルギーによってしきい値電圧Ｖthを変化するに
足る１×１０14ｃｍ-2オーダーのドーズ量での注入が可
能であり、通常の半導体装置の製造工程で用いられてい
るイオン注入装置によって不純物を打ち込むことができ
る。
【００３１】第６工程 その上にＣＶＤによって厚さ５０００ÅのＢＰＳＧから
なる第２の層間絶縁膜２７を形成し、この第２の層間絶
縁膜２７に第２のコンタクトホールを形成し、その上に
Ａｌ膜を形成しパターニングすることによってビット線
を形成する。そしてその上に、このＡｌ膜からなるビッ
ト線にストレスを与えないように４００℃以下の温度の
プラズマＣＶＤによってＳｉ3 Ｎ4 からなるパッシベー
ション膜を形成して完成する。
なる第２の層間絶縁膜２７を形成し、この第２の層間絶
縁膜２７に第２のコンタクトホールを形成し、その上に
Ａｌ膜を形成しパターニングすることによってビット線
を形成する。そしてその上に、このＡｌ膜からなるビッ
ト線にストレスを与えないように４００℃以下の温度の
プラズマＣＶＤによってＳｉ3 Ｎ4 からなるパッシベー
ション膜を形成して完成する。
【００３２】図２（Ｃ）は、図２（Ａ），（Ｂ）に示さ
れたこの実施例のマスクＲＯＭの回路構成図である。ワ
ード線（ゲート電極）２３と裏打ち配線２６が平行に、
かつ、チャネル領域を避けて配置され、適宜の間隔をお
いて電気的に並列接続されていることが示されている。
れたこの実施例のマスクＲＯＭの回路構成図である。ワ
ード線（ゲート電極）２３と裏打ち配線２６が平行に、
かつ、チャネル領域を避けて配置され、適宜の間隔をお
いて電気的に並列接続されていることが示されている。
【００３３】
【発明の効果】以上説明したように、本発明によると、
裏打ち配線を形成した後でも不純物イオンを注入するこ
とによってプログラムを書き込むことができるために、
裏打ち配線を形成した段階のマスクＲＯＭを同一の製造
工程によって多量に製造しておき、ユーザーから出され
る仕様に応じて選択的にイオン注入することによってプ
ログラムを書き込み、層間絶縁膜とＡｌ配線とパッシベ
ーション膜を形成してユーザーに供給することができる
ため、納期が短縮され、同時にワード線が低抵抗化する
ため高速アクセスの要求に応えることが可能である。
裏打ち配線を形成した後でも不純物イオンを注入するこ
とによってプログラムを書き込むことができるために、
裏打ち配線を形成した段階のマスクＲＯＭを同一の製造
工程によって多量に製造しておき、ユーザーから出され
る仕様に応じて選択的にイオン注入することによってプ
ログラムを書き込み、層間絶縁膜とＡｌ配線とパッシベ
ーション膜を形成してユーザーに供給することができる
ため、納期が短縮され、同時にワード線が低抵抗化する
ため高速アクセスの要求に応えることが可能である。
【図１】（Ａ），（Ｂ）は本発明の原理説明図である。
【図２】（Ａ）〜（Ｃ）は第１実施例のマスクＲＯＭの
説明図である。
説明図である。
【図３】（Ａ）〜（Ｃ）はマスクＲＯＭの要解決課題説
明図（１）である。
明図（１）である。
【図４】（Ａ），（Ｂ）はマスクＲＯＭの要解決課題説
明図（２）である。
明図（２）である。
１ シリコン基板 ２ ゲート絶縁膜 ３ ワード線 ４ 拡散領域 ５ チャネル部 ６ 層間絶縁膜 ７ コンタクトホール ８ 裏打ち配線 ９ フォトレジスト膜 １０ 開口 １１ 不純物イオン
Claims (2)
- 【請求項１】 ワード線と並列に電気的に接続される低
抵抗の裏打ち配線が、メモリセル領域内ではチャネル領
域と重ならないように形成されていることを特徴とする
マスクＲＯＭ。 - 【請求項２】 ワード線と並列に電気的に接続される低
抵抗の裏打ち配線をメモリセル領域内ではチャネル領域
と重ならないように形成し、特定のセルのチャネル領域
にイオンを注入することによってデータを書き込むこと
を特徴とするマスクＲＯＭの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085162A JPH05291537A (ja) | 1992-04-07 | 1992-04-07 | マスクｒｏｍおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085162A JPH05291537A (ja) | 1992-04-07 | 1992-04-07 | マスクｒｏｍおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291537A true JPH05291537A (ja) | 1993-11-05 |
Family
ID=13850974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085162A Withdrawn JPH05291537A (ja) | 1992-04-07 | 1992-04-07 | マスクｒｏｍおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102976B1 (ko) * | 2005-12-22 | 2012-01-10 | 매그나칩 반도체 유한회사 | 마스크롬의 제조방법 |
-
1992
- 1992-04-07 JP JP4085162A patent/JPH05291537A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102976B1 (ko) * | 2005-12-22 | 2012-01-10 | 매그나칩 반도체 유한회사 | 마스크롬의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |