JPH04354367A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04354367A JPH04354367A JP3155512A JP15551291A JPH04354367A JP H04354367 A JPH04354367 A JP H04354367A JP 3155512 A JP3155512 A JP 3155512A JP 15551291 A JP15551291 A JP 15551291A JP H04354367 A JPH04354367 A JP H04354367A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリに関し
、特に、いわゆるＳＯＩ構造のダイナミック半導体メモ
リに関するものである。
、特に、いわゆるＳＯＩ構造のダイナミック半導体メモ
リに関するものである。
【０００２】
【従来の技術】近年、ＭＯＳダイナミックＲＡＭにおい
ては、高集積化に伴いメモリセルのサイズが縮小される
につれて、α線によるメモリセルのデータの消失、すな
わちソフトエラーの防止が重要な課題となっている。そ
こで、このα線によるソフトエラーを防止するために、
多くの新しいメモリセル構造が提案されている。
ては、高集積化に伴いメモリセルのサイズが縮小される
につれて、α線によるメモリセルのデータの消失、すな
わちソフトエラーの防止が重要な課題となっている。そ
こで、このα線によるソフトエラーを防止するために、
多くの新しいメモリセル構造が提案されている。
【０００３】
【発明が解決しようとする課題】しかし、α線によるソ
フトエラーを防止するために従来提案されているメモリ
セル構造は、いずれもその実現に要するプロセスが複雑
であり、しかもこの複雑さはメモリセルのサイズの縮小
とともに増してしまうという問題があった。なお、特開
昭５９−１８８１６７号公報においては、ｎウエルとそ
の上に形成されたシリサイド層とのショットキー接合部
に電荷を面状に蓄積するようにしたＭＯＳダイナミック
ＲＡＭが開示されている。
フトエラーを防止するために従来提案されているメモリ
セル構造は、いずれもその実現に要するプロセスが複雑
であり、しかもこの複雑さはメモリセルのサイズの縮小
とともに増してしまうという問題があった。なお、特開
昭５９−１８８１６７号公報においては、ｎウエルとそ
の上に形成されたシリサイド層とのショットキー接合部
に電荷を面状に蓄積するようにしたＭＯＳダイナミック
ＲＡＭが開示されている。
【０００４】この発明は、上記課題を解決するためにな
されたもので、α線によるソフトエラーに対する耐性が
高く、しかも比較的簡単なプロセスで製造することがで
きる半導体メモリを提供することを目的とする。この発
明の他の目的は、高速動作が可能な半導体メモリを提供
することにある。
されたもので、α線によるソフトエラーに対する耐性が
高く、しかも比較的簡単なプロセスで製造することがで
きる半導体メモリを提供することを目的とする。この発
明の他の目的は、高速動作が可能な半導体メモリを提供
することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体メモリは、絶縁体（４、３）上に
形成され、第１の厚さを有する部分（５ａ）及び第１の
厚さよりも大きい第２の厚さを有する部分（５ｂ）を有
する単結晶半導体層（５）と、単結晶半導体層（５）の
第２の厚さを有する部分（５ｂ）の上に形成され、単結
晶半導体層（５）とショットキー接合を形成するワード
線（ＷＬ、ＷＬ´）と、単結晶半導体層（５）の第１の
厚さを有する部分（５ａ）に電気的に接続されたビット
線（ＢＬ）とを具備する。
に、この発明の半導体メモリは、絶縁体（４、３）上に
形成され、第１の厚さを有する部分（５ａ）及び第１の
厚さよりも大きい第２の厚さを有する部分（５ｂ）を有
する単結晶半導体層（５）と、単結晶半導体層（５）の
第２の厚さを有する部分（５ｂ）の上に形成され、単結
晶半導体層（５）とショットキー接合を形成するワード
線（ＷＬ、ＷＬ´）と、単結晶半導体層（５）の第１の
厚さを有する部分（５ａ）に電気的に接続されたビット
線（ＢＬ）とを具備する。
【０００６】
【作用】上述のように構成されたこの発明の半導体メモ
リによれば、絶縁体（４、３）上に形成された単結晶半
導体層（５）のうち第２の厚さを有する部分（５ｂ）を
三次元的な電荷蓄積領域として用いるとともに、この部
分（５ｂ）の単結晶半導体層（５）とワード線（ＷＬ、
ＷＬ´）とにより形成されるショットキーゲートＦＥＴ
（ＭＥＳＦＥＴ）をアクセストランジスタとして用いて
、電荷蓄積領域の電荷の出し入れを行うことができる。 すなわち、この発明の半導体メモリにおいては、単結晶
半導体層（５）のうち第２の厚さを有する部分（５ｂ）
から成る電荷蓄積領域と、単結晶半導体層（５）とワー
ド線（ＷＬ、ＷＬ´）とにより形成されるＭＥＳＦＥＴ
とによりメモリセルが形成される。
リによれば、絶縁体（４、３）上に形成された単結晶半
導体層（５）のうち第２の厚さを有する部分（５ｂ）を
三次元的な電荷蓄積領域として用いるとともに、この部
分（５ｂ）の単結晶半導体層（５）とワード線（ＷＬ、
ＷＬ´）とにより形成されるショットキーゲートＦＥＴ
（ＭＥＳＦＥＴ）をアクセストランジスタとして用いて
、電荷蓄積領域の電荷の出し入れを行うことができる。 すなわち、この発明の半導体メモリにおいては、単結晶
半導体層（５）のうち第２の厚さを有する部分（５ｂ）
から成る電荷蓄積領域と、単結晶半導体層（５）とワー
ド線（ＷＬ、ＷＬ´）とにより形成されるＭＥＳＦＥＴ
とによりメモリセルが形成される。
【０００７】この場合、このメモリセルは、絶縁体（４
、３）上に形成された単結晶半導体層（５）、すなわち
ＳＯＩにより形成されているので、本質的にα線による
ソフトエラーに対する耐性が高い。また、このＳＯＩ構
造においては、寄生容量が極めて少ないため高速動作が
可能であり、しかもアクセストランジスタとして用いら
れるＭＥＳＦＥＴは、従来のＭＯＳダイナミックＲＡＭ
においてアクセストランジスタとして用いられているＭ
ＯＳＦＥＴに比べて高速動作が可能である。さらに、こ
のようなＳＯＩ構造の半導体メモリは、半導体基板の貼
り合わせ技術を用いたＳＯＩ構造の形成方法と同様な方
法により、比較的簡単なプロセスで製造することができ
る。
、３）上に形成された単結晶半導体層（５）、すなわち
ＳＯＩにより形成されているので、本質的にα線による
ソフトエラーに対する耐性が高い。また、このＳＯＩ構
造においては、寄生容量が極めて少ないため高速動作が
可能であり、しかもアクセストランジスタとして用いら
れるＭＥＳＦＥＴは、従来のＭＯＳダイナミックＲＡＭ
においてアクセストランジスタとして用いられているＭ
ＯＳＦＥＴに比べて高速動作が可能である。さらに、こ
のようなＳＯＩ構造の半導体メモリは、半導体基板の貼
り合わせ技術を用いたＳＯＩ構造の形成方法と同様な方
法により、比較的簡単なプロセスで製造することができ
る。
【０００８】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。図１はこの
発明の一実施例によるダイナミックＲＡＭの平面図、図
２は図１の２−２線に沿っての断面図である。図１及び
図２において、符号１はシリコン（Ｓｉ）基板、２は多
結晶Ｓｉ膜、３は例えば厚いＳｉＯ２ 膜、４は薄いＳ
ｉＯ２ 膜、５は例えばｎ型の島状の単結晶Ｓｉ層を示
す。
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。図１はこの
発明の一実施例によるダイナミックＲＡＭの平面図、図
２は図１の２−２線に沿っての断面図である。図１及び
図２において、符号１はシリコン（Ｓｉ）基板、２は多
結晶Ｓｉ膜、３は例えば厚いＳｉＯ２ 膜、４は薄いＳ
ｉＯ２ 膜、５は例えばｎ型の島状の単結晶Ｓｉ層を示
す。
【０００９】単結晶Ｓｉ層５は長方形状の平面形状及び
逆Ｕ字状の断面形状を有し、後述のビット線ＢＬのコン
タクト部となるその中央部５ａは厚さが小さく、その両
側の部分５ｂは中央部５ａに比べて厚さが大きくなって
いる。また、この単結晶Ｓｉ層５の中央部５ａには、例
えばｎ＋ 型の拡散層６が形成されている。
逆Ｕ字状の断面形状を有し、後述のビット線ＢＬのコン
タクト部となるその中央部５ａは厚さが小さく、その両
側の部分５ｂは中央部５ａに比べて厚さが大きくなって
いる。また、この単結晶Ｓｉ層５の中央部５ａには、例
えばｎ＋ 型の拡散層６が形成されている。
【００１０】ＷＬ、ＷＬ´はワード線を示す。これらの
ワード線ＷＬ、ＷＬ´は、単結晶Ｓｉ層５の両側の厚さ
が大きい部分５ｂの上をそれぞれ通るように形成されて
いる。この場合、これらのワード線ＷＬ、ＷＬ´のそれ
ぞれと単結晶Ｓｉ層５とによりショットキー接合が形成
されている。これらのワード線ＷＬ、ＷＬ´の材料とし
ては、単結晶Ｓｉ層５とショットキー接合を形成するこ
とができる材料、例えば高融点金属や高融点金属シリサ
イド（例えば、白金シリサイド（ＰｔＳｉ））などが用
いられる。
ワード線ＷＬ、ＷＬ´は、単結晶Ｓｉ層５の両側の厚さ
が大きい部分５ｂの上をそれぞれ通るように形成されて
いる。この場合、これらのワード線ＷＬ、ＷＬ´のそれ
ぞれと単結晶Ｓｉ層５とによりショットキー接合が形成
されている。これらのワード線ＷＬ、ＷＬ´の材料とし
ては、単結晶Ｓｉ層５とショットキー接合を形成するこ
とができる材料、例えば高融点金属や高融点金属シリサ
イド（例えば、白金シリサイド（ＰｔＳｉ））などが用
いられる。
【００１１】符号７は例えばＳｉＯ２ 膜やリンシリケ
ートガラス（ＰＳＧ）膜のような層間絶縁膜を示す。こ
の層間絶縁膜７には、拡散層６の上の部分にコンタクト
ホールＣが形成されている。ＢＬはビット線を示す。こ
のビット線ＢＬは、コンタクトホールＣを通じて拡散層
６にオーミックコンタクトしている。このビット線ＢＬ
は、例えばアルミニウム（Ａｌ）膜により形成される。
ートガラス（ＰＳＧ）膜のような層間絶縁膜を示す。こ
の層間絶縁膜７には、拡散層６の上の部分にコンタクト
ホールＣが形成されている。ＢＬはビット線を示す。こ
のビット線ＢＬは、コンタクトホールＣを通じて拡散層
６にオーミックコンタクトしている。このビット線ＢＬ
は、例えばアルミニウム（Ａｌ）膜により形成される。
【００１２】この実施例においては、単結晶Ｓｉ層５の
厚い部分５ｂが電荷蓄積領域として用いられる。一方、
この厚い部分５ｂの単結晶Ｓｉ層５とその上に形成され
たワード線ＷＬまたはワード線ＷＬ´とにより形成され
るＭＥＳＦＥＴがアクセストランジスタとして用いられ
る。 そして、この単結晶Ｓｉ層５の厚い部分５ｂから成る１
個の電荷蓄積領域と、その上の部分に形成された１個の
ＭＥＳＦＥＴとにより、１個のメモリセルが形成されて
いる。この場合、Ｓｉ基板１及び多結晶Ｓｉ膜２がセル
プレートとして用いられ、このＳｉ基板１及び多結晶Ｓ
ｉ膜２とＳｉＯ２ 膜３、４と単結晶Ｓｉ層５の厚い部
分５ｂとによりキャパシタが形成されている。このキャ
パシタの容量は、ＳｉＯ２ 膜３、４の膜厚を変えるこ
とにより制御することができる。
厚い部分５ｂが電荷蓄積領域として用いられる。一方、
この厚い部分５ｂの単結晶Ｓｉ層５とその上に形成され
たワード線ＷＬまたはワード線ＷＬ´とにより形成され
るＭＥＳＦＥＴがアクセストランジスタとして用いられ
る。 そして、この単結晶Ｓｉ層５の厚い部分５ｂから成る１
個の電荷蓄積領域と、その上の部分に形成された１個の
ＭＥＳＦＥＴとにより、１個のメモリセルが形成されて
いる。この場合、Ｓｉ基板１及び多結晶Ｓｉ膜２がセル
プレートとして用いられ、このＳｉ基板１及び多結晶Ｓ
ｉ膜２とＳｉＯ２ 膜３、４と単結晶Ｓｉ層５の厚い部
分５ｂとによりキャパシタが形成されている。このキャ
パシタの容量は、ＳｉＯ２ 膜３、４の膜厚を変えるこ
とにより制御することができる。
【００１３】次に、上述のように構成されたこの実施例
によるダイナミックＲＡＭの製造方法について説明する
。まず、図３に示すように、ｎ型のＳｉ基板１１上に例
えばＳｉＯ２ 膜から成るマスク１２を形成する。この
マスク１２は、素子分離領域及び単結晶Ｓｉ層５の中央
部５ａに対応する部分が開口された形状を有する。図３
中の寸法ａ、ｂ、ｃは、それぞれ単結晶Ｓｉ層５の中央
部５ａの幅、単結晶Ｓｉ層５の厚い部分５ｂの幅及び素
子分離領域の幅に対応する。これらの寸法ａ、ｂ、ｃの
一例を挙げると、ａ＝１．５μｍ、ｂ＝１．０μｍ、ｃ
＝０．５μｍである。
によるダイナミックＲＡＭの製造方法について説明する
。まず、図３に示すように、ｎ型のＳｉ基板１１上に例
えばＳｉＯ２ 膜から成るマスク１２を形成する。この
マスク１２は、素子分離領域及び単結晶Ｓｉ層５の中央
部５ａに対応する部分が開口された形状を有する。図３
中の寸法ａ、ｂ、ｃは、それぞれ単結晶Ｓｉ層５の中央
部５ａの幅、単結晶Ｓｉ層５の厚い部分５ｂの幅及び素
子分離領域の幅に対応する。これらの寸法ａ、ｂ、ｃの
一例を挙げると、ａ＝１．５μｍ、ｂ＝１．０μｍ、ｃ
＝０．５μｍである。
【００１４】次に、このマスク１２を用いてＳｉ基板１
１を例えば反応性イオンエッチング（ＲＩＥ）法により
基板表面に対して垂直方向にエッチングする。このエッ
チングは、単結晶Ｓｉ層５の厚い部分５ｂの厚さと中央
部５ａの厚さとの差に相当する深さまで行う。これによ
って、図４に示すように、長方形状の断面形状を有する
溝１１ａ、１１ｂがＳｉ基板１１に形成される。これら
の溝１１ａ、１１ｂの深さは、例えば０．３〜１．０μ
ｍである。
１を例えば反応性イオンエッチング（ＲＩＥ）法により
基板表面に対して垂直方向にエッチングする。このエッ
チングは、単結晶Ｓｉ層５の厚い部分５ｂの厚さと中央
部５ａの厚さとの差に相当する深さまで行う。これによ
って、図４に示すように、長方形状の断面形状を有する
溝１１ａ、１１ｂがＳｉ基板１１に形成される。これら
の溝１１ａ、１１ｂの深さは、例えば０．３〜１．０μ
ｍである。
【００１５】次に、図５に示すように、少なくとも溝１
１ａの底部を覆うように、例えばＳｉＯ２ 膜から成る
マスク１３を形成する。次に、このマスク１３と先に形
成されたマスク１２とを用いてＳｉ基板１１を再びＲＩ
Ｅ法により基板表面に対して垂直方向にエッチングする
。このエッチングは、単結晶Ｓｉ層５の中央部５ａの厚
さに相当する深さだけ、例えば０．１〜０．２μｍだけ
行う。これによって、図６に示すように、溝１１ｂの深
さは、単結晶Ｓｉ層５の厚い部分５ｂの厚さと等しくな
る。
１ａの底部を覆うように、例えばＳｉＯ２ 膜から成る
マスク１３を形成する。次に、このマスク１３と先に形
成されたマスク１２とを用いてＳｉ基板１１を再びＲＩ
Ｅ法により基板表面に対して垂直方向にエッチングする
。このエッチングは、単結晶Ｓｉ層５の中央部５ａの厚
さに相当する深さだけ、例えば０．１〜０．２μｍだけ
行う。これによって、図６に示すように、溝１１ｂの深
さは、単結晶Ｓｉ層５の厚い部分５ｂの厚さと等しくな
る。
【００１６】次に、図７に示すように、マスク１２、１
３をエッチング除去する。次に、図８に示すように、Ｓ
ｉ基板１１の表面に熱酸化法により薄いＳｉＯ２ 膜４
を形成する。次に、図９に示すように、ＣＶＤ法により
Ｓｉ基板１１の全面にＳｉＯ２ 膜３を厚く形成して溝
１１ａ、１１ｂを埋め、さらにこのＳｉＯ２ 膜３上に
ＣＶＤ法により多結晶Ｓｉ膜２を厚く形成した後、この
多結晶Ｓｉ膜２の表面の平坦化及び研磨を行う。
３をエッチング除去する。次に、図８に示すように、Ｓ
ｉ基板１１の表面に熱酸化法により薄いＳｉＯ２ 膜４
を形成する。次に、図９に示すように、ＣＶＤ法により
Ｓｉ基板１１の全面にＳｉＯ２ 膜３を厚く形成して溝
１１ａ、１１ｂを埋め、さらにこのＳｉＯ２ 膜３上に
ＣＶＤ法により多結晶Ｓｉ膜２を厚く形成した後、この
多結晶Ｓｉ膜２の表面の平坦化及び研磨を行う。
【００１７】次に、図１０に示すように、この多結晶Ｓ
ｉ膜２の平坦化及び研磨された表面にＳｉ基板１を貼り
合わせる。次に、Ｓｉ基板１１をその裏面（多結晶Ｓｉ
膜２と反対側の主面）側から、ＳｉＯ２ 膜４が露出す
るまで研磨する。この研磨時には、ＳｉＯ２ 膜４が研
磨ストッパーとして働く。このようにして、図１１に示
すように、Ｓｉ基板１１の一部から成る島状の単結晶Ｓ
ｉ層５がＳｉＯ２ 膜４、３上に形成され、ＳＯＩ構造
が形成される。なお、ＳｉＯ２ 膜４上にさらにＳｉ３
Ｎ４ 膜を形成し、これらのＳｉ３Ｎ４ 膜及びＳｉ
Ｏ２ 膜４を二段構造の研磨ストッパーとして用いるこ
とも可能である。
ｉ膜２の平坦化及び研磨された表面にＳｉ基板１を貼り
合わせる。次に、Ｓｉ基板１１をその裏面（多結晶Ｓｉ
膜２と反対側の主面）側から、ＳｉＯ２ 膜４が露出す
るまで研磨する。この研磨時には、ＳｉＯ２ 膜４が研
磨ストッパーとして働く。このようにして、図１１に示
すように、Ｓｉ基板１１の一部から成る島状の単結晶Ｓ
ｉ層５がＳｉＯ２ 膜４、３上に形成され、ＳＯＩ構造
が形成される。なお、ＳｉＯ２ 膜４上にさらにＳｉ３
Ｎ４ 膜を形成し、これらのＳｉ３Ｎ４ 膜及びＳｉ
Ｏ２ 膜４を二段構造の研磨ストッパーとして用いるこ
とも可能である。
【００１８】次に、図１２に示すように、単結晶Ｓｉ層
５の中央部５ａに例えばヒ素（Ａｓ）のようなｎ型不純
物を高濃度にイオン注入し、さらに注入不純物の電気的
活性化を図るための熱処理を行って拡散層６を形成する
。次に、例えばスパッタ法や蒸着法により、単結晶Ｓｉ
層５とショットキー接合を形成することができる材料の
膜を全面に形成した後、この膜をエッチングにより所定
形状にパターニングしてワード線ＷＬ、ＷＬ´を形成す
る。
５の中央部５ａに例えばヒ素（Ａｓ）のようなｎ型不純
物を高濃度にイオン注入し、さらに注入不純物の電気的
活性化を図るための熱処理を行って拡散層６を形成する
。次に、例えばスパッタ法や蒸着法により、単結晶Ｓｉ
層５とショットキー接合を形成することができる材料の
膜を全面に形成した後、この膜をエッチングにより所定
形状にパターニングしてワード線ＷＬ、ＷＬ´を形成す
る。
【００１９】次に、図２に示すように、ＣＶＤ法により
全面に層間絶縁膜７を形成した後、この層間絶縁膜７の
うち拡散層６の上側の部分をエッチング除去してコンタ
クトホールＣを形成する。次に、例えばスパッタ法や蒸
着法により全面にＡｌ膜を形成した後、このＡｌ膜をエ
ッチングにより所定形状にパターニングして、コンタク
トホールＣを通じて拡散層６にコンタクトしたビット線
ＢＬを形成する。この後、パッシベーション膜（図示せ
ず）を全面に形成して、目的とするダイナミックＲＡＭ
を完成させる。
全面に層間絶縁膜７を形成した後、この層間絶縁膜７の
うち拡散層６の上側の部分をエッチング除去してコンタ
クトホールＣを形成する。次に、例えばスパッタ法や蒸
着法により全面にＡｌ膜を形成した後、このＡｌ膜をエ
ッチングにより所定形状にパターニングして、コンタク
トホールＣを通じて拡散層６にコンタクトしたビット線
ＢＬを形成する。この後、パッシベーション膜（図示せ
ず）を全面に形成して、目的とするダイナミックＲＡＭ
を完成させる。
【００２０】次に、この実施例によるダイナミックＲＡ
Ｍの動作について説明する。今、図１及び図２において
、単結晶Ｓｉ層５の厚い部分５ｂから成る電荷蓄積領域
と、この部分５ｂの単結晶Ｓｉ層５とその上のワード線
ＷＬとにより形成されたＭＥＳＦＥＴとから成るメモリ
セルに関してデータの読み出し及び書き込みを行う場合
を考える。
Ｍの動作について説明する。今、図１及び図２において
、単結晶Ｓｉ層５の厚い部分５ｂから成る電荷蓄積領域
と、この部分５ｂの単結晶Ｓｉ層５とその上のワード線
ＷＬとにより形成されたＭＥＳＦＥＴとから成るメモリ
セルに関してデータの読み出し及び書き込みを行う場合
を考える。
【００２１】まず、書き込みを行う方法について説明す
る。ワード線ＷＬが０Ｖにバイアスされている場合には
、このワード線ＷＬとのショットキー接合部における単
結晶Ｓｉ層５中に形成される空乏層（図２において破線
で示す）の広がりは非常に小さい。この時には、ビット
線ＢＬに印加される電圧は、ｎ＋ 型の拡散層６を介し
てｎ型の単結晶Ｓｉ層５の厚い部分５ｂ、すなわち電荷
蓄積領域に容易に伝達される。
る。ワード線ＷＬが０Ｖにバイアスされている場合には
、このワード線ＷＬとのショットキー接合部における単
結晶Ｓｉ層５中に形成される空乏層（図２において破線
で示す）の広がりは非常に小さい。この時には、ビット
線ＢＬに印加される電圧は、ｎ＋ 型の拡散層６を介し
てｎ型の単結晶Ｓｉ層５の厚い部分５ｂ、すなわち電荷
蓄積領域に容易に伝達される。
【００２２】ここで、メモリセルにデータの書き込みを
行うためにビット線ＢＬを正にバイアスすると、単結晶
Ｓｉ層５の厚い部分５ｂから成る電荷蓄積領域からビッ
ト線ＢＬ側に電子が移動し、その結果、この電荷蓄積領
域は電子の空乏状態となる。
行うためにビット線ＢＬを正にバイアスすると、単結晶
Ｓｉ層５の厚い部分５ｂから成る電荷蓄積領域からビッ
ト線ＢＬ側に電子が移動し、その結果、この電荷蓄積領
域は電子の空乏状態となる。
【００２３】このようにビット線ＢＬを正にバイアスし
たままの状態でワード線ＷＬを負にバイアスすると、シ
ョットキー接合部の空乏層は図２において二点鎖線で示
すように広がってＳｉＯ２ 膜４に接触し、ピンチオフ
状態となる。この状態では、ビット線ＢＬに印加される
電圧は、単結晶Ｓｉ層５の厚い部分５ｂ、すなわち電荷
蓄積領域に伝達されない。従って、この状態では、ビッ
ト線ＢＬの電位が変化しても電荷蓄積領域内の電荷蓄積
状態に影響は生じない。
たままの状態でワード線ＷＬを負にバイアスすると、シ
ョットキー接合部の空乏層は図２において二点鎖線で示
すように広がってＳｉＯ２ 膜４に接触し、ピンチオフ
状態となる。この状態では、ビット線ＢＬに印加される
電圧は、単結晶Ｓｉ層５の厚い部分５ｂ、すなわち電荷
蓄積領域に伝達されない。従って、この状態では、ビッ
ト線ＢＬの電位が変化しても電荷蓄積領域内の電荷蓄積
状態に影響は生じない。
【００２４】このようにして、電荷蓄積領域に電荷が蓄
積されていない状態が実現され、これがメモリセルに例
えばデータ“１”が書き込まれた状態である。この場合
には、電荷蓄積領域に電荷が蓄積された状態がデータ“
０”が書き込まれた状態となる。
積されていない状態が実現され、これがメモリセルに例
えばデータ“１”が書き込まれた状態である。この場合
には、電荷蓄積領域に電荷が蓄積された状態がデータ“
０”が書き込まれた状態となる。
【００２５】次に、読み出し時には、ビット線ＢＬをフ
ローティングとした状態で、ワード線ＷＬを接地電位（
ＯＶ）としてピンチオフ状態を解除する。すると、ビッ
ト線ＢＬは、単結晶Ｓｉ層５の厚い部分５ｂから成る電
荷蓄積領域内の電荷量に応じた電位となる。従って、こ
れによりビット線ＢＬに流れる電流と基準ビット線を流
れる電流との差を従来のＭＯＳダイナミックＲＡＭと同
様にして検出することにより、メモリセルのデータを読
み出すことができる。図１３に、５Ｖ電源を用いた場合
におけるこの実施例によるダイナミックＲＡＭのタイミ
ング図の一例を示す。この図１３はデータ“１”の書き
込み及び読み出しを行う場合についてのものであるが、
データ“０”の書き込み及び読み出しを行う場合につい
ても同様である。
ローティングとした状態で、ワード線ＷＬを接地電位（
ＯＶ）としてピンチオフ状態を解除する。すると、ビッ
ト線ＢＬは、単結晶Ｓｉ層５の厚い部分５ｂから成る電
荷蓄積領域内の電荷量に応じた電位となる。従って、こ
れによりビット線ＢＬに流れる電流と基準ビット線を流
れる電流との差を従来のＭＯＳダイナミックＲＡＭと同
様にして検出することにより、メモリセルのデータを読
み出すことができる。図１３に、５Ｖ電源を用いた場合
におけるこの実施例によるダイナミックＲＡＭのタイミ
ング図の一例を示す。この図１３はデータ“１”の書き
込み及び読み出しを行う場合についてのものであるが、
データ“０”の書き込み及び読み出しを行う場合につい
ても同様である。
【００２６】以上のように、この実施例によるダイナミ
ックＲＡＭによれば、メモリセルがＳＯＩ構造を有する
ので、α線によるソフトエラーに対する耐性が高い。ま
た、同様の理由でメモリセル部の寄生容量が極めて少な
く、しかもこのメモリセルにおいてアクセストランジス
タとして用いられるＭＥＳＦＥＴは本来高速動作が可能
なものである。従って、この実施例によるダイナミック
ＲＡＭは、高速動作が可能である。
ックＲＡＭによれば、メモリセルがＳＯＩ構造を有する
ので、α線によるソフトエラーに対する耐性が高い。ま
た、同様の理由でメモリセル部の寄生容量が極めて少な
く、しかもこのメモリセルにおいてアクセストランジス
タとして用いられるＭＥＳＦＥＴは本来高速動作が可能
なものである。従って、この実施例によるダイナミック
ＲＡＭは、高速動作が可能である。
【００２７】さらに、この実施例によるダイナミックＲ
ＡＭは、従来の半導体基板の貼り合わせ技術を用いたＳ
ＯＩ構造の形成方法と同様な方法により、比較的簡単な
プロセスで製造することができる。この実施例によるダ
イナミックＲＡＭにおいては、メモリセルのサイズを６
４メガビットのダイナミックＲＡＭに相当するサイズ、
例えば１．５μｍ×１．５μｍ＝２．２５μｍ２ 程度
とすることができる。従って、ＳＯＩ構造を有する６４
メガビットのダイナミックＲＡＭを実現することができ
る。なお、この実施例によるダイナミックＲＡＭにおい
て、ワード線ＷＬ、ＷＬ´を図２において一点鎖線で示
すように単結晶Ｓｉ層５の中央部５ａと重なるように形
成することも可能である。
ＡＭは、従来の半導体基板の貼り合わせ技術を用いたＳ
ＯＩ構造の形成方法と同様な方法により、比較的簡単な
プロセスで製造することができる。この実施例によるダ
イナミックＲＡＭにおいては、メモリセルのサイズを６
４メガビットのダイナミックＲＡＭに相当するサイズ、
例えば１．５μｍ×１．５μｍ＝２．２５μｍ２ 程度
とすることができる。従って、ＳＯＩ構造を有する６４
メガビットのダイナミックＲＡＭを実現することができ
る。なお、この実施例によるダイナミックＲＡＭにおい
て、ワード線ＷＬ、ＷＬ´を図２において一点鎖線で示
すように単結晶Ｓｉ層５の中央部５ａと重なるように形
成することも可能である。
【００２８】図１４はこの発明の他の実施例によるダイ
ナミックＲＡＭを示す。図１４に示すように、この実施
例によるダイナミックＲＡＭにおいては、上記実施例に
よるダイナミックＲＡＭと、単結晶Ｓｉ層５の断面形状
が異なっている。すなわち、この実施例においては、単
結晶Ｓｉ層５の両側の厚い部分５ｂは下側に向かって幅
が広くなっており、従って断面積が大きくなっている。 その他の構成は上記実施例と同様であるので説明を省略
する。
ナミックＲＡＭを示す。図１４に示すように、この実施
例によるダイナミックＲＡＭにおいては、上記実施例に
よるダイナミックＲＡＭと、単結晶Ｓｉ層５の断面形状
が異なっている。すなわち、この実施例においては、単
結晶Ｓｉ層５の両側の厚い部分５ｂは下側に向かって幅
が広くなっており、従って断面積が大きくなっている。 その他の構成は上記実施例と同様であるので説明を省略
する。
【００２９】この図１４に示す実施例によれば、回路パ
ターンの寸法を同一とした場合、上記実施例に比べてメ
モリセルの電荷蓄積領域の体積を大きくすることができ
、従ってその分だけ蓄積電荷量を大きくすることができ
る。これによって、α線によるソフトエラーに対する耐
性を一層向上させることができる。
ターンの寸法を同一とした場合、上記実施例に比べてメ
モリセルの電荷蓄積領域の体積を大きくすることができ
、従ってその分だけ蓄積電荷量を大きくすることができ
る。これによって、α線によるソフトエラーに対する耐
性を一層向上させることができる。
【００３０】図１５はこの発明のさらに他の実施例によ
るダイナミックＲＡＭを示す。図１５において、符号２
１は単結晶Ｓｉ層、２２はＳｉＯ２膜、２３は単結晶Ｓ
ｉ層、２４はＳｉＯ２ 膜、２５は単結晶Ｓｉ層を示す
。この図１５に示す実施例においては、単結晶Ｓｉ層２
１が実質的な電荷蓄積領域となる。この場合、単結晶Ｓ
ｉ層２１は、上記実施例で述べたと同様なＳｉ基板の貼
り合わせ技術を利用して形成することができる。また、
単結晶Ｓｉ層２２は、単結晶Ｓｉ層２１及びＳｉＯ２
膜４の全面にＳｉＯ２ 膜２２を形成した後、このＳｉ
Ｏ２ 膜２２の所定部分をエッチングにより開口し、こ
の開口された部分に単結晶Ｓｉ膜２３を埋め込むことに
より形成することができる。単結晶Ｓｉ層２５も同様に
して形成することができる。この図１５に示す実施例に
よっても、上記実施例と同様な利点を得ることができる
。
るダイナミックＲＡＭを示す。図１５において、符号２
１は単結晶Ｓｉ層、２２はＳｉＯ２膜、２３は単結晶Ｓ
ｉ層、２４はＳｉＯ２ 膜、２５は単結晶Ｓｉ層を示す
。この図１５に示す実施例においては、単結晶Ｓｉ層２
１が実質的な電荷蓄積領域となる。この場合、単結晶Ｓ
ｉ層２１は、上記実施例で述べたと同様なＳｉ基板の貼
り合わせ技術を利用して形成することができる。また、
単結晶Ｓｉ層２２は、単結晶Ｓｉ層２１及びＳｉＯ２
膜４の全面にＳｉＯ２ 膜２２を形成した後、このＳｉ
Ｏ２ 膜２２の所定部分をエッチングにより開口し、こ
の開口された部分に単結晶Ｓｉ膜２３を埋め込むことに
より形成することができる。単結晶Ｓｉ層２５も同様に
して形成することができる。この図１５に示す実施例に
よっても、上記実施例と同様な利点を得ることができる
。
【００３１】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、図９に示す工程において、ＳｉＯ
２ 膜３の膜厚を比較的小さめに選んで溝１１ａがこの
ＳｉＯ２ 膜３により完全に埋められないようにし、そ
の後に多結晶Ｓｉ膜２を形成することにより、この多結
晶Ｓｉ膜２が溝１１ａの内部にも形成されるようにする
ことも可能である。
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、図９に示す工程において、ＳｉＯ
２ 膜３の膜厚を比較的小さめに選んで溝１１ａがこの
ＳｉＯ２ 膜３により完全に埋められないようにし、そ
の後に多結晶Ｓｉ膜２を形成することにより、この多結
晶Ｓｉ膜２が溝１１ａの内部にも形成されるようにする
ことも可能である。
【００３２】
【発明の効果】以上述べたように、この発明によれば、
α線によるソフトエラーに対する耐性が高く、高速動作
が可能であり、しかも比較的簡単なプロセスで製造する
ことができる半導体メモリを実現することができる。
α線によるソフトエラーに対する耐性が高く、高速動作
が可能であり、しかも比較的簡単なプロセスで製造する
ことができる半導体メモリを実現することができる。
【図１】この発明の一実施例によるダイナミックＲＡＭ
の要部を示す平面図である。
の要部を示す平面図である。
【図２】図１の２−２線に沿っての断面図である。
【図３】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図５】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図８】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図９】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１０】図１及び図２に示すダイナミックＲＡＭの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１１】図１及び図２に示すダイナミックＲＡＭの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１２】図１及び図２に示すダイナミックＲＡＭの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１３】図１及び図２に示すダイナミックＲＡＭのタ
イミング図の一例である。
イミング図の一例である。
【図１４】この発明の他の実施例を説明するための断面
図である。
図である。
【図１５】この発明のさらに他の実施例を説明するため
の断面図である。
の断面図である。
１ Ｓｉ基板
２ 多結晶Ｓｉ膜
３ ＳｉＯ２ 膜
４ ＳｉＯ２ 膜
５ 単結晶Ｓｉ層
６ 拡散層
ＷＬ、ＷＬ´ ワード線
ＢＬ ビット線
１１ Ｓｉ基板
１２、１３ マスク
Claims (1)
- 【請求項１】 絶縁体上に形成され、第１の厚さを有
する部分及び上記第１の厚さよりも大きい第２の厚さを
有する部分を有する単結晶半導体層と、上記単結晶半導
体層の上記第２の厚さを有する部分の上に形成され、上
記単結晶半導体層とショットキー接合を形成するワード
線と、上記単結晶半導体層の上記第１の厚さを有する部
分に電気的に接続されたビット線とを具備する半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03155512A JP3103900B2 (ja) | 1991-05-31 | 1991-05-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03155512A JP3103900B2 (ja) | 1991-05-31 | 1991-05-31 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04354367A true JPH04354367A (ja) | 1992-12-08 |
| JP3103900B2 JP3103900B2 (ja) | 2000-10-30 |
Family
ID=15607676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03155512A Expired - Fee Related JP3103900B2 (ja) | 1991-05-31 | 1991-05-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3103900B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0997947A1 (en) * | 1998-10-30 | 2000-05-03 | International Business Machines Corporation | Trench capacitor DRAM cell |
| JP2009267354A (ja) * | 2008-04-24 | 2009-11-12 | Hynix Semiconductor Inc | 半導体素子の製造方法及び半導体記憶装置 |
-
1991
- 1991-05-31 JP JP03155512A patent/JP3103900B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0997947A1 (en) * | 1998-10-30 | 2000-05-03 | International Business Machines Corporation | Trench capacitor DRAM cell |
| JP2009267354A (ja) * | 2008-04-24 | 2009-11-12 | Hynix Semiconductor Inc | 半導体素子の製造方法及び半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3103900B2 (ja) | 2000-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |