JPH11274425A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチ型キャパシタの電極面積を改善し、
大きなセルキャパシタンスを得るトレンチ構造を有する
半導体記憶装置およびその製造方法を提供すること。 【解決手段】 半導体基板１上に第１のトレンチ５を形
成し、第１のトレンチ５の側壁部に素子分離用のカラー
７を形成する。続いて第１のトレンチ５の底部に第２の
トレンチ８を形成した後、アニールして第２のトレンチ
８の開口部周辺を順テーパ状に加工する。第１および第
２のトレンチにキャパシタを形成する。したがって、第
２のトレンチの開口部周辺が大きくなり、このトレンチ
内部に形成されるキャパシタの電極面積が大きくなり、
セルキャパシタンスが改善される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、トレンチ型キャ
パシタを有する半導体記憶装置およびその製造方法に関
する。

【０００２】

【従来の技術】一般に、トレンチ型キャパシタを有する
半導体記憶装置において、キャパシタの一方の電極をな
すプレート電極（Burried Plate ）は、半導体基板上に
掘られたトレンチの内壁に不純物を拡散させて形成さ
れ、その不純物濃度は、セルキャパシタンスの低下を防
ぐために高く設定される。従来から、このプレート電極
の形成方法として、トレンチの内壁にＡｓＳＧなどの固
相拡散源を堆積させ、この固相拡散源を半導体基板中に
熱拡散させる固相拡散法と、ＡｓＨ３などの気相拡散源
を用いた気相拡散法がある。固相拡散法によれば、メモ
リセルのサイズの縮小に伴ってトレンチの径が小さくな
ると、トレンチの内壁に必要な膜厚の固相拡散源を堆積
させることが困難となり、プレート電極の不純物濃度を
高くすることが困難となる。これに対して気相拡散法に
よれば、トレンチの径の大きさによらず、高濃度のプレ
ート電極を形成することができる。

【０００３】気相拡散法によりプレート電極を形成する
場合、半導体基板の表面付近に形成されるセルトランジ
スタに対する気相拡散を阻止して、プレート電極とセル
トランジスタとを電気的に絶縁するため、トレンチの上
部側に素子分離用のカラー(Collar)を形成する必要があ
る。このため、１度のエッチングでトレンチを形成する
のではなく、２度に分けてトレンチをエッチングする方
法が採られる。すなわち、まず、カラーを形成する必要
のある所定の深さまで半導体基板を堀って上部トレンチ
を形成する。次に、例えば有機オキシシランを原料とす
る減圧ＣＶＤ法によりシリコン酸化膜（以下、「ＴＥＯ
Ｓ」と記す）を堆積させてアニールを行なった後、トレ
ンチ側壁部のＴＥＯＳを残してエッチングし、上部トレ
ンチの側壁部にＴＥＯＳからなるカラーを形成する。次
に、上部トレンチの底部を掘って下部トレンチを形成
し、例えばウェットエッチングにより堆積物の除去処理
を行う。この後、気相拡散法により、カラーに覆われて
いない下部トレンチの内壁部に不純物を拡散させてプレ
ート電極を形成し、キャパシタ誘電膜の成膜や、ストレ
ージ電極となるアモルファスシリコンの埋め込みなどを
行って、トレンチ型キャパシタを形成する。

【０００４】

【発明が解決しようとする課題】ところで、気相拡散法
を用いた上述のトレンチ型キャパシタの形成過程におい
て、後述する図５に示されるように、下部トレンチ８Ａ
を形成した後に行われる堆積物の除去処理の際に、カラ
ーをなすＴＥＯＳ（酸化膜７）の一部もエッチングさ
れ、カラーの側壁が後退する。この結果、下部トレンチ
８Ａの側壁面がカラー（酸化膜７）の側壁面より内側と
なり、トレンチ内の側壁に段差が生じる。また、下部ト
レンチ８Ａの内径は、上部トレンチ５の内径に制約され
て小さくなる。このため、下部トレンチ８Ａの内壁に形
成されるプレート電極と、このトレンチに埋め込まれる
ストレージ電極との対向面積が小さくなり、セルのキャ
パシタンスが低下するという問題がある。また、トレン
チ内にストレージ電極として埋め込まれるアモルファス
シリコンなどの埋め込み形状が悪くなり、ストレージ電
極の電気抵抗が上昇するという問題もある。

【０００５】この発明は、上記事情を考慮してなされた
もので、トレンチ型キャパシタの電極面積を改善し、大
きなセルキャパシタンスを得ることのできるトレンチキ
ャパシタ構造を有する半導体記憶装置およびその製造方
法を提供することを目的としている。

【０００６】

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、トレンチキャパシタを有する半導体記憶装
置において、上記トレンチキャパシタは、半導体基板
と、上記半導体基板に形成された第１のトレンチと、上
記第１のトレンチの側壁部に形成された絶縁膜と、上記
第１のトレンチの底部に形成され、開口部が順テーパ状
に加工された第２のトレンチと、上記第２のトレンチの
内壁に沿って形成された第１のキャパシタ電極と、上記
第１のキャパシタ電極の表面に形成された誘電体膜と、
上記第２のトレンチに埋め込まれた第２のキャパシタ電
極と、を有することを特徴とする。上記絶縁膜は、例え
ば熱酸化膜からなる。

【０００７】また、この発明にかかる半導体記憶装置の
製造方法は、トレンチキャパシタを有する半導体記憶装
置の製造方法において、上記トレンチキャパシタの製造
工程が、半導体基板上に第１のトレンチを形成する工程
と、上記第１のトレンチの側壁部に絶縁膜を形成する工
程と、上記第１のトレンチの底部に第２のトレンチを形
成する工程と、水素アニールして上記第２のトレンチの
開口部を順テーパ状に加工する工程と、上記第２のトレ
ンチの内壁に不純物拡散層からなる第１のキャパシタ電
極を形成する工程と、上記第２のトレンチの表面に誘電
体膜を形成する工程と、上記第２のトレンチに第２のキ
ャパシタ電極を埋め込んで形成する工程と、を有するこ
とを特徴とする。また、上記絶縁膜は、例えば上記第１
のトレンチの側壁部を熱酸化して形成する。

【０００８】この発明にかかる半導体記憶装置およびそ
の製造方法によれば、水素アニールを行うことにより第
１のトレンチの底部に形成される第２のトレンチの開口
部を順テーパ状に加工したので、プレート電極とストレ
ージ電極との対向面積が改善され、大きなセルキャパシ
タンスを得ることができる。また、開口部が拡がること
で第２のトレンチ内部にストレージ電極を確実に埋め込
むことができ、ストレージ電極の電気抵抗を低下させる
ことができる。

【０００９】また、上記第１のトレンチの側壁部を熱酸
化して上記絶縁膜をカラー(Collar)として形成すること
により、第１のトレンチの側壁部にＴＥＯＳを堆積して
絶縁膜を形成する場合に比較して、絶縁膜が形成された
後の上部トレンチ径を改善することができる。また、熱
酸化膜はＴＥＯＳに比較してエッチングレートが小さい
ため、堆積物除去などの後処理によるカラーの後退量を
低減させることができる。したがって、第１のトレンチ
の底部に第２のトレンチを形成する際の処理上の負担を
軽減することができ、第２のトレンチを容易に形成する
ことができる。

【００１０】また、上記絶縁膜を形成する工程と上記第
２のトレンチを形成する工程との間に、上記第１のトレ
ンチの側壁部に形成された絶縁膜を覆うように窒化膜を
形成する工程を設けてもよい。これにより、堆積物除去
処理などによるカラーの後退を防ぐことができる。した
がって、カラーをゲート絶縁膜とする寄生ＭＯＳトラン
ジスタのしきい値を高く維持することができ、この寄生
ＭＯＳトランジスタが介在するいわゆるバーティカルリ
ーク（セルトランジスタのドレインとプレート電極との
間のリーク）の発生を抑えることができる。

【００１１】

【発明の実施の形態】実施の形態１．以下、図１ないし
図９を参照しながら、トレンチキャパシタ構造に着目し
て、この発明の実施の形態１にかかる半導体記憶装置の
製造工程を説明する。

【００１２】図１に示すように、シリコン基板などの半
導体基板１の主面を酸化して例えば膜厚６０オングスト
ロームの酸化膜２(Pad Oxide) を形成した後、例えば膜
厚２２００オングストロームの窒化膜３(Pad SiN) と、
例えば膜厚７０００オングストロームの酸化膜４(TEOS)
とを堆積する。続いて、酸化膜４の上にレジスト（図示
なし）を塗布して、例えばフォトリソグラフィ法を用い
てレジストにトレンチパターンを形成する。続いて、ト
レンチパターンが形成されたレジストをマスク材とし
て、例えばＲＩＥ(Reactive Ion Etching)法により酸化
膜４(TEOS)、窒化膜３(Pad SiN) および酸化膜２(Pad O
xide) をエッチングする。続いて、レジストを剥離し、
酸化膜２、窒化膜３および酸化膜４をマスク材として、
例えばＲＩＥ法により、例えば深さ１．５ミクロン程の
上部トレンチ５（第１のトレンチ）を形成する。この
後、例えば希弗酸処理によりエッチング時の堆積物を除
去する。以上により、半導体基板１に上部トレンチ５
（第１のトレンチ）が形成される。

【００１３】次に、図２に示すように、上部トレンチ５
の内壁を酸化して、例えば膜厚５０オングストローム程
の酸化膜６を形成した後、素子分離用のカラー（絶縁
膜）となる例えば膜厚３６０オングストローム程の酸化
膜７(TEOS)を堆積する。続いて、アニール（Collar TEO
S Anneal処理）を行った後、図３に示すように、上部ト
レンチ５の側壁部の酸化膜７を残して、例えばＲＩＥ法
により酸化膜７をエッチングする。以上により、上部ト
レンチ５の側壁部のみに素子分離用のカラー（酸化膜
７）が形成される。

【００１４】次に、図４に示すように、酸化膜４，７，
６をマスクとして例えばＲＩＥ法により上部トレンチ５
の底部をエッチングし、例えば深さ７ミクロン程の下部
トレンチ８Ａ（第２のトレンチ）を形成する。下部トレ
ンチ８Ａの径は、上部トレンチ５のそれよりカラー７の
厚み分小さい。この後、例えば希弗酸処理を行い、エッ
チング時の堆積物を除去する。このとき、図５に示すよ
うに、カラー（酸化膜７）の一部もエッチングされるの
で、下部トレンチ８Ａの側壁面に対してカラー（酸化膜
７）の側壁面が後退する。以上により、カラー（酸化膜
７）より内側に開口部コーナー８ａを有する下部トレン
チ８Ａが形成される。

【００１５】次に、例えば１０００[ ℃] 、３０[ 分]
、３８０[Torr] の条件で水素アニールを行ない、シ
リコンマイグレーションを発生させる。これにより、図
６に示すように、カラー（酸化膜７）より内側にある下
部トレンチ８Ａの開口部コーナー８ａを順テーパ状に加
工し、下部トレンチ８Ａの開口部を広げる。この場合、
下部トレンチ８Ａの内径は、シリコンマイグレーション
の発生の度合いに応じて、開口部付近ほど大きくなる。
以上により、順テーパ状の開口部を有する下部トレンチ
８Ａが形成される。開口部コーナー８ａを順テーパ状に
加工するための水素アニールの好ましい条件の一例とし
て、ガス圧が１０〜３８０[Torr]、温度が９００〜１０
００[ ℃] の範囲に設定される次に、気相拡散法によ
り、下部トレンチ８Ａの内壁にシランやヒ素などの気相
拡散源を拡散させて、ｎ＋型拡散源からなるプレート電
極２０（第１のキャパシタ電極）を形成する。プレート
電極２０は、例えば半導体基板１に形成された拡散層
（図示なし）により連結されて、複数のメモリセルに共
通の電極となる。また、上部トレンチ５の側壁部に形成
されたカラー（酸化膜７）により、この上部トレンチ５
の周辺のセルトランジスタ（図示なし）に対する気相拡
散が阻止される。この結果、プレート電極２０は、セル
トランジスタから隔たった下部トレンチ８Ａの内壁に沿
って形成され、セルトランジスタのソース・ドレインと
電気的に絶縁される。

【００１６】次に、図７に示すように、プレート電極２
０の表面（下部トレンチ８Ａの内壁面）に例えば膜厚８
０オングストローム程のＮＯ膜からなるキャパシタ誘電
体膜２１（誘電体膜）を形成した後、例えばＡｓ（ヒ
素）がドーピングされたアモルファスシリコンをトレン
チ内部に埋め込んでストレージ電極２２（第２のキャパ
シタ電極）を形成する。以上により、上部トレンチ５お
よび下部トレンチ８Ａの内部にキャパシタを形成する。

【００１７】この後、通常のＤＲＡＭプロセスを経て、
ＤＲＡＭが完成する。具体的には、図８に示すように、
シリコン界面から例えば１０００オングストローム程エ
ッチバックして、上部トレンチ５に形成されたカラー上
部の酸化膜６および７を除去した後、素子分離領域ＩＲ
を形成して、セルトランジスタＴ（ソース・ドレインの
一方）と、トレンチに埋め込まれたストレージ電極２２
との間を電気的に接続するストラップ(Burried Strap)
を形成する。続いて、ゲート酸化膜（符号なし）を介し
て半導体基板１上に形成された積層構造を有するゲート
Ｇとソース・ドレイン領域ＳＤとからなるトランジスタ
Ｔを形成する。このトランジスタＴのソースまたはドレ
インの一方には、上述のストラップを介してトレンチキ
ャパシタのストレージ電極２２が接続される。また、図
示しないが、トランジスタＴは行列状に複数形成され、
各トランジスタＴのゲートＧは行方向に連結されてワー
ド線を形成する。

【００１８】続いて、例えばＢＰＳＧからなる第１層間
絶縁膜Ｌ１と、例えばＴＥＯＳからなる第２層間絶縁膜
Ｌ２と、例えばポリシリコンからなるコンタクトプラグ
Ｐと、例えばタングステン（Ｗ）からなるビット線ＢＬ
とを順次形成する。ビット線ＢＬは、コンタクトプラグ
Ｐを介して各トランジスタＴのソース・ドレイン（トレ
ンチキャパシタが接続されないソースまたはドレインの
他方）を列方向に連結する。

【００１９】次に、図９に示すように、例えばＴＥＯＳ
からなる第３層間絶縁膜Ｌ３を形成した後、Ｔｉ／Ｔｉ
ＮでＡｌ−Ｃｕを挟んだ３層構造を有する第２配線層Ｍ
２を形成する。続いて、第４層間絶縁膜Ｌ４で第１配線
層を覆った後、第２配線層Ｍ２を形成する。この後、図
示しないパッシベーション工程などを経て、ＤＲＡＭが
完成する。

【００２０】なお、図８および図９に示すＤＲＡＭプロ
セスは一例であって、これに限ることなく、トレンチキ
ャパシタを有するＤＲＡＭの製造プロセスであれば、ど
のようであってもよい。

【００２１】この実施の形態１にかかるトレンチキャパ
シタ構造によれば、水素アニールにより、下部トレンチ
の開口部径を拡大させることにより、トレンチ内部に形
成されるキャパシタのプレート電極２０とストレージ電
極２２との対向面積を増大することができ、セル容量を
大きくすることができる。また、ストレージ電極２２と
してトレンチ内部にアモルファスシリコンなどの電極材
料を緻密に埋め込むことができ、電極材料の埋め込み形
状を改善することができる。これにより、ストレージ電
極２２の電気抵抗を低下させることができ、ＤＲＡＭ動
作を安定化させることができる。実施の形態２．図１０
ないし図１４を参照して、この発明の実施の形態２を説
明する。

【００２２】実施の形態１と同様のプロセスを経て、半
導体基板１上に酸化膜２(Pad Oxide) 、窒化膜３(Pad S
iN) 、酸化膜４(TEOS)を順次積層し、上部トレンチ５
（第１のトレンチ）をエッチングにより形成する。

【００２３】次に、図１０に示すように、上部トレンチ
５の内壁を熱酸化して、例えば膜厚３５０オングストロ
ーム程の熱酸化膜９を形成する。続いて、図１１に示す
ように、例えばＲＩＥ法により上部トレンチ５の底部の
熱酸化膜９を除去して、上部トレンチ５の側壁部のみに
熱酸化膜９からなるカラーを形成する。続いて、図１２
に示すように、例えばＲＩＥ法により上部トレンチ５の
底部に下部トレンチ８Ｂ（第２のトレンチ）を形成す
る。

【００２４】この後、例えば希弗酸処理を行い、トレン
チ内部の堆積物を除去する。このとき、図１３に示すよ
うに、カラー（熱酸化膜９）の一部がエッチングされ、
実施の形態１と同様にカラー（熱酸化膜９）の側壁面が
後退する。このとき、ＴＥＯＳよりも熱酸化膜のエッチ
ングレートが小さいため、カラーとしてＴＥＯＳを使用
した場合に比較して、カラー側壁面の後退量が少なくな
る。

【００２５】次に、例えば水素アニールを行ってシリコ
ンマイグレーションを発生させ、図１４に示すように、
上部トレンチ５の底部に形成された下部トレンチ８Ｂの
開口部コーナー８ｂを順テーパ状に加工する。この後の
工程は、実施の形態１と同様である。

【００２６】この実施の形態２では、上部トレンチ５の
内壁を熱酸化して、カラーとなる熱酸化膜９を形成す
る。この熱酸化膜９の一部は半導体基板１の内部に向か
って成長する。このため、上述の実施の形態１のよう
に、上部トレンチ５の側壁面にＴＥＯＳを堆積させてカ
ラーを形成する場合に比較して、カラー形成後の上部ト
レンチの内径が大きくなる。したがって、この実施の形
態２によれば、上部トレンチ５の底部に下部トレンチ８
Ｂを形成する際の処理の負荷が低減され、下部トレンチ
８Ｂを容易に形成できる。しかも、下部トレンチ８Ｂの
内径を大きくすることができる。したがって、トレンチ
内部に形成されるキャパシタの電極面積がより改善さ
れ、セルキャパシタンスを一層大きくすることが可能と
なる。実施の形態３．図１５ないし図１８を参照して、
この発明の実施の形態３を説明する。

【００２７】前述の実施の形態１と同様のプロセスを経
て、前述の図３に示すように、半導体基板１上に酸化膜
２(Pad Oxide) 、窒化膜３(Pad SiN) 、酸化膜４(TEOS)
をマスクとして、上部トレンチ５（第１のトレンチ）を
形成し、上部トレンチ５の側壁にカラー（酸化膜７）を
形成する。

【００２８】次に、図１５に示すように、カラーをなす
酸化膜７の表面を覆うように、例えば１５０オングスト
ローム程の窒化膜１０を堆積させた後、図１６に示すよ
うに、トレンチ側壁部以外の窒化膜１０を除去する。続
いて、図１７に示すように、下部トレンチ８Ｃを形成し
た後、例えば希弗酸処理により堆積物を除去する。この
後、カラー側壁面に残された窒化膜１０をリン酸などで
除去する。ただし、この窒化膜１０の除去は必要に応じ
て行えばよく、そのまま残してもよい。

【００２９】次に、図１８に示すように、水素アニール
を行ってシリコンマイグレーションを発生させ、下部ト
レンチ８Ｃの開口部コーナー８ｃを順テーパ状に加工す
る。この後の工程は実施の形態１と同様である。この実
施の形態３では、カラー（酸化膜７）を窒化膜１０で覆
うので、下部トレンチ８Ｃをエッチングした後に希弗酸
処理により堆積物を除去する際、カラー（酸化膜７）が
エッチングされることがなく、カラー側壁面の後退を防
ぐことができる。

【００３０】なお、上述の実施の形態１ないし３では、
水素アニールによりシリコンマイグレーションを発生さ
せて、下部トレンチの開口部コーナーを順テーパ状に加
工するものとしたが、下部トレンチの開口部を順テーパ
状に加工できる範囲において、アニール条件を適切に設
定すればよい。

【００３１】また、上述の実施の形態１ないし３では、
気相拡散法を用いて下部トレンチにプレート電極を形成
するものとしたが、固相拡散法を用いてもよい。すなわ
ち、上述の実施の形態によれば、下部トレンチの開口部
が順テーパ状に加工されて広がるので、必要量の固相拡
散源を下部トレンチに埋め込むことができる。したがっ
て、固相拡散源から不純物を熱拡散させてプレート電極
を形成することが可能となる。ただし、固層拡散源とし
てＡｓＳＧを用いた場合、上述の実施の形態のうち実施
の形態３についてのみ固相拡散法を使用できる。実施の
形態３では、拡散処理後に例えばＨＦを用いて固相拡散
源を剥離する際に、窒化膜１０によりカラーが覆われ、
固相拡散源と共にエッチングされることがないためであ
る。

【００３２】さらに、上述の実施の形態１ないし３で
は、不純物拡散層からなる第１のキャパシタ電極をプレ
ート電極とし、トレンチに埋め込まれた第２のキャパシ
タ電極をストレージ電極としたが、逆に、不純物拡散層
からなる第１のキャパシタ電極をストレージ電極とし、
トレンチに埋め込まれた第２のキャパシタ電極をプレー
ト電極としてもよい。

【００３３】なお、上述の実施の形態では、気相拡散法
や固相拡散法により下部トレンチの内壁に不純物を拡散
させてプレート電極を形成するものとしたが、下部トレ
ンチの内壁に金属膜を形成してプレート電極を形成して
もよい。この場合、電極材料として、例えばルテニウム
（Ｒｕ）やプラチナ（Ｐｔ）などの金属を用いれば、キ
ャパシタ誘電体膜として、高誘電率を有する（Ｂａ，Ｓ
ｒ）ＴｉＯ３などの金属酸化物を用いることができ、キ
ャパシタンスを増大させることができる。

【００３４】

【発明の効果】以上述べたように、この発明によれば、
上部トレンチ（第１のトレンチ）の底部に形成される下
部トレンチ（第２のトレンチ）の開口部コーナーを順テ
ーパ状に加工したので、下部トレンチの側壁面積が大き
くなる。したがって、トレンチ型キャパシタのプレート
電極（第１のキャパシタ電極）とストレージ電極（第２
のキャパシタ電極）との対向面積が増大し、大きなセル
キャパシタンスを得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１にかかる上部トレンチ
を形成する工程を説明するための断面図である。

【図２】実施の形態１にかかる上部トレンチにカラーと
なる酸化膜(TEOS)を堆積する工程を説明するための断面
図である。

【図３】実施の形態１にかかる上部トレンチに堆積され
た酸化膜(TEOS)をエッチングしてカラーを形成する工程
を説明するための断面図である。

【図４】実施の形態１にかかる上部トレンチの底部に下
部トレンチを形成する工程（堆積物除去前）を説明する
ための断面図である。

【図５】実施の形態１にかかる上部トレンチの底部に下
部トレンチを形成する工程（堆積物除去後）を説明する
ための断面図である。

【図６】実施の形態１にかかる下部トレンチの開口部周
辺を順テーパ状に加工してプレート電極を形成する工程
を説明するための断面図である。

【図７】実施の形態１にかかる下部トレンチの内部にキ
ャパシタ誘電膜とストレージ電極を形成する工程を説明
するための断面図である。

【図８】実施の形態１にかかるトレンチキャパシタ形成
後の工程（第１配線層の形成まで）を説明するための断
面図である。

【図９】実施の形態１にかかるトレンチキャパシタ形成
後の工程（第１配線層の形成後）を説明するための断面
図である。

【図１０】この発明の実施の形態２にかかる上部トレン
チにカラーとなる熱酸化膜を形成する工程を説明するた
めの断面図である。

【図１１】実施の形態２にかかる上部トレンチに形成さ
れた熱酸化膜をエッチングしてカラーを形成する工程を
説明するための断面図である。

【図１２】実施の形態２にかかる上部トレンチの底部に
下部トレンチを形成する工程（堆積物除去前）を説明す
るための断面図である。

【図１３】実施の形態２にかかる上部トレンチの底部に
下部トレンチを形成する工程（堆積物除去後）を説明す
るための断面図である。

【図１４】実施の形態２にかかる下部トレンチの開口部
周辺を順テーパ状に加工する工程を説明するための断面
図である。

【図１５】この発明の実施の形態３にかかるカラー形成
後の上部トレンチに窒化膜を形成する工程を説明するた
めの断面図である。

【図１６】実施の形態３にかかる上部トレンチに形成さ
れた窒化膜をエッチングしてカラーを形成する工程を説
明するための断面図である。

【図１７】実施の形態３にかかる上部トレンチの底部に
下部トレンチを形成する工程を説明するための断面図で
ある。

【図１８】実施の形態３にかかる下部トレンチの開口部
周辺を順テーパ状に加工する工程を説明するための断面
図である。

【符号の説明】

１…半導体基板、２…酸化膜(Pad Oxide) 、３…窒化
膜、４…酸化膜(TEOS)、５…上部トレンチ、６…酸化
膜、７…酸化膜(TEOS)、８Ａ，８Ｂ，８Ｃ…下部トレン
チ、８ａ，８ｂ，８ｃ…開口部コーナー、９…熱酸化
膜、１０…窒化膜、２０…プレート電極、２１…キャパ
シタ誘電膜、２２…ストレージ電極。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 トレンチキャパシタを有する半導体記憶
   装置において、 上記トレンチキャパシタは、 半導体基板と、 上記半導体基板に形成された第１のトレンチと、 上記第１のトレンチの側壁部に形成された絶縁膜と、 上記第１のトレンチの底部に形成され、開口部が順テー
   パ状に加工された第２のトレンチと、 上記第２のトレンチの内壁に沿って形成された第１のキ
   ャパシタ電極と、 上記第１のキャパシタ電極の表面に形成された誘電体膜
   と、 上記第２のトレンチに埋め込まれた第２のキャパシタ電
   極と、 を有することを特徴とする半導体記憶装置。
2. 【請求項２】 上記絶縁膜は、熱酸化膜からなることを
   特徴とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 トレンチキャパシタを有する半導体記憶
   装置の製造方法において、 上記トレンチキャパシタの製造工程は、 半導体基板上に第１のトレンチを形成する工程と、 上記第１のトレンチの側壁部に絶縁膜を形成する工程
   と、 上記第１のトレンチの底部に第２のトレンチを形成する
   工程と、 水素アニールして上記第２のトレンチの開口部を順テー
   パ状に加工する工程と、 上記第２のトレンチの内壁に不純物拡散層からなる第１
   のキャパシタ電極を形成する工程と、 上記第２のトレンチの表面に誘電体膜を形成する工程
   と、上記第２のトレンチに第２のキャパシタ電極を埋め
   込んで形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。
4. 【請求項４】 上記絶縁膜は、上記第１のトレンチの側
   壁部を熱酸化して形成することを特徴とする請求項３に
   記載の半導体記憶装置の製造方法。
5. 【請求項５】 上記絶縁膜を形成する工程と上記第２の
   トレンチを形成する工程との間に、上記第１のトレンチ
   の側壁部に形成された絶縁膜を覆うように窒化膜を形成
   する工程を有することを特徴とする請求項３または４の
   いずれかに記載の半導体記憶装置の製造方法。