TW508798B - Semiconductor integrated circuit device and its manufacturing method - Google Patents

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TW508798B
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Taiwan
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film
insulating film
forming
integrated circuit
conductor
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TW088100718A
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Masayoshi Saito
Yoshitaka Nakamura
Hidekazu Goto
Keizo Kawakita
Satoru Yamada
Original Assignee
Hitachi Ltd
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Description

508798 A7 B7 五、發明説明 經濟部中央標準局員工消費合作社印製 (發明之背景） 本發明有關於半導體積體電路裝置及其製造裝置，特 別是有關於適用於備有動態隨機存取存儲器（Dynamic Randam Access Memory (DRAM))而有效之技術。 DRAM之存儲單元係由：矩陣狀地配置於半導體基 板之主面之複數字線與複數之位線之交點，由一個存儲單 元選擇用MI S F E T及與它串聯的連接之一個資料存儲 用容量元件（電容器）所構成。 存儲單元選擇用Μ I S F E T乃，主要由：與閘極氧 化膜，字線成一體地構成之閘極電極，溝成源極及漏極之 一對半導體領域所構成。位線乃配置於存儲單元選擇用 MI SFET之上部，與源極，漏極之一方面而電氣的被 連接。資料存儲用容量元件乃同樣地配置於存儲單元選擇 用MI SFET之上部，與源極，漏極之另一方電氣的被 連接。 如上所述，近年之DRAM乃爲了補償隨著存儲單元 之微細化之資料存儲用容量元件之存儲電荷量之減少採用 將資料存儲用容量元件配置於存儲單元選擇用 Μ I S F ET之上方之所謂疊層電容器（stacked · capacitor)之構造。採用此種疊層電容器之構造之 D R A Μ有，在位線之下方配置資料存儲用容量元件之 C U Β構造（Capacitor Under Bitline )，或在位線之上方 配置資料存儲用容量元件之C 0 B構造（Capacitor Over Bitline )。 請 先 閲 讀 背 面 之 注
養 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4- 508798 A7 B7 五、發明説明（2 ) 上述之二種疊層電容器構造中，在位線之上方配置資 料存儲用容量元件之COB構造，係與CUB構造比較時 適合於存儲單元之微細化。這是由於欲增加被微細化之資 料存儲用容量元件之存儲電荷量時，乃須要將其構造予以 立體化增加表面積，惟在資料存儲用容量元件之上部配置 位線之C U B構造時，連接位線與存儲單元選擇用 Μ I S F E T之接觸孔之縱橫比會極端的變大，該開孔會 很困難。 又，如64Mb i t (兆畢特）或256Mb i t之 最近之大容量之D RAM即單靠將資料存儲用容量元件之 立體化之增加表面積很難於確保存儲電荷量。因此與容量 元件之立體化一倂檢討以高介電體材料例如T a 2 Ο 5 (氧 化鉅），（B a，S r ) T i〇3 (鈦酸鉬緦：下面簡稱 B S T ) 。S t T i〇3 (鈦酸緦：簡稱S T 0 )來構成。 此種以高介電體材料來構成容量絕緣膜之D R A Μ係 例如揭示於日本專利公報特開平1 — 2 2 2 4 6 9號， USP Ν〇，5，383，088 號。 經濟部中央樣準局員工消費合作社印製 再者，對於上述64〜256MB i t DRAM， 即做爲隨著晶片尺寸之增大之訊號之會延遲之對策而在字 線或位線之材料採用較多晶矽膜更低電阻之金屬材料，或 做爲避免隨著與Μ I S F E T之源極，漏極所連接之接觸 孔之微細化所致之電阻之增大之對策，不可避免在構成被 要求高速動作之讀出放大器或字驅動器之周邊電路之 MI SFET之源極，漏極之表面上，形成Ti S i2 (鈦 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 5 - 508798 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（3 ) 矽化物·）或C 〇 S i 2 (鈷矽化物）等之高融點金屬矽化物 層之所謂矽化物形成（Silicidation )技術。 關於此矽化物形成技術乃例如記述於特開平6 -2 9 240號公報，特開平8 - 1 8 1 2 1 2號公報。 (發明之槪說） 對於2 5 6MB i t及更大之對應於世代之DRAM 中，做爲隨著晶片尺寸之增大之訊號之延遲之對策，而以 W (鎢）等之高融點金屬爲主體之低電鍍材料來構成存儲 單元選擇用Μ I S FET之閘極電極（字線）及周邊電路 之Μ I S F Ε Τ之閘極電極，同時做爲減低擴散層與配線 之接觸電阻之對策，而在構成周邊電路之MISFET之 源極，漏極之表面上形成高融點金屬矽化物。 又，此DRAM乃做爲位線之訊號延遲對策而以W等 之高融點金屬爲主體之低電阻材料來構成，同時做爲減低 配線之形成過程而以同一過程而同時地形成位線及周邊電 路之第1層序之配線。再者，此DRAM之確保資料存儲 用容量元件之存儲電荷量之對策而採用在位線之上方配置 資料存儲用容量元件之C 0 B構造以資使容量元件元件之 立體化容易化’同時以T a 2〇5等之高介電體材料來構成 容量絕緣膜。 惟本發明在檢討如上述之DRAM之製造程序時，發 現該形成於Μ I S F Ε T之上部之位線及周邊電路之第1 層序之配線係在此後序之，形成資料存儲用容量元件之過 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公餐） -6- '裝-- (請先閲讀背面之注意事項 1?%寫本頁) -、?τ 508798 A7 B7 五、發明説明（4 ) 程中所賓施之高溫之熱處理，而有從絕緣膜表面剝離之現 象 於是簡單的說明此上述之製造D RAM之程序之槪略 首先，將堆積於半導體基板之主面上之高融點金屬爲 主體之低電阻材料予以圖樣形成以資形成存儲單元選擇用 MI SFET之閘極（字線）及周邊電路之MI SFET 之閘極電極之後，對於半導體基板上，打入離子法滲雜不 純物由而形成這些MISFET之源極，漏極。 接著，在這些之Μ I S F E T之上部覆蓋絕緣膜之後 ，首先在存儲單元選擇用Μ I S F Ε Τ之源極，漏極之上 部之絕緣膜形成接觸孔，接著在接觸孔之內部埋入多晶矽 之塞。再在周邊電路之Μ I S F Ε Τ之閘極電極及源極， 漏極之各自之上部之絕緣膜上形成接觸孔之後，在包含這 些接觸孔之絕緣膜之上部，薄薄地堆積T i膜或C 〇膜等 之高融點金屬膜，接續，將半導體基板予以熱處理，令接 觸孔之底部之基板（S i )及高融點金屬金屬膜予以反應 ，由而在接觸孔之底部形成高融點金屬矽化物層。 又，於包含周邊電路之接觸孔之內部之絕緣膜之上部 堆積W等之高融點金屬膜爲主體之配線材料之後，將留存 於此配線材料及絕緣膜之表面之未反應之T i膜施予圖樣 形成，以資在絕緣膜之上部形成位線及周邊電路之第1層 序之配線。於是位線乃經過埋入有多晶矽之塞之上述接觸 孔而電氣的連接於存儲單元選擇用Μ I S F Ε T之源極， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 請 先 閱 讀 背 之 注 項 再 填 寫 本 頁 經濟部中央標準局員工消費合作社印製 508798 __Β7 ___ 五、發明説明（5 ) 漏極之•一方。又周邊電路之第1層序之配線即經過上述接 觸孔而電氣的連接於周邊電路之Μ I S F Ε Τ之閘極電極 或源極，漏極之其中之一。 再者，以層間絕緣膜而分別覆罩位線及周邊電路之第 1層序之配線，接著在此層間絕緣膜上形成用於連接存儲 單元選擇用MI SFET之源極，漏極之一方與資料存儲 用容量元件用之穿通孔之後，將堆積於此穿通孔上部之多 晶矽等之導電膜予以圖樣形成，以資形成具有立體構造之 資料存儲用容量元件之下部電極。 接著在此下部電極之表面堆積T a 2〇5 (氧化钽）等 之高介電體膜之後實施高溫之熱處理。按T a 2〇5或 B S T，S TO等之由金屬氧化物所形成之高介電體膜乃 這些之共同之性質而爲了減低洩漏電流起見，須要在其成 膜後，在氧氣環境中施予8 0 0°C程度之高溫熱處理。又 實施高溫熱處理之後須要注意不能曝曬於4 5 0 °C程度以 上之高溫以資防止膜質劣化。 經濟部中央標準局員工消費合作社印製 斯後，在高介電體膜之上部堆積T i N膜等之導電膜 之後，將此等導電膜及其下層之高介電體膜予以圖樣形成 ，以資形成資料存儲用容量元件之上部電極及容量絕緣膜 〇 惟本發明人等檢討了如上述之D RAM之製造過程時 ，發現當實施爲了改善T a 2〇5膜之膜質之高溫熱處理時 ，該位線或周邊電路之第1層序之配線有從絕緣膜表面剝 離之現象。這是可能由於在接觸孔之底·部之爲了形成T i 本紙張/Cl適用中關家標準（CNS ) A4規格（21GX297公釐)~一 508798 A7 __B7_ 五、發明説明（6 ) 矽化物•所使用之T i膜留存於以氧化矽所構成之絕緣膜上 時，在T i膜與氧化矽之界面會發生剝離之故，其理由乃 T i係與s i比較容易形成氧化物之緣故。 防止在高溫熱處理時之T i膜與氧化矽膜之剝離之對 策，雖可採取對於T i膜施予熱處理而在接觸孔之底部形 成T i矽化物層之後，以酸性之蝕刻液來去除殘留於絕緣 膜之表面之未反應之T i膜之方法。惟按在周邊電路之 Μ I SFET之源極，漏極之上部之絕緣膜上形成接觸孔 之過程中，由於同時也要在Μ I S F ΕΤ之閘極電極之上 部亦要形成接觸孔，因此如在T i矽化物層之形成後，以 蝕刻液來去除未反應之T i膜時，即在形成於閘極電極之 上部之接觸孔內也有蝕刻液之浸入，而構成閘極電極之金 屬膜即會被蝕刻丟。所以上述之對策乃在於構成有對於酸 性之蝕刻液有耐性之多晶矽膜或多晶矽化物膜（多晶矽及 高融點金屬矽化物之疊層膜）來構成閘極電極時有效，惟 以金屬爲主體之材料來構成閘極電極時即無法適用。 經濟部中央標準局員工消費合作社印製 防止T i膜與氧化矽膜之界面剝離之其他之對策有： 在對T i膜施予熱處理而形成T i矽化物層之後（或在形 成時），在氮氣環境中施予熱處理，由而將Ti膜置換爲 與氧化矽膜之密著性良好之T i N (鈦氮化物）膜之方法 。惟在氮氣環境中之高溫熱處理而將氧化矽膜上之T i膜 完全地置換爲T i N係很困難，雖然膜之表面被氮化惟不 能完全氮化到氧化矽膜之界面。再者此種高溫熱處理實施 了很長時間，即會助長滲雜離子打入於Μ I S F E T之源 -9 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 508798 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（7 ) 極，漏•極之不純物之擴散，會成爲淺接合形之障礙。 本發明之目的係提供一種於，以高介電體材料來構成 資料存儲用容量元件之容量絕緣膜之DRAM中，可防止 爲了改善高介電體材料之膜質所實施之高溫熱處理中下層 之配線之從絕緣膜之表面剝離之不良現象之技術。 本發明之上述及其他目的以及新穎之特徵係由本說明 書之記述及附圖而可以很淸楚。 本案中所揭示之發明中，代表性者予以簡單的說明其 槪要就如下： (1 )本發明之半導體積體電路裝置乃主要係，在形 成於半導體基板之主面上之氧化矽系之第1絕緣膜之上部 ，形成有，至少有其一部份之與上述第1絕緣膜接地以延 在之配線，而在形成於上述配線之上部之第2絕緣膜之上 部，形成有至少其一部份之具有以高介電體膜所構成之容 量絕緣膜之容量元件之半導體稹體電路裝置中，其特徵爲 構成上述配線之導電膜乃，在上述第1絕緣膜上，該 與上述第1絕緣膜所接觸之部份係由除了鈦之高融點金屬 ，或由高融點金屬之氮化物所構成者。 (2 )本發明之半導體積體電路裝置乃主要係，於半 導體基板之主面上之第1領域形成有，具有與字線成一體 的形成之閘極電極之存儲單元選擇用MI SFET，在覆 罩上述存儲單元選擇用MI SFET之氧化矽系之第1絕 緣膜之上部形成有，電氣的連接於上述存儲單元選擇用 (請先閲讀背面之注意事項寫本頁) 1 裝- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -10- 經濟部中央標準局員工消費合作社印製 508798 A7 _B7 __ 五、發明説明（8 ) Μ I S‘F ET之源極，漏極之一方，且與上述第1絕緣膜 接觸地延伸之位線，在形成於上述位線上部之第2絕緣膜 之上部，備有電氣的連接於上述存儲單元選擇用 Μ I S FET之源極，漏極之另一方，且至少之一部份之 以高介電體膜所構成之容量絕緣膜所構成之資料存儲用元 件之DRAM之半導體積體電路裝置中，其特徵爲，構成 上述位線之導電膜係在上述第1絕緣膜上，與上述第1絕 緣膜接觸之部份係由除了鈦之高融點金屬，或由高融點金 屬之氮化物所成者。 (3 )本發明之半導體積體電路裝置乃如申請專利範 圍第2項所述之半導體積體電路裝置，其中 上述高介電體膜乃被施予爲了結晶化之熱處理之氧化 钽者。 (4 )本發明之半導體積體電路裝置乃如申請專利範 圍第2項或第3項所述之半導體積體電路裝置，其中 構成上述存儲單元選擇用Μ I S F E T之閘極電極之 導電膜係至少一部份由金屬膜所構成。 (5 )本發明之半導體積體電路裝置乃如申請專利範 圍第2項或第3項，第4項所述之半導體積體電路裝置， 其中 於上述半導體基板之主面上之第2領域，形成上述 DRAM之周邊電路之MI SFET，在於覆罩上述周邊 電路之Μ I S F E T之上述氧化矽系之第1絕緣膜之上部 形成有，電氣的與上述周邊電路之Μ I S F Ε Τ之閘極電 ^紙張尺度適用中國國家標準（ CNS ) A4規格（210X297公釐)~~ (請先閲讀背面之注意事項再填寫本頁) 裝· 508798 A7 _____B7 _ 五、發明説明（9 ) 極，源•極或漏極之其中之一連接，且與上述第1絕緣膜接 觸地予以延在之第1層序之配線，而構成上述第1層序之 配線之導電膜即，在上述第1絕緣膜上，該與上述第1絕 緣膜與界面所接觸之部份乃由，除了鈦之高融點金屬，或 由高融點金屬之氮化物所形成。 (6 )本發明之半導體積體電路裝置乃如申請專利範 圍第5項所述之半導體積體電路裝置，其中 在開孔於上述第1絕緣膜而電氣的連接上述第1層序 之配線與上述周邊電路之Μ I S F E T之源極或漏極之接 觸孔之底部即形成有鈦矽化物層者。 (7 )本發明之半導體積體電路裝置乃如申請專利範 圍第5項所述之半導體積體電路裝置，其中 分別的構成上述位線及上述第1層序之配線及上述導 電膜係鎢膜。 (8 )本發明之半導體積體電路裝置乃如申請專利範 圍第5項所述之半導體積體電路裝置，其中 上述第1層序之配線係形成於上述接觸孔之內部，介 著由鈦膜與阻擋金屬膜之疊層膜，或以鈦膜與阻擋金屬膜 與鎢膜之疊層膜所構成之塞，而電氣的連接於上述周邊電 路之MI SFET之源極或漏極者。 (9 )本發明之半導體積體電路裝置乃如申請專利範 圍第5項所述之半導體積體電路裝置，其中 上述周邊電路之Μ I S F Ε Τ之閘極電極乃以金屬膜 所構成。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐）_ ”之- 請 先 閲 讀 背 之 注 項 再 填 % 本 頁 經濟部中失標準局員工消費合作社印製 508798 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（10 ) - (•1 0 )本發明之半導體積體電路裝置乃如申請專利 範圍第5項所述之半導體積體電路裝置，其中 上述第1絕緣膜乃以自旋玻璃膜或以C V D法堆積之 氧化矽膜所構成。 (1 1 )本發明之半導體積體電路裝置乃如申請專利 範圍第5項所述之半導體積體電路裝置，其中 於形成於上述資料存儲用容量元件之上部之氧化矽系 之第3絕緣膜之上部形成有，電氣的連接於上述第1層序 之配線之第2層序列之配線，構成上述第2層序之配線之 導電膜乃，該至少與上述第3絕緣膜所接觸之部份爲鈦膜 (1 2 )本發明之半導體積體電路裝置之製造方法乃 ，其特徵爲：包含有下述之過程， (a )在半導體基板之主面上，形成氧化矽系之第1 絕緣膜之後，在上述第1絕緣膜之上部堆積，在上述第1 絕緣膜上之，與上述第1絕緣膜所接觸之部份乃由，包含 有除了鈦之高融點金屬或鈦之高融點金屬之氮化物所成之 導電膜之過程， (b )藉由將上述導電膜施予圖樣形成，以資形成至 少其一部份之與上述第1絕緣膜相接觸地延在之配線之後 ，在上述配線之上部形成第2絕緣膜之過程， (c )具有在上述第2絕緣膜之上部形成以第1電極 ，介電體膜，第2電極所構成之容量元件之過程，而上述 容量元件形成過程係包含爲改善上述介電體膜之膜質用之 (請先閱讀背面之注意事項兩填寫本頁) •裝. -^ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13 - 508798 A7 _ B7 __ 五、發明説明（11 ) 熱處理•之過程者。 (1 3 )本發明之半導體積體電路裝置之製造方法乃 ，其特徵有包括下述之過程： (a )在半導體基板之主面上之第1領域形成構成 DRAM之存儲單元之存儲單元選擇用MI SFET，在 上述半導體基板之主面上之第2領域上，形成構成上述 DRAM之周邊電路之MISFET之過程， (b)於上述存儲單元選擇用MISFET及上述周 邊電路之Μ I S F ET之各自之上部形成氧化矽系之第1 絕緣膜之過程， (c )於上述存儲單元選擇用MI S FET之源極， 漏極之至少之一方之上部之上述第1絕緣膜上，形成第1 接觸孔，於上述周邊電路之MISFET之源極及漏極之 各個之上部之上述第1絕緣膜上形成第2接觸孔，於上述 周邊電路之Μ I S F E T之閘極電極之上部之上述第1絕 緣膜形成第3接觸孔之過程， 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) (d )於上述第2接觸孔及上述第3接觸孔之各自之 內部及上述第1絕緣膜之上部堆積鈦膜之後，對上述半導 體基板施予熱處理，而對於露出於上述第2接觸孔之底部 之上述周邊電路之Μ I S F E T之源極及漏極之各自之表 面形成鈦矽化物之過程， (e )在包含上述第2接觸孔及上述第3接觸孔之各 自之內部之上述鈦膜之上部，堆積阻擋金屬膜，及除了上 述阻擋膜及除了鈦之高融點金屬膜之疊·層膜之後，與上述 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508798 A7 ______B7_ 五、發明説明（12 ) 鈦膜一 •齊去除上述第1絕緣膜之上部阻檔膜或上述疊層膜 ，由而於上述第2接觸孔及上述第3接觸孔之各自之內部 形成塞之過程， (f )於上述第1絕緣膜之上部堆積，至少與上述第 1感染之接觸之部份之由除了鈦之高融點金屬，或由高融 點金屬之氮化物所成之導電膜之過程， (g )藉由圖樣形成上述導電膜來形成，通過上述第 1接觸孔而電氣的連接於上述存儲單元選擇用 MI SFET之源極，漏極中之一方連接之位線，及形成 通過上述第2接觸孔或上述第3接觸孔而電氣的連接於上 述周邊電路之MI SFET之周邊電路之第1層序之配線 之過程， (h )具有於上述第2絕緣膜之上部形成以第1電極 ，介電體膜，第2電極所構成之資料存儲用容量元件之過 程，而上述容量元件之形成過程係包含有爲改善上述介電 體膜之膜質之用之熱處理過程。 經濟部中央標準局員工消費合作社印裝 (1 4 )本發明之半導體積體電路裝置之製造方法乃 如申請專利範圍第1 3項中 構成上述存儲單元選擇用Μ I S F E T之閘極電極及 上述周邊電路之MISFET之閘極電極之各導電膜係， 滲雜了不純物之低電阻多晶矽膜與阻檔金屬膜與鎢腊之疊 層膜者。 (1 5 )本發明之半導體積體電路裝置之製造方法乃 如申請專利範圍第1 3項中 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 2W公釐）-15 _ 508798 A7 B7 〜 如一.. .....—...........——……_ ________—- 五、發明説明（13 ) 上·述位線及上述周邊電路之第1層序之配線係鎢膜。 (1 6 )本發明之半導體積體電路裝置之製造方法乃 如申請專利範圍第1 3項中 上述介電體膜乃由金屬氧化物所成。 (1 7 )本發明之半導體積體電路裝置之製造方法乃 如申請專利範圍第1 6中 上述金屬氧化物係氧化鉬。 (1 8 )本發明之半導體積體電路裝置之製造方法乃 如申請專利範圍第1 3項所述之半導體積體電路裝置之製 造方法，其中，爲了改善介電體膜之膜質之熱處理溫度係 7 5 0 t以上。 (1 9 )本發明之半導體積體電路裝置之製造方法， 其特徵爲，包括有下述之過程， (a )於半導體基板之主面上之第1領域形成構成 DRAM之存儲單元之存儲單元選擇用MI SFET，於 上述半導體基板之主面上之第2領域形成構成上述 DRAM之周邊電路之Μ I S F E T之過程， (b )於上述存儲單元選擇用Μ I S F Ε Τ及上述周 邊電路之Μ I S F Ε Τ之各個之上部形成氧化矽系之第1 絕緣膜之過程， (c)於上述存儲單元選擇用MISFET之源極， 漏極之至少一方之上述第1絕緣膜形成第1接觸孔，於上 述周邊電路之Μ I S F Ε Τ之源極及漏極之各個之上部之 上部第1絕緣膜形成第2接觸孔，在上述周邊電路之 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）_ 16 請 先 閲 讀 背 面 之 注
奮 經濟部中央標準局員工消費合作社印裝 508798 A7 B7 五、發明説明（14 ) MI S*FET之閘極電極之上述第1絕緣膜上形成第3接 觸孔之過程， (d )於上述第2接觸孔及上述第3接觸孔之各個之 內部及上述第1絕緣膜之上部堆積鈷膜之後，對上述半導 體基板施予熱處理，以資在露出於上述第2接觸孔之底部 之上述周邊電路之Μ I S F E T之源極及漏極之各個之表 面上形成鈷矽化物層之過程， (e )於包含上述第2接觸孔及上述第3接觸孔之各 內部之上述鈷膜之上部，堆積阻檔金屬膜，或除了上述阻 檔金屬膜及鈷之高融點金屬膜之疊層膜之後，與上述鈷膜 一齊去除上述第1絕緣膜之上部之上述阻檔金屬膜或上述 疊層膜，由而在上述第2接觸孔及上述第3接觸孔之各個 之內部形成塞之過程， (f )於上述第1絕緣膜之上部堆積，至少與上述第 1絕緣膜所接觸之部份係由除了鈷之高融點金屬，或高融 點金屬之氮化物所成之導電膜之過程， 經濟部中央標準局員工消費合作社印製 (g )藉由將上述導電膜施予圖樣形成，以資形成通 過上述第1接觸孔而電氣的與上述存儲單元選擇用 Μ I S F E T之源極，漏極中之一方連接之位線，及形成 通過上述第2接觸孔或上述第3接觸孔而電氣的連接上述 周邊電路之Μ ‘I SFET之周邊電路之第1層序之配線之 過程， (h )具有於上述第2絕緣膜之上部形成由第1電極 ，介電體膜，第2電極所構成之資料存儲用容量元件之過 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）· π 508798 A7 B7___ 五、發明説明（15 ) 程，而•上述容量元件之形成過程乃包含有用於改善上述介 電體膜之膜質之熱處理之過程者。 (合宜的實施形態之說明） 下面依圖詳細的說明本發明之實施形態。又說明實施 形態之圖面中，對於具有同一機能之元件分離領域上標上 同一標號，省略其反複之說明。 圖1係，形成本實施形態之D R A Μ之半導體晶片之 全體平面圖，如圖所示，於由單晶矽所成之半導體晶片 1 Α之主面，沿著X方向（半導體晶片1 Α之長邊方向及 γ方向（半導體晶片1 A之短邊方向）矩陣狀地配置有多 數之存儲器陣列（配置）MARY。 沿著X方向互相鄰接之存儲器陣列M A R Y之間，配 置有讀出放大器S A，於半導體晶片1 A之主面之中央部 配置有：字驅動器WD，資料線選擇電路等之控制電路， 輸入出電路，連接墊等。 經濟部中央標準局員工消費合作社印製 圖2係上述DRAM之等價電路圖。如圖示，該 DRAM之存儲器陣列（MARY)係由：延在於行方向 之複數之字線W L ( W L η，W η + 1..........)，及延 在於列方向之複數之位線B L，以及配置於這些之交點之 複數之存儲單元（M C )所構成。記憶（存儲）一位元之 資料之一個存儲單元乃由：一個資料存儲用容量元件C及 串聯的連接於它之一個存儲單元選擇用Μ I S F Ε 丁 Qs所構成。存儲單元選擇用MISFET Qs之源極 -18- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） 508798 A7 B7 五、發明説明（16) — ，漏極•之一方乃電氣的連接於資料存儲用容量元件C，另 一方即電氣的連接於位線B L。字線WL之一端係連接於 字驅動器WD，位線B L之一端部即連接於讀出放大器 S A。 圖3係分別表示D RAM之存儲器陣列及周邊電路之 一部份之半導體基板之要部斷面圖。圖4係表示存儲器陣 列之一部份之半導體基板之槪略平面圖。又在圖4只表示 構成存儲單元之導電層（除去板電極）。省略導電層間之 絕緣膜及形成於存儲單元上部之配線之圖示。 如圖3所示，DRAM之存儲單元乃，形成於形成在 由p型之單晶矽所成之半導體基板1之主面之p型阱2， 被形成存儲單元之領域（存儲器陣列）之P型阱2乃，爲 了防止自形成於半導體基板1之其他領域之輸入·出電路 等之雜訊之侵入，由形成於其下部之η型半導體領域3而 電氣的與半導體基板1予以分離。 經濟部中央標準局員工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 存儲單元乃，以在存儲單元選擇用MISFET Q s之上部配置了資料存儲用容量元件C之疊層構造地被 構成。存儲單元選擇用MI SFET Q s係以η通道型 地予以構成。如圖4所示，形成於沿著X方向（列方向） 直線地延伸之細長之島狀之圖樣所構成之活性領域L。於 各活性領域L，分別以X方向鄰接地形成二個，將源極’ 漏極中之一方（η型半導體領域9 )予以共有之存儲單元 選擇用MISFET Qs。 圍繞活性領域L之元件分離領域乃由，形成p型阱2 本紙張尺度適用中國國家標準（CNS )A4規格（210X297公釐）~~\〇7 508798 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（17 ) 之元件•分離溝6所構成。元件分離溝6之內部埋入有氧化 矽膜5，該表面即與活性領域L之表面大致成同一高度地 予以平坦化。 如上述之元件分離溝6所構成之元件分離領域乃，由 於在活性領域L之端部不會有島嘴狀（bird beak )，所以 與採用L 0 C 0 S (選擇氧化）法所形成之同一尺寸之元 件分離領域（場氧化膜）相比較時該實效的面積較大。 存儲單元選擇用MI SFET Qs乃主要由：閘極 氧化膜7閜極電極8 A，及構成源極，漏極之一對之η型 半導體領域9，9所構成。存儲單元選擇用MI SFET Q s之閘極電極8 Α乃與字線W L成一體地予以構成。以 同一寬度，同一空間地沿著Y方向直線的延伸。所謂閘極 電極8 A (字線W L )之寬，即閘極長度與所鄰接之二條 閘極電極8 A (字線W L )之空間乃，均與以光蝕法之解 像限度所定之最小加工尺寸之同程度。閘極電極8 A (字 線W L )乃，例如備有，滲雜了 P (磷）等之η型不純物 之低電阻多晶矽膜，及形成於其上部之W Ν (鎢氮化物） 膜之阻檔金屬層（屏障金屬層），以及形成於該上部之W (鎢）膜等之高融點金屬膜所構成之多層金屬（poly metal )構造。多層金屬構造之閘極電極8 A (字線W L )乃與 由多晶矽膜或多矽化物膜所構成之閘極電極而電阻低，因 此可以減少字線之訊號之延遲。 DRAM之周邊電路乃由，η通道型MI SFET Qn，及p通道型MI SFET Qp·所構成。η通道型 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）· 20 - (請先閲讀背面之注意事項再填寫本頁) •裝- 訂 經濟部中央標準局員工消費合作社印製 508798 A7 B7 五、發明説明（18 ) Μ I S*F E T Qn乃被形成爲p型阱2，主要由閘極氧 化膜7，閘極電極8 B以及構成源極’漏極之一對η +型半 導體領域10，10所構成。又Ρ通道型MI SFET Qp乃被形成爲η型阱4 °主要由閘極氧化膜7 ’閘極電 極8C及構成源極’漏極之一對Ρ+型半導體領域11， 1 1所構成。閘極電極8Β ’ 8C乃由與閘極電極8Α ( 字線WL )同一多層金屬構造所構成。構成周邊電路之η 通道型MISFET Qn及p通道型MISFET Q P乃以較存儲單元緩和之設計規則而製造。 於存儲單元選擇用MI SFET Qs之塞8A (字 線W L )之上部，形成有氮化矽膜1 2。此氮化矽膜1 2 之上部及側壁及塞8 A (字線W L )之側壁上’形成氮化 矽膜13。又周邊電路之MI SFET之閘極電極8B， 8 C之各上部形成有氮化矽膜1 2 ’閘極電極8 B ’ 8 C 之各自之側壁上，形成有以氮化矽膜1 3所構成之側壁間 隔件1 3 s。 存儲器陣列之氮化矽膜1 2及氮化矽膜1 3，乃如後 述使用於存儲單元選擇用MISFET Qs之源極，漏 極（η型半導體領域9，9 )之上部以自己整合地形成接 觸孔時之蝕刻停止器。又周邊電路之側壁間隔件1 3 s乃 爲了使η通道型MI SFET Qn之源極，漏極及p通 道型MI SFET Qp之源極，漏極做爲LDD ( LightlyDopedDrain)構造之用。 存儲單元選擇用MI SFET Qs，η通道型 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）_ y · (請先閲讀背面之注意事項再填寫本頁) •裝. 508798 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（19 ) MIS.FET Qn及p通道型MISFET QP各自 之上部形成SOG膜1 6又此SOG膜16之再上部又形 成有二層之氧化矽膜1 7，1 8。上層之氧化矽膜1 8乃 其表面之能呈與半導體基板1之全域而呈大致同一高度地 被平坦化。 構成存儲單元選擇用MISFET Qs之源極，漏 極之一對之η型半導體領域9，9之上部形成有貫穿氧化 矽膜18，17及S〇G膜16之接觸孔19 ，20，這 些接觸孔1 9，2 0之內部埋入有滲雜了 η型不純物（例 如Ρ (磷））之低電阻之多晶矽膜所構成之塞2 1。 接觸孔1 9 ，2 0之各自之底部之X方向之徑係由： 所對向之二條之塞8 Α (字線W L )之一方之側壁之氮化 矽膜1 3及另一方之側壁之氮化矽膜之空間來規定。即接 觸孔1 9，20乃由對於閘極電極8A (字線WL)之空 間之自己整合所形成。 一對接觸孔1 9，2 0中，使用於連接資料存儲用容 量元件C之接觸孔2 0之Y方向之徑乃，較活性領域L之 Y方向之尺寸爲大。換言之接觸孔1 9乃由Y方向之徑之 較X方向之（上端部之）徑爲大之略長方形之平面圖樣所 構成。其一部份即脫離活性領域L而延伸於元件分離溝6 上。以如此之圖樣地構成接觸孔1 9之結果，當介著接觸 孔1 9而電氣的連接位線B L與η型半導體領域9時，不 需要將位線B L之寬度之一部份予以加粗延伸至活性領域 L之上部，或將活性領域l之一部份延伸至位線B L方向 (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -22- 508798 A7 ____B7 _ 五、發明説明（20 ) ，所以•可能達成存儲單元之尺寸之縮小也。 氧化矽膜1 8之上部形成有氧化砂膜2 8。在接觸孔 1 9之上部之氧化矽膜2 8形成有穿通孔2 2，其內部即 埋入有由下層依序疊層T i膜，T i N膜，W膜之導電膜 所成之塞3 5。又此塞3 5與埋入於穿通孔2 2之下部之 接觸孔1 9之塞2 1之界面形成有，由構成塞3 5之一部 份之T i膜及構成塞2 1之多晶矽膜之反應所產生之 Ti S i2 (鈦矽化物）層37。穿通孔22即配置於離開 活性領域L之元件分離溝6之上方。 經濟部中央標準局員工消費合作社印製 氧化矽膜2 8之上部形成有位線B L。位線B L係配 置於元件分離溝6之上方，同一之寬度，同一之空間地沿 著X方向延伸於X方向。位線B L係以W膜所構成，形成 於氧化矽膜2 8之穿通孔2 2及其下部之絕緣膜（氧化矽 膜28，18，17，S〇G膜16及閘極氧化膜7)之 接觸孔1 9而電氣的連接於存儲單元選擇用Μ I S F E T Q s之源極，漏極之一方（由二個存儲單元選擇用 MISFET Qs所共有之η型半導體領域9)。又位 線B L乃爲了減低形戊鄰接之位線B L之間之寄生容量起 見，盡可能的使該空間擴大。 藉由擴大位線B L之空間，減低寄生容量由而縮小存 儲單元尺寸時，仍然可以增大當欲讀出存儲於資料存儲用 容量元件C之電荷（資料）時之訊號電壓也。又藉由位線 B L之空間之擴大，由而可充分確保後述之位線B L之空 間領域所形成之穿通孔（連接資料存儲用容量元件C接觸 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐）_ 23 - 508798 A7 _B7_ 五、發明説明（21 ) 孔2 0·之穿通孔）4 8之開孔之容限’由而縮小存儲單元 之尺寸時，仍然確實的可以防止位線B L與穿通孔4 8之 短絡也。 又藉由金屬（W)來構成位線B L之結果將其薄片電 阻可以減少至2 Ω / 口程度’所以可以高速地實施資料之 讀出寫入。又使位線B L與後述之周邊電路之配線2 3〜 2 6在於同一過程中同時形成，所以可以簡略化D R A Μ 之製程。 又由於以耐熱性及電遷移性之耐性高之金屬（W)來 構成所以當使位線B L之寬度微細化時仍然可以確實的防 止斷線。 周邊電路之氧化矽膜2 8之上部形成有第1層序列之 配線2 3〜2 6。這些配線2 3〜2 6係以位線B L相同 之導電材料（W )所構成，如後述，與形成位線B L之過 程同時的形成。 配線2 3〜2 6係經過形成於氧化矽膜2 8，1 8， 經濟部中央標準局員工消費合作社印製 1 7及SOG膜之接觸孔3 0〜3 4而電氣的連接於周邊 電路之MI SFET (η通道型MI SFET Qn，ρ 通道型MISFET Qp)。 連接周邊電路之MISFET與配線23〜26之接 觸孔3 0〜3 4之內部，由下層依序埋入有由疊層T i膜 ，T i N膜，W膜之導電膜所成之塞3 5。又形戊這些接 觸孔30〜34中，在周邊電路之MISFET之源極， 漏極（n+型半導體領域1 〇及p+型半導體領域1 1 )之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508798 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（22 ) 上部之接觸孔（3 0〜3 3 )之底部形成有’由構成塞 3 5之一部份之T i膜及半導體基板1 ( S i )之反應所 產生之Ti Si2層37，由而減低塞35與源極’漏極（ n+型半導體領域η 1 0及p+型半導體領域1 1 )之接觸 電阻。 位線B L與第1層序列之配線2 3〜2 6之各個之上 部形成有氧化矽膜3 8。這些氧化矽膜3 8之又上部形成 3〇0膜39。300膜39即其表面即在於半導體基板 1之全域即能成爲大致同一高度狀地予以平坦化。 在存儲器陣列之SOG膜3 9之上部形成有氮化矽膜 4 4〇 這氮化矽4 4之再上部即形成有資料存儲用容量元件 C 〇 資料存儲用容量元件C乃由，下部電極（存儲電極） 4 5，及上部電極（板電極）4 7以及設置這些之間之 Ta2〇5膜（氧化鉬）膜4 6所構成。下部電極4 5乃由 例如摻雜了 P (磷）之低電阻多晶矽膜所成，上部電極 4 7係例如由T i N膜所成。 資料存儲用容量元件C之下部電極4 5係由沿著圖4 之X方向直狀地延伸之細長之圖樣而構成。下部電極4 5 乃通過氮化矽膜4 4，SOG膜3 9，及埋入於其下層； 之氧化矽膜38，28之穿通孔48內之塞49，而電氣 的連接於接觸孔2 0內之塞2 1。又介著此塞2 1而電氣 的連接於存儲單元選擇用MISFET Qs之源極，漏 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝- 訂 508798 A7 B7 五、發明説明（23 ) 極之另•一方（η型半導體領域9)。形成於下部電極4 5 與接觸孔2 0之間之穿通孔4 5乃爲了確實的防止位線 B L或其下部之塞3 5之短絡起見，以較最小加工尺寸更 微細之徑（例如0 . 1 4 # m )所構成，埋入於此穿通孔 4 8內之塞4 9乃由滲雜例如（磷）之低電阻多晶矽膜所 構成。 於周邊電路之SOG膜3 9之上部，形成有具有與資 料存儲用容量元件C之下部電極4 5大致相同高度之厚度 之膜厚之氧化矽膜5 0。將周邊電路之氧化矽膜5 0，用 此種厚度之膜厚來形成之結果，形成於資料存儲用容量元 件C之上部之層間絕緣膜5 6之表面將與存儲器陣列與周 邊電路而大致成爲相同之高度。 於資料存儲用容量元件C之上部形成層間絕緣膜5 6 ，又於其上部形成有第2層序列之配線5 2，5 3。層間 絕緣膜5 6乃以氧化矽膜所構成，第2層序列之配線5 2 ，5 3係以A 1 (鋁）爲主體之導電膜所構成。形成於周 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 邊電路之第2層序列之配線5 3係通過形成於其下層之絕 緣膜（層間絕緣膜56，氧化矽膜50，SOG膜59， 氧化矽膜3 8 )之穿通孔5 4而電氣的連接於第1層序列 之配線2 6。又此穿通孔5 4之內部埋入有例如T i膜， TiN膜及W膜所成之塞55。 在第2層序列之配線5 2，5 3之上部形成有第2之 層間絕緣膜6 3，又在其上部形成有第3層序列之配線 5 7 ’ 5 8 ’ 5 9。層間絕緣膜6 3係由氧化砂系之絕緣 本紙張从適用中關家標準（CNS )八4驗（21GX297公釐) 508798 A7 B7__ 五、發明説明（24 ) 膜（例•如由氧化砂膜及SO G膜及氧化砂膜所成之第3層 之絕緣膜所構成，第3層序列之配線5 7，5 8 ’ 5 9係 與第2層序列之配線52，53 —樣，以A1爲主體之導 電膜所構成。 第2層序列之配線5 8係，通過形成於該下層之層間 絕緣膜6 3，5 6之穿通孔6 0而電氣的連接於資料存儲 用容量元件C之上部電極。周邊電路之第3層序列之配線 5 9即通過形成於其下層之層間絕緣膜6 3之穿通孔6 1 而電氣的連接於第2層序列之配線5 3，這些穿通孔6 0 ，6 1之內部埋入有由例如T i膜，T i N膜及W膜所成 之塞6 2。 下面使用圖5〜圖3 8依製程順序地說明如上述構成 之D R A Μ之製造方法之一例。 經濟部中央標準局員工消費合作社印製 首先如圖5所示，在於Ρ型且比電阻爲1 0 Ω c m程 度之由單晶矽所成之半導體基板1之主面之元件分離領域 上，形成元件分離溝6。元件分離溝6係，將半導體基板 1之表面予以蝕刻形成深度3 0 0〜4 0 0 n m程度之溝 ，接著包含溝之內部之半導體基板1上，以CVD法堆積 氧化矽膜5之後，以化學機械硏磨法（Chemical Mechanical Polishing : CMP )擦磨形成。 接著如圖6所示，在形成存儲單元之領域（存儲器陣 列）之半導體基板1以離子打入法打入η型不純物如P ( 磷）形成η型半導體領域3之後，對於存儲器陣列與周邊 電路之一部份（形成η通道型MI SFET Qn之領域 -27- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508798 A7 __B7_ 五、發明説明（25 ) )以離·子打入蠻打入P型不純物，例如B (硼）以資形成 P型阱2，而於周邊電路之其他之一部份（形成p通道型 Μ I S F E T Qp之領域）以離子打入法打入η型不純 物，例如Ρ (磷）由而形成η型阱4 接著，以離子打入法對於ρ型阱2及ρ型阱4打入用 於調整Μ I S F Ε Τ之閾値電壓用之不純物，例如B F 2 ( 氟化硼），接著以H F (氟酸）系之洗淨液洗淨對於ρ型 阱2及η型阱4之各表面之後，將半導體基板1予以濕式 氧化，在Ρ型阱2及η型阱4之各表面上，形成膜厚 7 m m程度之淸淨之閘極氧化膜7。 接著，如圖7所示，於閜極氧化膜7之上部形成閘極 電極8A (字線WL)及閜極電極8B，8C。閘極電極 8A (字線WL)及閘極電極8B，8C係，在半導體基 板1上，以C V D法堆積例如摻雜P (磷）等之η型不純 物之膜厚7 0 nm程度之多晶矽膜。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 接著在其上部以濺射法堆積膜厚5 n m程度之W N ( 鎢氮化物）膜及膜厚1 0 0 nm程度之W膜。又以CVD 法在該上面堆積膜厚2 0 0 nm程度之氮化矽膜1 2之後 ，以光敏抗蝕劑膜爲光罩，將這些膜予以圖樣形成以資形 成。WN膜乃做爲防止在高溫熱處理時，由W膜與多晶矽 膜發生反應，在兩者之界面形成高電阻之矽化物層之用之 阻擋層之機能。阻擋層之用亦可使用WN膜高融點金屬氮 化膜，例如TiN (鈦氮化物）膜。
存儲單元選擇用MISFET Qs之閘極電極8A 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ · 508798 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明（26 ) (·字線*W L )乃例如使用以波長2 4 8 nm之K r F激勵 雷射爲光源之曝光技術及相位移位技術來形成。 接著如圖8所示，對於η型阱4以離子打入例如B ( 硼）而在閘極電極8 C之兩側之η型阱4，形成ρ —型半導 體領域1 5。 接著對Ρ型阱2以離子打入打入η型不純物，例如Ρ (磷）而在閘極電極8Α之兩側之ρ型阱2形成η_型半導 體領域9 a，在閘極電極8 Β之兩側之ρ型阱2形成η ~型 半導體領域1 4。 由到現在之過程而大略完成存儲器選擇用 MISFETQs。 接著，如圖9所示，以C V D法在半導體基板1上， 堆積膜厚5 0 nm程度之氮化矽膜1 3之後，以光敏抗蝕 劑膜覆罩存儲器陣列之氮化矽膜1 3，將周邊電路之氮化 矽膜1 3施予異方性蝕刻，由而於周邊電路之閘極電極 8 B，8 C之側壁形成側壁間隔件1 3 s。此蝕刻乃爲了 埋入於元件分離溝6之氧化矽膜5及閘極氧化膜7之削除 量最小起見，使用可以將氮化矽膜1 3以高選擇比的蝕刻 之構造。又爲了使閘極電極8 B，8 C上之氮化矽膜1 2 之削除量最小起見，須過之蝕刻量停於必要最小限度。 接著，如圖1 0所示，對於周邊電路之η型阱4以離 子打入法打入Ρ型不純物例如Β (硼）而形成ρ通道型 MISFET Qp之Ρ+型半導體領域11(源極，漏極 )，對於周邊電路之P型通道2以離子打入法打入η型不 本紙張尺度適用中國國家標準（CNS ) Α4規格(210Χ297公釐）~_四_ (請先閱讀背面之注意事項再填寫本頁) •裝· -訂 d 508798 A7 ____Β7_____ 五、發明説明（27 ) 純物，•例如As (砒），以資形成η通道型MISFET Qn之η+型半導體領域1〇 (源極，漏極）。 由到上述之過程而路完成備有L D D構造之Ρ通道型 Μ I S F E T Qp 及 η 通道型MISFET Qn。 接著，如圖1 1所示，在半導體基板1上以旋轉塗佈 膜厚3 0 0 nm程度之SOG膜16，在含有水蒸氣之 4 0 0 °C程度之氧氣環境中實施烘烤處理之後，再實施 8 0 Ot 1分鐘程度之熱處理而將此SOG膜1 6施予 緻密化。S 0 G膜1 6即使用例如聚矽氨烷系之無機 S〇G。 經濟部中央標準局員工消費合作社印製 S〇G膜1 6係與B P S G膜等之玻璃流動膜相比較 時回流性高，對於微細空間之間隙塡充性良好，因此埋入 於被微細化到光蝕法之解像限度程度之閘極電極8 A (字 線W L )之空間，也不會發生空隙。再者S 0 G膜1 6乃 不需實施到B P S G膜所要之高溫長時間之熱處理之下可 獲得高回流性。因此可抑制打入於存儲單元選擇用 MISFET Qs之源極，漏極及周邊電路之 MI SFET (η通道型MI SFET Qn，ρ通道型 MISFET Qp)之源極，漏極之不純物之熱擴散而 可圖淺接合化，同時，在熱處理時可抑制構成閘極電極 8A (字線WL)及閘極電極8B，8C之金屬（W膜） 之氧化，因此可以實現存儲單元選擇用MISFET Qs及周邊電路之MISFET之高性能化。 接著如圖1 2所示，在SOG膜16之上部堆積膜厚 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐>)~_ 3〇: " 508798 A7 B7 五、發明説明（28 ) 請 先 閲 讀 背 之 注 意 事 項 再 6 0 0·ηπι程度之氧化矽膜1 7，接著以CMP法硏磨此 氧化矽膜1 7，將此表面平坦化，而在該上部堆積膜厚 1 0 0 nm程度之氧化矽膜1 8。上層之氧化矽膜1 8乃 爲了補修以CMP法來硏磨時所發生之下層之氧化矽膜 1 7之表面之微細之傷而堆積。 接著如圖1 3所示，以光敏抗蝕劑膜2 7爲遮蔽罩之 乾式蝕刻而去除存儲單元選擇用MISFET Qs之η一 型半導體領域（源極，漏極）9 a之上部之氧化矽膜1 8 ，1 7。此蝕刻乃爲了防止氧化矽膜1 7之下層之氮化矽 膜1 3之被去除，而使用以高選擇比的蝕刻氧化矽膜1 7 之氣體來實施。 接著如圖1 4所示，以上述光敏抗蝕劑膜2 7爲遮蔽 罩之乾式蝕刻而去除n_型半導體領域（源極，漏極）9 a 之上部之氮化矽膜1 3，接著在此下層之薄之閘極氧化膜 7。由而在該型半導體領域（源極，漏極）9 a之一方 之上部形成接觸孔1 9，在另一方之上部形成接觸孔2 0 經濟部中央標準局員工消費合作社印裝 氮化矽膜1 3之蝕刻乃爲了使半導體基板1及元件分 離溝6之消除量最小起見，使用以高選擇比的蝕刻氮化矽 膜1 3之氣體來實施。又此蝕刻係，使氮化矽膜1 3以異 方的飩刻之條件來實施，而使閘極電極8 A (字線W L ) 之側壁可留存氮化矽膜1 3。由而底部之徑（X方向之徑 )係使光蝕法之解像限界以下之微細之接觸孔1 9，2 0 ，乃得於閘極電極8 A (字線W L )之空間而自己整合地 -31 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508798 A 7 B7 五、發明説明（29 ) 予以形成。 接著除去光敏抗蝕劑膜2 7之後，接著使用氟酸系之 蝕刻液（例如氟酸，加氟化銨混合液）而洗淨露出於接觸 孔1 9，2 0之底部之半導體基板1之表面，以資去除乾 式飩刻殘渣及光敏抗蝕劑殘渣。此時露出於接觸孔1 9， 2 0之側壁之S 0 G膜1 6也會曝露於蝕刻液，惟以 8 0 0 °C程度之高溫而被緻密化之S 0 G膜1 6係與未實 施此緻密化之S 0 G膜而對於此氟酸系之蝕刻液之耐性高 ，所以由此濕式蝕刻處理而接觸孔1 9，2 0之側壁不會 很大的被割除。由而確實地可以防止於下製程而埋入於接 觸孔1 9，2 0之內部之塞2 1與塞2 1之短絡者。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 又形成上述接觸孔19，20之後，通過此接觸孔 1 9，2 0之後，對於p型通道2施以η型不純物（例如 磷）之離子打入以資在較存儲單元選擇用Μ I S F Ε Τ Q s之源極，漏極更深之領域之ρ型阱2形成η型半導體 層亦可以。此η型半導體層具有緩和集中於源極，漏極之 端部之電場之效果，因此有減低源極，漏極之端部之洩漏 電流可提高存儲單元之更新之特性。 接著於如圖15所示，在接觸孔19，20之內部形 成塞2 1。塞2 1係在氧化矽膜1 8之上部以CVD法堆 積滲雜η型不純物（例如A s (砒））之膜厚3 0 0 n m 程度之多晶矽膜之後，以C Μ P法硏磨此多晶矽膜而留存 於接觸孔1 9，2 0之內部來形成。 接著，以C V D法在氧化矽膜1 8之上‘部堆積膜厚 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）_ 32 _ 508798 A7 B7_ 五、發明説明（3〇 ) 2 0 0·ηιη程度之氧化矽膜2 8之後，在氮氣體環境實施 800 °C，1分鐘程度之熱處理，由此熱處理，而構成塞 2 1之多晶矽膜中之η型不純物乃由接觸孔i 9，2 〇之 底部而擴散至存儲單兀選擇用Μ I S F E T Q s之η-型 半導體領域9 a，可形成低電阻之η型半導體領域（源極 ，漏極）9。 接著如圖1 6所示，以光敏抗蝕劑膜爲遮蔽罩之乾式 蝕刻而去除接觸孔1 9之上部之氧化矽膜2 8，由而形成 穿通孔2 2。此穿通孔2 2乃配置於離開活性領域l之元 件分離溝6之上方。 接著，以光敏抗蝕劑膜爲遮蔽罩之乾式蝕刻來去除周 邊電路之氧化矽膜28，18，17，SOG膜16及鬧 極氧化膜7，由而在η通道型MI SFET Qn之η+型 半導體領域1 0 (源極，漏極）之上部形成接觸孔3 0， 31，在ρ通道型MISFET Qp之ρ+型半導體領域 1 1 (源極，漏極）之上部形成接觸孔3 2，3 3。又在 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 此同時，在P通道型MI SFET Qp之閘極電極8C 之上部形成接觸孔34，在η通道型MI SFET Q η 之閘極電極8 Β之上部形成不圖示之接觸孔。 如上所述，以別過程地實施形成穿通孔2 2之蝕刻， 及形成接觸孔3 0〜3 4之蝕刻，由而可以防止當形成周 邊電路深之接觸孔3 0〜3 4時，露出於穿通孔之淺之穿 通孔2 2之底部之塞2 1之被深深地被挖深之不合宜之情 形。又穿通孔2 2之形成及接觸孔3 0〜3 4之形成得以 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）· 33娜 508798 A7 ____B7_ _ 五、發明説明（31 ) 上述之•相反之順序來實施。 接著如圖1 7所示，在接觸孔3 0〜3 4及包含接觸 孔2 2之內部之氧化矽膜2 8之上部堆積膜厚4 0 nm程 度之T i膜3 6。 T i膜乃爲了在縱橫比大之接觸孔3 0〜3 4之底部 也可以確保1 0 nm程度以上之膜厚地採用瞄準（ collimation )濺射法等之高指向性濺射法來堆積。 接著，將Ti膜36不曝露於大氣之下，在Ar (氬 )氣環境中實施6 5 0°C，3 0秒程度之熱處理，又在氮 氣環境中實施7 5 0 t 1分鐘程度之熱處理。由此熱處 理而如圖1 8所示，接觸孔3 0〜3 3之底部之S i基板 與Ti膜36反應，在η通道型MI SFET Qn之η + 型半導體領域1 0 (源極，漏極）之表面與Ρ通道型 MI SFET Qp之ρ+型半導體領域1 1 (源極，漏極 )之表面形成膜厚1 0 nm程度之丁 i S i 2層3 7。又由 上述氮氣體環境中之熱處理，而將堆積於接觸孔3 0〜 經濟部中央標準局員工消費合作社印製 3 4之側壁之薄T i膜3 6之表面予以氮化成爲與S i不 易反應之安定之膜。 此時，雖然氧化矽膜2 8之上部之T i膜3 6之表面 也被氮化，惟表面以外之部份即不會氮化以未反應之狀態 留存。再者，在穿通孔2 2之底部之塞2 1之表面即藉由 構成塞2 1之多晶矽膜與T i膜3 6之反應而會形成 丁 i S i 2 層 3 7。 藉由於接觸孔3 0〜3 3之底部形成T i S i 2層3 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）β 34 - 508798 A7 B7__ 五、發明説明（32 ) ，由而•可以使於下一製程中，形成於接觸孔3 0〜3 3之 內部之塞3 5與周邊電路之Μ I S F ET之源極，漏極（ η +型半導體領域1 0，ρ+型半導體領域1 1 )之接觸部 份之接觸電阻減低到1 Κ Ω以下，所以令讀出放大器S A 或字驅動器WD等之周邊電路之高速動作使之可能。接觸 孔3 0〜3 3之底部之矽化物層亦可以用T i S i 2以外之 高融點金屬矽化物，例如C 〇 S i 2 (鈷矽化物）， T a S i 2 (钽矽化物，Μ 〇 S i 2 (鉬矽化物）等來構成 〇 接著如圖1 9所示，以CVD法在T i膜3 6之上部 堆積膜厚3 0 nm程度之T i N膜4 0。因爲CVD法乃 較濺射法而分散敷層良好，所以對於縱橫比大之接觸孔 3 0〜3 4之底部可以堆積與平坦部同程度之膜厚之 TiN膜40。接著以六氟化氟（WF6)，氫及一矽烷（ S i H4)爲源氣體之CVD法而在T i N膜4 0之上部堆 積膜厚3 0 0 nm程度之厚之W膜4 1，以W膜4 1而完 全地埋塡接觸孔3 0〜3 4及穿通孔2 2之各自之內部。 經濟部中央標準局員工消費合作社印製 接著於形成T i S i 2層3 7之直後，以蝕刻液來去除 未反應之T i膜3 6，即蝕刻液也會侵入於形成於p通道 型MI SFET Qp之閘極電極80之上部之接觸孔 34之內部，或形成於η通道型MISFET Qn之閘 極電極8 B之上部之未圖示之接觸孔之內部，由而以多層 金屬構造所構成之閘極電極8 B，8 C之表面（W膜）也 會被蝕刻去除。爲了防止此現象，本實施形態係在接觸孔 -35- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508798 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（33 ) 3 0〜·3 3之底部形成T i S i 2層3 7之後，將留存該殘 存於氧化矽膜2 8之上部或接觸孔3 0〜3 4之內部之未 反應之T i膜3 6 ’而在其上部堆積T i N膜4 0及W膜 4 1。 接著如圖2 0所示，使甩CMP法去除氧化砂膜2 8 上部之W膜4 1，T i N膜40，及T i膜去除（磨除） 。由而在接觸孔3 0〜3 4及穿通孔2 2之各內部形成由 上述W膜41，TiN膜40及Ti膜36所構成之塞 3 5。此塞3 5亦可以乾式蝕刻法將氧化矽膜2 8之上部 之W膜41，TiN膜40及Ti膜36予以去除來形成 。又此時之氧化矽膜2 8上之T i膜3 6之去除不充分時 ，即在下一製程中形成於氧化矽膜2 8上之配線（2 3〜 2 6 )之一部份之在於後續之高溫熱處理時發生氧化矽膜 2 8之從表面剝離之情形，所以需要注意。 由於上述塞3 5乃以高融點金屬之W膜4 1爲主體地 予以構成，因此不但電阻低，同時耐熱性高。再者形成於 W膜4 1之下層之T i N膜4 0，乃具有以CVD法堆積 W膜4 1時，防止六氟化鎢與S i反應發生侵入（encro chment )，小孔等缺陷等阻擋層之機能，同時防止在後續 之高溫熱處理過程而W膜4 1與S i基板之發生反應（， 矽化物化之反應）之阻擋層之機能。又此阻擋層有時亦使 用丁 i N以外之高融點金屬氮化物（例如W N膜）。 塞3 5係不使用W膜4 1 ，以T i N膜4 0爲主體來 構成亦可行。即分別在各接觸孔3 0〜3 4及各穿通孔 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 4 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -36 - 508798 A7 B7 五、發明説明（34 ) 2 2之•內部埋入膜厚厚之T i N膜4 0由而形成塞3 5亦 可。此時雖然塞3 5之電阻乃與W膜4 1爲主體地構成者 相比較時，呈顯較高，惟在於下一過程將堆積於氧化矽膜 2 8之上部之W膜4 2施予乾式蝕刻以資形成位線B L及 周邊電路之第1層序列之配線2 3〜2 6時，該T i N膜 4 0將成爲鈾刻停止器，所以顯著地可提高配線2 3〜 2 6與接觸孔3 0〜3 4之對準之裕度，大幅度地可提高 配線2 3〜2 6之佈置之自由度。 接著於氧化矽膜2 8之上部，以下述之方法形成位線 BL及周邊電路之第1層序列之配線2 3〜2 6。 經濟部中央標準局員工消費合作社印製 首先如圖2 1所示，將氧化矽膜2 8之表面施予濕式 洗淨，充分去除硏磨殘渣之後，以濺射法在其上部堆積膜 厚1 0 0 nm程度之W膜，接著如圖2 2所示，以形成於 W膜4 2之上部之光敏抗蝕劑膜4 3爲遮蔽罩而對W膜 4 2施予乾式蝕刻以資形成位線B L及周邊電路之第1層 序列之配線2 3〜2 6。又由於W膜4 2之光反射率高所 以曝光時光敏抗蝕劑膜4 3發生暈光作用致使圖樣（寬及 空間）之尺寸精度之降低。爲了防止它即在W膜4 2之上 部薄薄地堆積反射防止膜之後，塗佈光敏抗蝕劑膜4 3就 可以。反射防止膜可使用有機系之材料或光反射率低之金 屬材料（例如T i N膜）。 在此說明檢討氧化矽膜及堆積於其上部之各種金屬膜 之密著性之結果。 -37- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ，798 A7 B7 五、發明説明（35 ) 1 0 號碼 規格 界面狀況（剝離） 備考 1 W/TiN/Ti 發生 2 W/Tin/TiNx 發生 x = 10% 3 W/TiN/TiNx 發生 x=15% 4 W/TiN/TiNx 發生 x = 20% 5 W/TiN 無發生 W 無發生 (請先閲讀背面之注意事項再填寫本頁) 註1) 800 °C 5min之氮退火後 註2)底及W上即等離子CVD — S i〇2 表1係整理了，以等離子CVD法所堆積之氧化矽膜 之表面堆積6種之金屬膜（試料1〜6) ’於800 °C之 氮氣環境中，經5分鐘熱處理之後，評鑑了兩者之界面之 密著性之結果。全部之試料中，W膜係以濺射法來堆積， 膜厚定爲300nm。 經濟部中央標準局員工消費合作社印製 又試料1〜5之T i N膜均以反應性濺射法來堆積， 膜厚定爲5 0 nm。試料2，3及4之T i 膜即以反應 性濺射法，改變組成比（X )來堆積’具體的說調節A r (Μ)-氮混合氣體之氮分壓來改變組成比（χ)。試料 1之T i膜即以濺射法堆積’膜厚定爲5 0 nm。 如表所示，在試料1〜4上，界面發生了剝離，試料 5，6即完全沒有發生剝離情形。由而發現，當T i膜或 以T i過剩之狀態地含有之T i化合物·膜與氧化矽膜在相 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）幼 508798 A7 __ _ B7 五、發明説明（36 ) 接界面•之狀態下施予高溫熱處理時，膜會剝離之情形，於 是考慮形成氧化物時之熱化學的形成能時，即呈顯S i較 W容易形成氧化物，又τ i較s i容易形成氧化物之能變 化。所以可以推測此物質固有之性質係上述膜剝離之原因 。又雖然在界面有T i之存在時，以不是T i單體而以安 定之氮化合物（T i N)而存在時，須要破壞τ i —N結 合之能，因此在試料5不發生膜剝離之原因。 又穿通孔2 2及接觸孔3 0中，其側壁乃維持接觸於 T i膜2 2之狀態，惟穿通孔2 2及接觸孔3 0〜3 4之 堆積電極3 5係接著於下層之多晶矽塞2 1或半導體基板 ，又塞3 5之上層有位線B L或配線2 3〜2 6之存在， 因此不會構成問題。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在上述製造方法中，暫且去除氧化矽膜2 8之上部之 W膜41，TiN膜40及Ti膜36，而在接觸孔30 〜3 4之內部及穿通孔2 2之內部形成塞3 5之後，將新 的圖樣形成於氧化矽膜2 8之上部之W膜4 2予以圖樣形 成以資形成位線B L及配線2 3〜2 6。所以以此方法時 ，與圖樣形成墀膜41，丁丨！^膜40及丁丨膜3 6來形 成位線B L及配線2 3〜2 6相比較時雖然製造過程會增 加，惟確實的可以防止在後程之在位線B L之上部形成資 料存儲用容量元件C之高溫熱處理而位線B L及配線2 3 〜2 6之膜會剝離之情形。 再者，依，對於在縱橫比大之接觸孔3 0〜3 4之內 部形成塞3 5之後，在氧化矽膜2 8之上部堆積爲形成位 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）_ 39 _ 508798 A7 B7 五、發明説明（37 ) 線B L·及配線2 3〜2 6用之W膜4 2之上述製造方法時 ，因爲不須考慮，在穿通孔2 2及接觸孔3 0〜3 4之內 部埋入膜之埋入之問題，因此以薄的膜厚就可堆積W膜 4 2。即依此製造方法時，可以使位線B L之膜厚薄化， 所以更能減低形成鄰接之位線B L之間之寄生容量。 再以CMP法硏磨氧化矽膜2 8之表面使之平坦化， 在該上部堆積薄膜厚之W膜4 2之結果，可以使蝕刻W膜 4 2時之超過之蝕刻量，因此可防止具有較光敏抗蝕劑膜 4 3之寬度更大之徑之穿通孔2 2之內部之塞3 5之被深 挖之不合宜之情形。 位線B L及配線2 3〜2 6乃亦可採用以CVD法堆 積之W膜，或W膜與T i N膜之疊層膜來形成。又氧化矽 系之與絕緣膜之密著性良好之其他高融點金屬（例如Μ 〇 膜，T a膜）或其氮化物之單層膜或這些之叠層膜來形成 亦可以。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 接著如圖2 3所示，於各位線B L及各第1層序列之 配線2 3〜2 6之各上部堆積膜厚1 0 0 nm程度之氧化 矽膜3 8，接著於氧化矽膜3 8之上部，以旋轉塗佈膜厚 2 5 0 nm程度之SOG膜3 9之後，在包含水蒸氣之 4 0 0°C程度之氧氣環境實施烘烤處理，再實施8 0 0°C ，1分鐘程度之熱處理使之緻密化而使S OG 3 9之表面 之平坦化。 如上所述，將氧化矽膜2 8之表面予以平坦化，而在 其上部堆積的膜厚之W膜4 2，由而形成位線B L及第1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 4〇 - 508798 A7 B7 五、發明説明（38 ) 層序列•之配線23〜26，由而可以減低SOG膜39之 底層之段階差，因此只用二層之絕緣膜（氧化矽膜3 8， SOG膜3 9 )而可以使位線B L及配線2 3〜2 6之各 上部之平坦化。換言之，如閘極電極8A，8B，8C之 上部予以平坦化時一般，在S OG膜（1 6 )之上部再堆 積氧化矽膜（1 7 )之後，對其表面實施CMP法來硏磨 也充分可確保平坦性，所以可以縮短製造過程。 又如位線B L與第1層序列之配線2 3〜2 6之級階 差很小時，即不使用S OG膜3 9而只將氧化矽膜3 8堆 厚即可達平坦化。另一方面，位線B L與配線2 3〜2 6 之密度差大，單靠SO G膜3 9無法獲得充分之平坦性時 ，即以CMP法硏磨S 0G膜3 9之表面，再在其上面堆 積用於補修S〇G膜3 9之表面之微細之硏磨傷痕用之氧 化矽膜即可。又該令S 0 G膜3 9緻細化之溫度不能提高 的太高時，即爲了補償其耐濕性之降低而在其上部堆積氧 化矽膜即可。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 接著，如圖24所示，在S0G膜39之上部，以 CVD法堆積膜厚2 0 0 nm程度之多晶矽膜7 0之後， 以光敏抗蝕劑膜爲遮蔽罩，對於此多晶矽膜7 0施予乾式 蝕刻，由而在接觸孔2 0之上方形成穿通孔7 1。此穿通 孔7 1係以其直徑與最小加工尺寸之同程度的予以形成。
接著如圖2 5所示，於穿通孔7 1之側壁形成，以多 晶矽膜所構成之側壁間隔件7 2。側壁間隔件7 2乃，在 包含穿通孔7 1之內部之多晶矽膜7 0之上部，以CVD 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐)~1777 508798 A7 ___B7_ 五、發明説明（39 ) (請先閲讀背面之注意事項再填寫本頁) 法堆積•膜厚6 0 nm程度之薄的第2多晶矽膜（不圖示） 之後，對此多晶矽膜施予背面蝕刻由而留存於穿通孔7 1 之側壁之方法來形成。由於形成此側壁間隔件7 2，穿通 孔7 1之內徑即較最小加工尺寸更能微細。 接著，如圖2 6所示，以多晶矽膜7 0及側壁間隔件 7 2爲遮蔽罩，將穿通孔7 1之底部之絕緣膜（SOG膜 3 9，氧化矽膜3 8，2 8 )施予乾式蝕刻，形成位線 B L及鄰接於它之位線B L之空間而到達於接觸孔2 0之 穿通孔4 8。 由於穿通孔4 8係以具有較最小加工尺寸更微細之內 徑之穿通孔7 1之側壁間隔件7 2爲遮蔽罩而形成，所以 該內徑會成爲較最小加工尺寸更微細。由而充分地可以確 保位線B L之空間領域與穿通孔4 8之對準之裕度，所以 確實的可以防止在下一製程而埋入於穿通孔4 8之內部之 塞4 9之與位線B L或其下部之塞3 5發生短路之情形。 經濟部中央標準局員工消費合作社印製 接著如圖2 7所示，以CVD法在包含有穿通孔4 8 之內部之多晶矽膜7 0之上部堆積將η型不純物（例如P (磷）之膜厚2 0 0 nm程度之多晶矽膜，將此多晶矽膜 與多晶矽膜7 0及側壁間隔件7 2 —齊予以背面蝕刻，以 資在穿通孔4 8之內面，形成以多晶矽所構成之塞4 9。 接著如圖2 8所示，以CVD法在SOG膜3 9之上 部堆積膜厚2 0 0 nm程度之氮化矽膜4 4之後，以光敏 抗蝕劑膜爲遮蔽罩之乾式蝕刻而去除周邊電路之氮化矽膜 4 4。殘存於存儲器陣列之氮化矽膜4 4乃在後述之形成 -42- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508798 A7 B7 五、發明説明（40 ) * 資料存儲用容量元件C之下部電極4 5之過程中之用於蝕 刻氧化矽膜之蝕刻停止器之用。 接著’如圖2 9所示，以CVD法在氮化矽膜4 4之 上部堆積氧化矽膜5 0之後，以光敏抗蝕劑爲遮蔽罩，以 乾式触刻氧化矽膜5 0及其下部之氮化矽膜，由而在穿通 孔4 8之上部形成凹溝7 3。資料存儲用容量元件C之下 部電極4 5乃沿著此凹溝7 3之內壁地予以形成，所以如 欲加大下部電極4 5之表面積，存加存儲電荷量起見，須 要以厚的膜厚（例如1 · 3 //程度）來堆積氧化矽膜5 0 〇 接著，圖3 0所示，以C V D法，在包含凹溝7 3之 內部之氧化矽膜5 0之上部堆積滲雜η型不純物（例如P (磷））之膜厚60nm程度之多晶矽膜45Α。此多晶 矽膜4 5 A乃做爲資料存儲用容量元件C之下部電極材料 而使用。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 接著，如圖3 1所示，以旋轉塗佈法在包含凹溝7 3 之內部之多晶矽膜4 5 A之上部塗佈膜厚3 0 0 nm程度 之SOG膜74，接著實施4 00 °C程度之熱處理將 S〇G膜7 4烘烤之後，以背面蝕刻去除凹溝7 3之外部 之S〇G膜7 4。 接著如圖3 2所示，以光敏抗蝕劑膜7 5覆罩周邊電 路之多晶矽膜4 5 A之上部，以背面蝕刻（異方性蝕刻） 去除存儲器陣列之氧化矽膜5 0之上部之多晶矽膜4 5 A 而予以去除，由而沿著凹溝7 3之內壁地可形成下部電極 本紙張尺度適用中國國家標準（CNS )A4規格（210X297公釐）~·43· 508798 A7 — B7 五、發明説明（41 ) 4 5。·下部電極4 5亦可採用多晶矽膜4 5 A以外之導電 膜來構成。下部電極用之導電膜係以，具有在下續過程中 所實施之容量絕緣膜之高溫熱處理中也不劣化程度之耐熱 性及耐氧化性之導電材料，例如W，R u (釕）等之高融 點金屬，或RuO (氧化釕）I r〇（氧化銥）等之導電 性金屬來構成爲宜。 接著，如圖3 3所示，以氟酸系之蝕刻液同時地去除 留於凹溝7 3與凹溝7 3之間隙之氧化矽膜5 0，及凹溝 7 3之內部之S OG膜7 4之後，去除光敏抗蝕劑膜7 5 ，接著以覆罩存儲器陣列之光敏抗蝕劑膜爲遮蔽罩之乾式 蝕刻而去除周邊電路之多晶矽膜4 5 A，由而完成筒型之 下部電極4 5。由於在凹溝之間隙之氧化矽膜5 0之底部 形成有氮化矽膜4 4，所以以濕式蝕刻氧化矽膜5 0時下 層之S OG膜3 9不致於被蝕刻。又此時周邊電路之表面 係以多晶矽膜4 5 A所覆罩，所以下層之厚氧化矽膜5 0 不致於被蝕刻。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 由於在周邊電路留存膜厚厚的氧化矽膜5 0 ’因此在 後續之過程而形成於資料存儲用容量元件c之上層之層間 絕緣膜5 6，6 3之表面能與存儲器陣列與周邊電路而呈 顯大致同一高度，所以形成配置於層間絕緣膜5 6之上部 之第2層序列之配線5 2，5 3，配置於層間絕緣膜6 3 之上部之第3層序列之配線5 7〜5 8 ’以及連接第2層 序列及第3層序列之配線之穿通孔60 ’ 6 1之形成會容 易化。 . 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_44- 508798 A7 B7 五、發明説明（42 ) * 接•著在氨環境中實施8 0 0 °C 3分鐘程度之熱處理 ’由而在下部電極4 5之表面形成薄的氮化膜（不圖示） 之後’如圖3 4所示，在下部電極4 5之上部堆積膜厚 14nm程度之薄Ta2〇5 (氧化鉬）膜46。下部電極 4 5之表面之氮化膜乃爲了防止當成下部電極4 5之多晶 矽膜（45A)之在下製程所實施之熱處理而被氧化所形 成。又丁 a 2 0 5膜4 6係例如以五乙氧基鉅（
Ta (〇c2H5)5)爲源氣體之CVD法來堆積。以 CVD法來堆積之T a 2〇5膜4 6之分步敷層性良好，因 此對於具有立體的筒型形狀之下部電極4 5之表面全體上 大致以均一之膜厚地被堆積。 接著，在8 0 0°C之氧化性環境中將T a 2〇5膜4 6 熱處理3分鐘。由而可修復膜中之結晶缺陷，可獲得被結 晶化之良質之T a 2 0 5膜4 6。由而可以減低資料存儲用 容量元件之洩漏電流，因此可以製造更新特性之被提高之 DRAM。 經濟部中央標準局員工消費合作社印製 再者，將資料存儲用容量元件C之下部電極4 5做成 爲立體的筒型形狀，使其表面積增大，且以介電率2 〇〜 2 5程度之T a 2〇5膜4 6來構成容量絕緣膜，由而將存 儲單元予以微細化時仍然可能獲得確保保持資料上充分之 存儲電荷量也。 又先於T a 2〇5膜4 6之堆積而被形成之下層之位線 B L及第1層序列之配線2 3〜2 6，係以對於氧化矽系 之絕緣膜之密著性良好之W膜來構成。所以確實的可以確 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公襲） 45 經濟部中央標準局員工消費合作社印製 508798 A7 B7 ___ 五、發明説明（43 ) 實的防•止起因於T a 2〇5膜4 6之高溫熱處理所致之位線 B L或配線2 3〜2 6之膜之剝離等不良之情形。 又，以耐熱性高之W膜來構成位線之緣故’可以確實 的防止該最小加工尺寸以下之微細之寬度所形成之位線 B L之起因於T a 2〇5膜4 6之高溫熱處理而發生劣化或 斷線之不良之情形。又將使用耐熱性高之導電材料（W膜 /T i N膜/T i膜）來構成連接周邊電路之 MISFET與第1層序列之配線23〜26之接觸孔 3 0〜3 5之內部之塞3 5，由而可以防止起因於 T a 2〇5膜4 6之高溫熱處理而源極，漏極之洩漏電流增 加而接觸電阻增大之不合宜之情形。 資料存儲用容量元件C之容量絕緣膜乃以例如B S T ，8丁〇，：63丁1〇3(鈦酸鋇），PbTi〇3(鈦酸 錯），P Z T ( P b Z r X T i 1 - X 〇 3 )， PLT (PbLaxTii-xOs) ，PLZT 等之由金屬 氧化物所形成之高（強）介電體膜來構成。這些高（強） 介電體膜乃，以這些之共同性質：爲了獲得結晶缺陷少之 高品質之膜起見，在其成膜後至少須實施7 5 0 °C程度以 上之高溫熱處理之必要，因此使用這些高（強）介電體膜 時也可獲得如上述同樣之效果。 接著，如圖3 5所示，倂用C V D法及濺射法而在 T a 2〇5膜4 6之上部堆積T i N膜之後，藉由以光敏抗 蝕劑膜爲遮蔽罩來實施乾式蝕刻而將T i N膜及T a 2〇5 膜4 6施予圖樣形成，於是可完成由T i N膜所成之上部 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐)~_ 46 - ~ —I— 1T (請先閲讀背面之注意事項再填寫本頁) 裝-
、1T 508798 A7 B7 五、發明説明（44 ) 電極4*7，以及由丁32〇5膜4 6所成之容量絕緣膜及多 晶矽膜（4 5A)所成之下部電極4 5所構成之資料存儲 用容量元件C。又由到現在爲止之製程而可完成以存儲單 元選擇用MI SFET Qs及與它串聯的連接之資料存 儲用容量元件C所構成之存儲單元。資料存儲用容量元件 C之上部電極4 7亦可採用T i N膜以外之導電膜，例如 W膜等來構成。 接著，如圖3 6所示，在資料存儲用容量元件C之上 部形成層間絕緣膜5 6之後，以光敏抗蝕劑膜爲遮蔽罩而 對於周邊電路之層間絕緣膜5 6，氧化矽膜5 0 ’ S 0 G 膜3 9以及氧化矽膜3 9，由而於第1層序列之配線2 6 之上部形成穿通孔5 4，層間絕緣膜5 6即以例如C V D 法所堆積之膜厚6 0 0 nm程度之氧化矽膜來構成。 接著，如圖3 7所示，在穿通孔5 4之內部形成塞 3 5之後，於層間絕緣膜5 6之上部形成第2層序列之配 線 5 2，5 3。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 塞5 5乃例如以濺射法在層間絕緣膜5 6之上部堆積 T i膜，又以CVD法在其上部堆積T i N膜及W膜之後 ，將這些膜予以背面蝕刻（乾式蝕刻）只留存於穿通孔 5 4之內部而形成。 第2層序列之配線5 2，5 3乃，以濺射法在層間絕 緣膜5 6之上面依序堆積：膜厚5 0 η η程度之T i膜’ 膜厚500nm程度之A1 (鋁）膜，膜厚5〇nm程度 之T i膜以及膜厚5 0 nm程度之T i N膜之後’以光敏 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 47 - 508798 A7 ____B7_ 五、發明説明（45 ) 抗鈾劑•膜爲遮蔽罩之乾式蝕刻將這些膜予以圖樣形成以資 形成。 由於形成了資料存儲用容量元件C之容量絕緣膜之後 ，係沒有隨伴著高溫熱處理之過程，因此形成於層間絕緣 膜56之上部之第2層序列之配線52，5 3之材料即得 採用雖然與高融點金屬或該氮化物相比較耐熱性較劣，性 電阻低之以A 1爲主體之導電材料。再者，由於沒有隨伴 著高溫之熱處理之過程，由而膜剝離之問題也不會發生， 所以當在以氧化矽所構成之層間絕緣膜5 6之上部，形成 第2層序列之配線5 2，5 3時，在於與層間絕緣膜5 6 界面接之部份之阻擋金屬上可以使用T i膜也。 接著，如圖3 8所示，在第2層序列之配線5 2， 5 3之上部形成第2層間絕緣膜6 3之後，對於資料存儲 用容量元件C上部之層間絕緣膜6 3，5 6施予蝕刻，形 成穿通孔6 0，對於周邊電路之第2層序列之配線5 3之 上部之層間絕緣膜6 3予以蝕刻形成穿通孔6 1。第2層 間絕緣膜6 3乃例如由以C V D法所堆積之膜厚 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 3 0 0 nm程度之氧化矽膜，及在其上部旋轉塗佈之膜厚 4 0 0 nm程度之SOG膜，及在其上部以CVD法所堆 積之膜厚3 0 0 n m程度之氧化矽膜所構成。該構成層間 絕緣膜6 3之一部份之S 0 G膜之烘烤乃爲了防止以a 1 爲主體之第2層序列之配線5 2，5 3及資料存儲用容量 元件C之容量絕緣膜之劣化起見，以4 〇 0 °C程度之溫度 〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）_ - 508798 A7 _____B7___ 五、發明説明（46 ) 而•後，在穿通孔60，61之內部形成塞62，接著 於層間絕緣膜之上部形成第2層序列之配線5 7，5 8， 59，由而上述圖3所示之DRAM乃大致上會成立。 塞6 2乃例如以與上述塞5 5之同一之導電材料（W 膜/T i N膜/T i膜）來構成，第3層序列之配線5 7 ，5 8，5 9即以例如上述第2層序列之配線5 2，5 3 之同一導電材料（T i N膜/T i膜/A 1膜/T i膜） 來構成。又在第3層序列之配線57，58，59之上部 將堆積，耐水性高之緻密之絕緣膜（例如以等離子C V D 法所堆積之由氧化矽膜及氮化矽膜所成之二層之絕緣膜） ，惟省略了其圖示也。 上面乃依據發明之實施形態將本發明所創作之發明具 體的說明，惟本發明乃不侷限於上述實施之形態，在不逸 脫其要旨之範圍內當然可做種種的變更也。 本發明也可適用於DRAM及邏輯L S I及閃絡存儲 器混在於同一之半導體晶片上之半導體積體電路裝置也。 經濟部中央標準局員工消費合作社印製 由本案發明之所揭示之發明中之代表性者而可獲得之 果簡單的予以說明即如下。 依本發明時，以高介電體材料來構成資料存儲用容量 元件之容量絕緣膜之C · Ο · B構造之DRAM中，以鈦 或鈷以外之高融點金屬來構成將配置於資料存儲用容量元 件更下層之位線或周邊電路之配線之與基層氧化矽膜所接 觸之部份，由而提高位線或周邊電路與氧化矽膜之密著性 ，確實的可以防止起因於形成於容量絕緣膜時所實施之高 -49- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508798 A7 __B7 __ 五、發明説明（47 ) 溫熱處•理之位線或周邊電路之配線與氧化矽膜之界面上發 生剝離之不良情形。因此可以提高2 5 6 M b i t及該後 之對應於世代之大容量DRAM之可靠性，以及製造之良 品率。 再者本發明係對於本發明之一構成要素之「T i / T i N/W」所成之塞電極實施了習知例之調查，結果發 現有日本專利公報特開平9 — 9 2 7 9 4號。 雖然在上述公報中揭示有由「T i/T i N/W」所 成之塞電極，惟，該位線及與它同層之周邊電路之配線係 以T i /T i N/W來構成，所以位線乃會在於與該丁 i 氧化膜之界面而發生剝離，由此可見上述特開平9 一 9 2 7 9 4號很明確地並沒有剝離問題之意識，所以乃屬 於與本發明完全不同之發明也。 圖式之簡單說明 第1圖係形成本發明之一實施形態之D R A Μ之半導 體晶片之整體平面圖。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 第2圖係本發明之一實施形態之D R A Μ之等價電路 圖。 第3圖係表示本發明之一實施形態之存儲器配置及周 邊電路之各一部份之半導體基板之要部斷面圖。 第4圖係表示本發明之一實施形態之D R A Μ之存儲 器之配置之一部份之半導體基板之槪略平面圖。 第5圖乃至第3 8圖分別表示本發.明之一實施形態之 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐）~ 5〇 _ 508798 A7 B7 五、發明説明（48 ) D RAM之製造方法之半導體基板之要部斷面圖 符號說明 1 半導體基板 2 Ρ型阱 3 η型半導體領域 4 η型阱 5 ，5 0 氧化矽膜 6 元件分離溝 7 閘極氧化膜 8 閘極電極 9 η型半導體領域 11 ρ +型半導體領域 10 η+型半導體領域 (請先閲讀背面之注意事項再填寫本頁) :裝· 經濟部中央標準局員工消費合作社印製 1 2， 1 3 ，4 4 氮 化矽 膜 1 3丨 〔s ) 間 隔 件 5 6 6 3 層 間 1 6 ’ 3 9 S 〇 G 膜 1 7 ’ * 1 8 ，2 8 3 8 矽 膜 1 9， ，2 0 接 觸 孔 2 1， ，3 5 ，6 2 4 9 5 5 5 塞 2 2， _ 4 8 ，5 4 ， 6 0 6 1 穿 通 孔 2 3〜2 6 ，5 2 5 3 5 7 6 9 配 3 0 一 、3 4 接 MsxS 觸 孔 3 7 T i S i 層 4 5 下 部電極 4 6 氧 化 鉬 膜 4 7 上 部電極 4 0 T i N 膜 4 2 W 膜 4 3 光 敏 抗 蝕 劑 1 A 半 導體晶 片 Μ A R Y 存 儲 器 S A 讀 出放大 器 W D 字 驅 動 器 W L 字 線 Β L 位 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）·別 訂 508798 A7 B7 五、發明説明（49 ) Μ C·存儲單元 C 資料存儲用容量元件 Q (s ，ρ ，η ) 存儲單元選擇用MISFET L 活性領域 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -52-

Claims (1)

  1. 508798 A8 B8 C8 D8 六、申請專利範圍 第88 1 007 1 8號專利申請案 中文申請專利範圍修正本 民國91年2月修正 1 · 一種半導體積體電路裝置，主要係，在形成於半 導體基板之主面上之氧化矽系之第1絕緣膜之上部，形成 有，至少有其一部份之與上述第1絕緣膜接地以延在之配 線，而在形成於上述配線之上部之第2絕緣膜之上部，形 成有至少其一部份之具有以介電體膜所構成之容量絕緣膜 之容量元件之半導體積體電路裝置中，其特徵爲， 構成上述配線之導電膜乃，在上述第1絕緣膜上，該 與上述第1絕緣膜所接觸之部份係由高融點金屬之氮化物 所構成者。 2 · —種半導體積體電路裝置，主要係，於半導體基 板之主面上之第1領域形成有，具有與字線成一體的形成 之閘極電極之存儲單元選擇用MI SFET，在覆罩上述 存儲單元選擇用Μ I S F E T之氧化矽系之第1絕緣膜之 上部形成有，電氣的連接於上述存儲單元選擇用 · Μ I S F Ε Τ之源極，漏極之一方，且與上述第1絕緣膜 接觸地延伸之位線，在形成於上述位線上部之第2絕緣膜 之上部，備有電氣的連接於上述存儲單元選擇用 Μ I S F Ε Τ之源極，漏極之另一方，且至少之一部份之 以介電體膜所構成之容量絕緣膜所構成之資料存儲用元件 之DRAM之半導體積體電路裝置中，其特徵爲，構成上 述位線之導電膜係在上述第1絕緣膜上，與上述第1絕緣 ------------ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 [紙張績適用中關家標準（CNS ) A4祕（21〇x297公釐） ~ ： 一 508798 Α8 Β8 C8 D8 々、申請專利範圍 膜接觸之部份係由高融點金屬之氮化物所成者。 3 .如申請專利範圍第2項之半導體積體電路裝置， (請先閲讀背面之注意事項再填寫本頁) 其中 上述介電體膜乃被施予爲了結晶化之熱處理之氧化鉅 者。 4 ·如申請專利範圍第2項或第3項之半導體積體電 路裝置，其中 構成上述存儲單元選擇用Μ I S F E T之閘極電極之 導電膜係至少一部份由金屬膜所構成。 5 ·如申請專利範圍第4項之半導體積體電路裝置， 其中 經濟部智慧財產局員工消費合作社印製 於上述半導體基板之主面上之第2領域，形成上述 ' DRAM之周邊電路之MI SFET，在於覆罩上述周邊 電路之Μ I S F E T之上述氧化矽系之第1絕緣膜之上部 形成有，電氣的與上述周邊電路之Μ I S F Ε Τ之閘極電 極，源極或漏極之其中之一連接，且與上述第1絕緣膜接 觸地予以延在之第1層序之配線，而構成上述第1層序之 配線之導電膜即，在上述第1絕緣膜上，該與上述第1絕 緣膜與界面所接觸之部份乃由，除了鈦之高融點金屬，或 由高融點金屬之氮化物所形成。 . 6 ·如申請專利範圍第5項之半導體積體電路裝置， 其中 在開孔於上述第1絕緣膜而電氣的連接上述第1層序 之配線與上述周邊電路之Μ I S F Ε Τ之源極或漏極之接 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 508798 A8 B8 C8 _______ D8 六、申請專利範圍 觸孔之底部即形成有鈦矽化物層者。 7 ·如申請專利範圍第5項之半導體積體電路裝置， 其中 分別的構成上述位線及上述第1層序之配線及上述導 電膜係鎢膜。 8 .如申請專利範圍第5項之半導體積體電路裝置， 其中 上述第1層序之配線係形成於上述接觸孔之內部，介 著由鈦膜與阻擋金屬膜之疊層膜，或以鈦膜與阻擋金屬膜 與鎢膜之疊層膜所構成之塞，而電氣的連接於上述周邊電 路之MI SFET之源極或漏極者。 9 _如申請專利範圍第5項之半導體積體電路裝置， 其中 上述周邊電路之Μ I S F Ε Τ之閘極電極乃以金屬膜 所構成。 1 0 ·如申請專利範圍第5項之半導體積體電路裝置 ，其中 上述第1絕緣膜乃以自旋玻璃膜或以C V D法堆積之 氧化矽膜所構成。 1 1 ·如申請專利範圍第5項之半導體積體電路裝置 ，其中 於形成於上述資料存儲用容量元件之上部之氧化矽系 之第3絕緣膜之上部形成有，電氣的連接於上述第1層序 之配線之第2層序列之配線，構成上述第2層序之配線之 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 訂 (請先閲讀背面之注意事項再填寫本頁) 508798 A8 B8 C8 D8 六、申請專利範圍 導電膜乃’該至少與上述第3絕緣膜所接觸之部份爲鈦膜 者。 1 2 · —種半導體積體電路裝置之製造方法，其特徵 爲：包含有下述之過程， (a )在半導體基板之主面上，形成氧化敬系之第1 絕緣膜之後，在上述第1絕緣膜之上部堆積，在上述第1 絕緣膜上之，與上述第1絕緣膜所接觸之部份乃由，包含 鈦之高融點金屬之氮化物所成之導電膜之過程， (b )藉由將上述導電膜施予圖樣形成，以資形成至 少其一部份之與上述第1絕緣膜相接觸地延在之配線之後 ，在上述配線之上部形成第2絕緣膜之過程， (c )具有在上述第2絕緣膜之上部形成以第1電極 ，介電體膜，第2電極所構成之容量元件之過程，而上述 容量元件形成過程係具有對上述介電體膜之熱處理過程者 〇 1 3 · —種半導體積體電路裝置之製造方法，其特徵 有包括下述之過程： · ^ (a )在半導體基板之主面上之第1領域形成構成 DRAM之存儲單元之存儲單元選擇用MI SFET，在 上述半導體基板之主面上之第2領域上，形成.構成上述 DRAM之周邊電路之Μ I SFET之過程， (b)於上述存儲單元選擇用MISFET及上述周 邊電路之Μ I S F E T之各自之上部形成氧化矽系之第1 絕緣膜之過程， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐) ~ ： ------ (請先閲讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 508798 Α8 Β8 C8 D8 々、申請專利範圍 (c )於上述存儲單元選擇用MI S F ET之源極， 漏極之至少之一方之上部之上述第1絕緣膜上，形成第1 接觸孔，於上述周邊電路之Μ I S F E 丁之源極及漏極之 各個之上部之上述第1絕緣膜上形成第2接觸孔，於上述 周邊電路之M IS F Ε Τ之閘極電極之上部之上述第1絕 緣膜形成弟3接觸孔之過程， (d)於上述第2接觸孔及上述第3接觸孔之各自之 內部及上述第1絕緣膜之上部堆積鈦膜之後，對上述半導 體基板施予熱處理，而對於露出於上述第2接觸孔之底部 之上述周邊電路之Μ I S F Ε T之源極及漏極之各自之表 面形成鈦矽化物之過程， (e )在包含上述第2接觸孔及上述第3接觸孔之各 自之內部之上述鈦膜之上部，堆積阻擋金屬膜，及除了上 述阻擋膜及除了鈦之高融點金屬膜之疊層膜之後，與上述 鈦膜一齊去除上述第1絕緣膜之上部阻檔膜或上述疊層膜 ，由而於上述第2接觸孔及上述第3接觸孔之各自之內部 形成塞之過程/ . (f )於上述第1絕緣膜之上部堆積，至少與上述第 1絕緣膜之接觸之部份係由高融點金屬之氮化物所成之導 電膜之過程， . ： (g )藉由圖樣形成上述導電膜來形成，通過上述第 1接觸孔而電氣的連接於上述存儲單元選擇用 Μ I S F Ε T之源極，漏極中之一方連接之位線，及形成 通過上述第2接觸孔或上述第3接觸孔而電氣的連接於上 本ϋ尺度適用中國國家標準(CNS ) Α4規格（21〇χ297公釐） ~ ： -- (請先閲讀背面之注意事項再填寫本頁) 、1Τ .L9 經濟部智慧財產局員工消費合作社印製 508798 A8 B8 C8 D8 六、申請專利範圍 述周邊電路之Μ I S F E T之周邊電路之第1層序之配線 之過程， (h )具有於上述第2絕緣膜之上部形成以第1電極 ’介電體膜，第2電極所構成之資料存儲用容量元件之過 程’而上述容量元件之形成過程係具有對上述介電體膜之 熱處理過程。 1 4 ·如申請專利範圍第1 3項之半導體積體電路裝 置之製造方法，‘其中 構成上述存儲單元選擇用Μ I S F E T之閘極電極及 上述周邊電路之Μ I S F Ε Τ之閘極電極之各導電膜係， 滲雜了不純物之低電阻多晶矽膜與阻檔金屬膜與鎢膜之疊 層膜者。 1 5 _如申請專利範圍第1 3項之半導體積體電路裝 置之製造方法，其中 上述位線及上述周邊電路之第1層序之配線係鎢膜。 1 6 ·如申請專利範圍第1 3項之半導體積體電路裝 置之製造方法，其中 上述介電體膜乃由金屬氧化物所成。 1 7 ·如申請專利範圍第1 6項之半導體積體電路裝 置之製造方法，其中 · · . 上述金屬氧化物係氧化钽。 1 8 ·如申請專利範圍第1 3項之半導體積體電路裝 置之製造方法’其中，爲了改善介電體膜之膜質之熱處理 溫度係7 5 〇 °c以上。 (請先閱讀背面之注意事項再填寫本頁) 訂 L· 經濟部智慧財產局員工消費合作社印製 -6 - 經濟部智慧財產局員工消費合作社印製 508798 A8 B8 C8 D8 六、申請專利範圍 1 9 . 一種半導體積體電路裝置之製造方法，其特徵 爲，包括有下述之過程， (a )於半導體基板之主面上之第1領域形成構成 DRAM之存儲單元之存儲單元選擇用MI SFET，於 上述半導體基板之主面上之第2領域形成構成上述 DRAM之周邊電路之MISFET之過程， (b)於上述存儲單元選擇用MISFET及上述周 邊電路之MISFET之各個之上部形成氧化矽系之第1 絕緣膜之過程， (c )於上述存儲單元選擇用Μ I S F ET之源極， 漏極之至少一方之上述第1絕緣膜形成第1接觸孔，於上 述周邊電路之Μ I S F Ε Τ之源極及漏極之各個之上部之 上部第1絕緣膜形成第2接觸孔，在上述周邊電路之 Μ I S F Ε Τ之閘極電極之上述第1絕緣膜上形成第3接 觸孔之過程， (d )於上述第2接觸孔及上述第3接觸孔之各個之 內部及上述第.1絕緣膜之上部堆積鈷膜之後，對上述半導 體基板施予熱處理，以資在露出於上述第2接觸孔之底部 之上述周邊電路之Μ I S F Ε T之源極及漏極之各個之表 面上形成鈷矽化物層之過程， · . (e )於包含上述第2接觸孔及上述第3接觸孔之各 內部之上述鈷膜之上部，堆積阻檔金屬膜，.或除了上述阻 檔金屬膜及鈷之高融點金屬膜之疊層膜之後，與上述鈷膜 一齊去除上述第1絕緣膜之上部之上述阻檔金屬膜或上述 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 7 I ~ ^ITn (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 508798 A8 B8 C8 D8 六、申請專利範圍 疊層膜，由而在上述第2接觸孔及上述第3接觸孔之各個 之內部形成塞之過程.， (f )於上述第1絕緣膜之上部堆積，至少與上述第 1絕緣膜所接觸之部份係由高融點金屬之氮化物所成之導 電膜之過程， (g )藉由將上述導電膜施予圖樣形成，以資形成通 過上述第1接觸孔而電氣的與上述存儲單元選擇用 Μ I S F E T之源極，漏極中之一方連接之位線，及形成 通過上述第2 ‘接觸孔或上述第3接觸孔而電氣的連接上述 周邊電路之Μ I S F E Τ之周邊電路之第1層序之配線之 過程’ (h )具有於上述第2絕緣膜之上部形成由第1電極 ，介電體膜，第2電極所構成之資料存儲用容量元件之過 .程，而上述容量元件之形成過程乃具有對上述介電體膜之 熱處理過程者。 2 0 · —種半導體積體電路裝置之製造方法，其特徵 爲：包含有下述之過成， · (a )在半導體基板表面上形成半導體領域之過程； 及 (b )在上述半導體基板表面上形成第1絕緣膜之過 程；及 (c )在上述第1絕緣膜中形成露出上述半導體領域 的一部份的開孔之過程；及 ‘ (d )在上述開孔內及上述第1絕緣膜表面上形成由 本紙張適用中關家標準（CNS ) ( 21GX297公釐)" — " ^I1Τ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 508798 A8 B8 C8 D8 六、申請專利範圍 高融點金屬所構成的第1導體膜之過程；及 (e )在上述第· 1導體膜上形成由高融點金屬所構成 的第2導體膜，且塡埋上述開孔之過程；及 (f )在上述開孔內殘留上述第1及第2導體膜，且 選擇性的去除上述第1絕緣膜上的上述第1及第2導體膜 之過程；及 (g )在上述第1絕緣膜上形成由高融點金屬所構成 的第3導體膜之過程；及 (h )在上述第3導體膜上形成第2絕緣膜之過程； 及 (i )在上述第2絕緣膜上形成第4導體膜之過程; 及. (j )在上述第4導體膜上形成介電體膜之過程；及 (k )在上述介電體膜上形成第5導體膜之過程；及 並且，上述第3導體膜在接於上述第1絕緣膜的位置 上未含鈦層。 2 1 ·如申請專利範圍第2 0項之半導體積體電路裝. 置之製造方法，其中在上述第1導體膜與上述第2導體膜 之間形成由第4高融點金屬的氮化膜所構成的第6導體 膜。 . . 2 2 ·如申請專利範圍第2 0項之半導體積體電路裝 置之製造方法，其中在形成介電體膜之後，.對上述介電體 膜施以熱處理。 丨 2 3 ·如申請專利範圍第2 2項之半導體積體電路裝 本紙張尺度適用中國國家襟準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
    508798 A8 B8 C8 D8 穴、申請專利範圍 置之製造方法，其中在氧的環境中進行上述熱處理。 2 4 ·如申請專利範圍第2 3項之半導體積體電路裝 置之製造方法，其中上述介電體膜爲氧化鉅膜。 2 5 ·如申請專利範圍第2 0項之半導體積體電路裝 置之製造方法，其中上述第1導體膜爲鈦膜，上述第2導 體膜是由鎢膜所構成。 2 6 ·如申請專利範圍第2 5項之半導體積體電路裝 置之製造方法，其中在上述第1導體膜與上述第2導體膜 之間形成由氮化鈦膜所構成的第6導體膜。 2 7 ·如申請專利範圍第2 0項之半導體積體電路裝 置之製造方法，其中在上述（f )的過程中，上述第i絕 緣膜上的上述第1及第2導體膜是利用硏磨來予以去除。· 2 8 · —種半導體積體電路裝置之製造方法，其特徵 爲：包含有下述之過成， (a )在半導體基板表面上形成半導體領域之過程； 及 (b )在上述半導體基板表面上形成第1絕緣膜之過 (請先閲讀背面之注意事項再填寫本頁) .—i. 經濟部智慧財產局員工消費合作社印製 域 由 化 領 成 氮 體 形 的 導上屬 半面金 述.表 點 上 膜及融 出. 緣.，高 露 絕程由 成 1 過成 形 第之形及 中 述 膜上； 膜 上體膜程 緣及及導體過 絕；內 1 導之 1 程孔第 1 膜 第過開的第體 述之述成述導 上孔上構上 2 在開在所在第 的 屬 的 C 份 d 金 〇> 成 及 C 部 C 點 C 構 ; 一 融 所 程 的高膜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 508798 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 々、申請專利範圍 (f )在上述第2導體膜上形成由高融點金屬所構成 的第3導體膜，且塡埋上述開孔之過程；及 (g )在上述開孔內殘留上述第1 ，第2及第3導體 膜，且選擇性的去除上述第1絕緣膜上的上述第1 ，第2 及第3導體膜之過程；及 (h )在上述第1絕緣膜上形成由高融點金屬所構成 的第4導體膜之過程；及 (i )在上述第4導體膜上形成第2絕緣膜之過程； 及 (j )在上述第2絕緣膜上形成第5導體膜之過程； 及 .(k)在上述第5導體膜上形成介電體膜之過程；及 (1 )在上述介電體膜上形成第6導體膜之過程；及 又’上述第4導體膜在接於上述第1絕緣膜的位置上 係由高融點金屬之氮化物所構成。 2 9 ·如申請專利範圍第2 8項之半導體積體電路裝 置之製造方法，其中上述第1導體膜爲鈦膜，上述第2導 體膜爲氮化鈦膜，上述第3導體膜是由鎢膜所構成。 3 0 ·如申請專利範圍第2 8項之半導體積體電路裝 置之製造方法，其中在形成介電體膜之後，對上述介電體 膜施以熱處理。 3 1 ·如申請專利範圍第3 0項之半導體積體電路裝 置之製造方法，其中在氧的環境中進行上述熱處理。 3 2 ·如申請專利範圍第3 1項之半導體積體電路裝 I— 訂 I — (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家榡準（CNS ) A*規格（21〇><297公釐） -11 - 經濟部智慧財產局員工消費合作社印製 508798 A8 Bg C8 D8 六、申請專利範圍 置之製造方法，其中上述介電體膜爲氧化钽膜。 3 3 · —種半導體積體電路裝置之製造方法，其特徵 爲：包含有下述之過成， (a )在半導體基板表面上形成第丨絕緣膜之過程； 及 (b )爲了在上述桌1絕緣膜中形成孔而施以餓刻之 過程；及 (c )在上述孔內及上述第1絕緣膜表面上形成由高 融點金屬所構成的第1導體膜之過程；及 (d )在上述第1導體膜上形成由高融點金屬的氮化 膜所構成的第2導體膜之過程；及 (e )在上述第2導體膜上形成由高融點金屬所構成 的第3導體膜，且塡埋上述開孔之過程；及 (f )在上述開孔內殘留上述第1 ，第2及第3導體 膜，且選擇性的去除上述第1絕緣膜上的上述第1 ，第2 及第3導體膜之過程；及 (g )在上述第1絕緣膜上形成由高融點金屬所構成 的第4導體膜之過程；及 (h )在上述第4導體膜上形成第2絕緣膜之過程； 及 . . (i )在上述第2絕緣膜上形成第5導體膜之過程； 及 (j )在上述第5導體膜上形成介電體膜之過程；及 (k )在上述介電體膜上形成第6導體膜之過程；及 本紙張尺度適用中國國家襟準（CNS ) A4規格（210X 297公釐） n I I n 訂 (請先閲讀背面之注意事項再填寫本頁) 508798 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 又’上述第4導體膜在接於上―述第Γ -絕緣膜的位置上 係由高融點金屬的氮化膜所構成。 3 4 .如申請專利範圍第3 3項之半導體積體電路裝 置之製造方法，其中在形成介電體膜之後，對上述介電體 膜施以熱處理。 3 5 ·如申請專利範圍第3 4項之半導體積體電路裝 置之製造方法，其中在氧的環境中進行上述熱處理。 3 6 ·如申請專利範圍第3 5項之半導體積體電路裝 置之製造方法，其中上述介電體膜爲氧化钽膜。 」 37·—種半導體積體電路裝置之製造方法，其特徵 ， 爲：包含有下述之過成， ;; (a )在半導體基板表面上形成半導體領域之過程； 及 (b )在上述半導體基板表面上形成第1絕緣膜之過 程；及 (c )爲了在上述第1絕緣膜中形成位於上述半導骨滅 領域上的第1孔而施以蝕刻之過程；及 / (d )在上述第1開孔內選擇性形成矽膜之過程；及 (e )在上述第1絕緣膜及矽膜上形成第2.絕緣膜， 且在上述第2絕緣膜中形成露出上述政膜表雨的第2孔之 過程；及 (f )在上述第2孔內及上述第2絕緣膜表面形成由 高融點金屬所構成的第1導體膜之過程；及 · (g )在上述第1導體膜上形成由高融點金屬所構成 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 13 _ :--------φ --------1T------«Φ— (請先聞讀背面之注意事項再填寫本頁) 508798 A8 B8 C8 D8 六、申請專利範圍 的第2導體膜之過程；及 (請先閲讀背面之注意事項再填寫本頁) (h )在上述第·2孔內殘留上述第1及第2導體膜， 且選擇性的去除上述第2絕緣膜上的上述第1及第2導體 膜之過程；及 (i )在上述第2絕緣膜上形成由高融點金屬所構成 的第3導體膜之過程。 3 8 · —種半導體積體電路裝置之製造方法，其特徵 爲：包含有下述之過成， (a )在半導體基板表面上形成第1半導體領域及第 2半導體領域之過程；及 (b )在上述半導體基板表面上形成第1絕緣膜之過 程.；及 (c )爲了形成位於上述第1半導體領域上的第.1 孔，而對上述第1絕緣膜施以蝕刻之過程；及 經濟部智慧財產局員工消費合作社印製 (d )在上述第1孔內選擇性形成矽膜之過程；及 (e )在上述矽膜上形成第2絕緣膜之過程及 (ί )爲了形成位於上述第2半導體領域上的第} 孔，而對上述第2及第1絕緣膜施以蝕刻之過程；及 (g )在上述第2孔內及上述第2絕緣膜表面形成由 高融點金屬所構成的第1導體膜之過程；及. (h )在上述第1導體膜上形成由高融點金屬所構成 的第2導體膜之過程；及 (i)在上述第2孔內殘留上述第1及第2導體膜， 且選擇性的去除上述第2絕緣膜上的上述第1及第2導體 -14- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 508798 A8 B8 C8 D8 六、申請專利範圍 膜之過程；及 (j )在上述第2絕緣膜上形成第3導體膜之過程 (請先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -15· 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）
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