KR100504550B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 절연막 갭필(Gab-Fill) 능력을 향상시키기 위한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 복수개의 게이트를 형성하는 단계와, 상기 반도체 기판의 표면상에 확산 방지막을 형성하는 단계와, 상기 반도체 기판상에 소정 두께의 BPSG막을 증착하는 단계와, 상기 게이트사이 공간이 좁음으로 인하여 상기 BPSG막 내부에 발생되는 보이드를 제거하기 위하여 수증기 분위기에서 열처리 공정을 실시하는 단계를 포함하여 형성한다.

Description

반도체 소자의 제조방법{Method for Fabricating of Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로 특히, 절연막 갭필(Gap-fill) 능력을 향상시키어 보이드(Void)를 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 1a에 도시된 바와 같이 반도체 기판(11)상에 게이트 산화막(도시하지 않음)을 형성하고, 반도체 기판(11)상에 게이트용 금속막(12)과 제 1 절연막(13)을 차례로 증착한다.
여기서, 상기 게이트용 금속막(12)은 폴리 실리콘막(Poly-Si)과 텅스텐 실리콘막(WSix)을 적층하여 형성하거나, 폴리 실리콘막과 베리어막과 텅스텐막(W)을 적층하여 형성한다.
그리고, 상기 제 1 절연막(13)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화막과 실리콘 질화막의 이중막 중 어느 하나로 형성한다.
그리고, 포토 및 식각 공정으로 상기 제 1 절연막(13)과 게이트용 금속막(12)을 선택적으로 제거하여 복수개의 게이트(14)를 형성한다.
그리고, 상기 반도체 기판(11)상에 제 2 절연막을 증착하고 상기 게이트(14) 양측면에 남도록 상기 제 2 절연막을 에치백하여 절연막 측벽(15)을 형성한다.
여기서, 상기 제 2 절연막은 실리콘 질화막, 실리콘 산화막, 실리콘 산화막과 실리콘 질화막의 이중막 중 어느 하나로 형성한다.
그리고, 반도체 기판(11) 내부로 불순물 이온이 확산되는 현상을 방지하기 위하여 상기 반도체 기판(11)의 표면상에 확산 방지막(16)을 형성한다.
여기서, 상기 확산 방지막(16)은 박막의 실리콘 질화막이다.
그리고, 도 1b에 도시된 바와 같이 CVD(Chemical Vapor Deposition) 공정으로 상기 반도체 기판(11)상에 BPSG막(17)을 증착한다.
여기서, 상기 BPSG막(17)의 3차원 SiO2 네트워크(Network) 내에는 B2O3과 P2O5 성분 등이 포함된다.
그리고, 소자의 집적도가 증가됨에 따라서 갭필(Gap-Fill)해야 하는 공간이 매우 좁음으로 인하여 상기 게이트(14) 사이에 형성되는 BPSG막(17) 내부에 보이드(18)가 발생된다.
그리고, 상기 보이드(18)를 제거하기 위하여 노(Furnace) 또는 RTP(Rapid Thermal Process) 장비를 이용한 상기 BPSG막(17)의 어닐링(Annealing) 공정으로 상기 BPSG막(17)을 플로우시킨다.
이때, 상기 어닐링 공정은 질소(N2), 아르곤(Ar) 등의 불휘발성 가스 분위기에서 800∼850℃의 온도로 실시한다.
그리고, 도 1c에 도시된 바와 같이 CMP(Chemical Mechanical Polishing) 공정 또는 플라즈마 드라이 에치백(Plasma Dry Etchback) 공정으로 상기 BPSG막(17)을 일정한 두께로 제거하여 종래 반도체 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 집적도가 증가할수록 갭필(Gap-fill)해야 하는 공간이 매우 좁아져 절연막 내부의 보이드를 제거하기 위해서는 보다 높은 온도에서 어닐링 공정을 실시해야 한다.
둘째, 소자의 집적도가 증가할수록 히트 사이클(Heat Cycle)에 대한 숏 채널 마진(Short Channel Margin)이 감소되므로 어닐링 공정의 온도를 향상시키기 어렵다.
둘째, 실제 공정에서 어닐링 온도가 제약되기 때문에 절연막 내부에서 보이드가 완전히 제거되지 않아 브릿지와 같은 불량이 유발되므로 수율이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 절연막 갭 필 능력을 향상시키어 보이드를 제거함으로써 공정 마진 및 수율을 향상시키기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 복수개의 게이트를 형성하는 단계와, 상기 반도체 기판의 표면상에 확산 방지막을 형성하는 단계와, 상기 반도체 기판상에 소정 두께의 BPSG막을 증착하는 단계와, 상기 게이트사이 공간이 좁음으로 인하여 상기 BPSG막 내부에 발생되는 보이드를 제거하기 위하여 수증기 분위기에서 열처리 공정을 실시하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 2a에 도시된 바와 같이 반도체 기판(21)상에 게이트 산화막(도시하지 않음)을 형성하고, 상기 게이트 산화막상에 게이트용 금속막(22)과 캡절연막(23)을 차례로 증착한다.
여기서, 상기 게이트용 금속막(22)은 폴리 실리콘막(Poly-Si)과 텅스텐 실리콘막(WSix)을 적층하여 형성하거나, 폴리 실리콘막(Poly-Si)과, 베리어막과, 텅스텐(W)막을 적층하여 형성한다.
그리고, 캡절연막(23)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화막과 실리콘 질화막의 이중막 중 어느 하나로 형성한다.
그리고, 상기 반도체 기판(21)의 소정 영역상에 남도록 포토 및 식각 공정으로 상기 캡절연막(23)과 게이트용 금속막(22)을 선택적으로 제거하여 복수개의 게이트(24)를 형성한다.
그리고, 상기 반도체 기판(21)상에 절연막을 증착하고 상기 게이트(24)의 양측면에만 남도록 상기 절연막을 선택적으로 제거하여 절연막 측벽(25)을 형성한다.
여기서, 상기 절연막은 실리콘 질화막, 실리콘 산화막, 실리콘 질화막과 실리콘 산화막의 이중막 중 어느 하나로 형성한다.
그리고, 불순물 이온 및 수증기가 상기 반도체 기판(21)으로 들어오는 현상을 방지하기 위하여 상기 반도체 기판(21)의 전면에 확산 방지막(26)을 형성한다.
여기서, 상기 확산 방지막(26)은 높은 내산화성 및 치밀도를 갖는 실리콘 질화막(Silicon nitride) 또는 실리콘 카바이드(Silicon carbide) 또는 실리콘 질화막과 실리콘 카바이드의 이중막 중 어느 하나로 형성한다.
그리고, 도 2b에 도시된 바와 같이 상기 반도체 기판(21)상에 BPSG막(27)을 증착한다.
이때, 집적도가 증가함에 따라 상기 게이트(24)사이에 형성되는 BPSG막(27)에 보이드(28)가 발생되게 된다.
그리고, 도 2c에 도시된 바와 같이 노(Furnace) 또는 RTP(Rapid Thermal Process) 장비를 이용하여 750∼820℃의 온도의 수증기 분위기에서 열처리를 실시하면 다음과 같은 반응이 일어난다.
Si-O-Si + H2O → 2Si-OH
상기 반응으로 형성된 Si-OH는 SiO2를 파괴하는 효과를 내며 이로 인하여 상기 BPSG막(27)의 점성은 현저히 감소되어 낮은 온도에서도 상기 BPSG막(27)의 플로잉이 활발하게 진행되어 상기 보이드(28)가 제거된다.
또한, 400℃ 부근에서 상기 Si-O는 불안정한 특성을 가지므로 열처리 공정 완료 이후 냉각시에 역반응 즉, 탈수 반응이 일어나 다시 본래의 Si-O-Si의 3차원 네트웍이 재배열되어 치밀한 막으로 되돌아오게 된다.
여기서, 상기 수증기의 수소와 산소의 비율은 변화시킬 수 있으며 수소 : 산소의 비율이 2 : 1 ∼ 1 : 3이 되도록 한다.
그리고, 상기 수증기 대신에 순수한 산소(O2)를 이용하여 800∼1000℃ 온도로 어닐링 공정을 실시하여도 무방하다.
그리고, 도 2d에 도시된 바와 같이, CMP 공정 또는 플라즈마 드라이 에치백(Plasma Dry Etchback) 공정으로 상기 BPSG막(27)을 일정 두께로 제거하여 본 발명의 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 어닐링 온도를 낮출 수 있으므로 히트 사이클 마진(Heat Cycle Margin)을 향상시킬 수 있다.
둘째, BPSG막의 플로잉 효율을 향상시키어 보이드를 완전히 제거할 수 있으므로 보이드로 인한 불량을 방지할 수 있고 수율을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 게이트용 금속막
23 : 캡절연막 24 : 게이트
25 : 절연막 측벽 26 : 확산 방지막
27 : BPSG막 28 : 보이드

Claims (5)

  1. 반도체 기판상에 복수개의 게이트를 형성하는 단계;
    상기 게이트를 포함한 반도체 기판의 전면에 실리콘 질화막과 실리콘 카바이드막의 이중막으로 이루어진 확산 방지막을 형성하는 단계;
    상기 확산 방지막상에 BPSG막을 증착하는 단계;
    상기 게이트사이 공간이 좁음으로 인하여 상기 BPSG막 내부에 발생되는 보이드를 제거하기 위하여 750∼820℃의 수증기 분위기에서 열처리 공정을 실시하는 단계를 포함하여 형성함을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 확산 방지막은 실리콘 질화막 또는 실리콘 카바이드막 또는 실리콘 질화막과 실리콘 카바이드막의 이중막으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 보이드 제거 공정 이후에 CMP 공정 또는 플라즈마 드라이 에치백 공정으로 상기 BPSG막을 일정한 두께로 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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