KR19990056330A

KR19990056330A - 반도체 소자의 갭 필링 방법

Info

Publication number: KR19990056330A
Application number: KR1019970076325A
Authority: KR
Inventors: 최지현; 박희숙; 김성진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 1999-07-15

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 패턴 사이의 좁은 공간을 효율적으로 채울 수 있는 반도체 소자의 갭 필링 방법에 관한 것이다. 산화 방지막은 요부와 철부가 있는 패턴 전면에 형성한다. 비정질실리콘층은 산화 방지막 전면에 형성한다. 층간절연막을 비정질실리콘층이 형성되어 있는 기판 전면에 형성한다. 갭 필링층은 산소를 포함하는 가스 분위기에서 층간절연막까지 형성되어 있는 결과물 기판을 어닐하여 비정질실리콘층을 산화시켜 형성한다.

Description

반도체 소자의 갭 필링 방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 패턴 사이의 좁은 공간을 효율적으로 채울 수 있는 반도체 소자의 갭 필링 방법에 관한 것이다.

반도체 소자의 제조 공정을 개발하는데 있어서, 소자가 고집적화 됨에 따라 패턴들 사이의 공간(space)은 점점 작아지므로 이들 패턴들 사이의 공간을 채우는 것(gap filling: 이하 "갭 필링"이라 칭함)은 점점 힘들어지고 있다. 갭 필링을 위해 현재까지 가장 많이 쓰이는 화학 기상 방식의 증착법(Chemical Vapor Deposition: 이하 "CVD"라 칭함)은 패턴들 사이의 공간에 채워지는 절연막 내에 보이드(void)를 형성하거나 절연막의 표면에 씸(seam)을 발생시킨다는 문제가 있다.

도 1은 종래의 방법으로 층간절연막을 형성할 때 패턴 사이의 갭에 의해 발생하던 문제점들을 설명하기 위해 도시한 단면도로서, 예컨대 트랜지스터의 게이트들 사이의 공간을 층간절연막을 채울 때 발생하는 문제점을 설명한다.

반도체 기판(10) 상에 게이트 산화막(12), 게이트 전극 형성물질층 및 제1 실리콘 나이트라이드막을 차례대로 형성한 후, 이들을 패터닝하여 게이트 전극(14)을 형성한다. 이후, 제2 실리콘 나이트라이드막을 결과물 기판 전면에 형성한 후 상기 게이트 전극(14)의 측벽에 스페이서를 형성하므로 상기 게이트 전극(14)을 보호하기 위해 캡핑막(16)을 형성한다. 계속해서, 화학 기상 증착법으로, 예컨대 USG(undoped silicate glass)와 같은 절연물질을 증착하여 층간절연막(18)을 형성한다.

전술한 바와 같이, 종래에는 패턴들 사이의 좁은 공간을 채우기 위해 화학 기상 증착 방식으로 USG를 증착하였다. 소자의 집적화가 가속화됨에 따라, 패턴들 사이의 공간 크기(space size)는 0.15㎛ 이하로 되고, 어스펙트 비(aspect ratio)는 3이상이 되는데, 이러한 경우 패턴들 사이의 좁은 공간 내로 절연물질이 완전히 채워지지 않아 이들 사이에 보이드(A)가 형성되거나 패턴들 사이에 증착된 층간절연층 표면에 씸(B)이 발생하는 경우가 생긴다.

이러한 보이드나 씸은 소자의 절연특성을 저하시키는 것은 물론, 상기 층간절연막이 형성된 상태에서 이후 공정을 진행할 때 사진 공정의 불량 등을 유발한다. 따라서, 복잡한 공정을 도입하여 층간절연막을 형성하거나 상기 층간절연막을 높은 온도에서 열처리하여 이를 제거하고자 하였으나 그 제거가 어려웠다.

본 발명의 목적은 패턴 사이의 공간을 효율적을 채울 수 있는 반도체 소자의 갭 필링 방법을 제공하는데 있다.

도 1은 종래의 방법으로 층간절연막을 형성할 때 패턴 사이의 갭에 의해 발생하던 문제점들을 설명하기 위해 도시한 단면도이다.

도 2 내지 도 4는 본 발명의 일 실시예에 의한 갭 필링 방법을 공정순서별로 설명하기 위해 도시한 단면도이다.

도 5 내지 도 7은 본 발명의 다른 실시예에 의한 갭 필링 방법을 공정순서별로 설명하기 위해 도시한 단면도이다.

상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 갭 필링 방법은, 요부와 철부가 있는 패턴 전면에 산화 방지막을 형성하는 공정, 상기 산화 방지막 전면에 산화에 의해 부피 팽창이 가능한 물질인 비정질실리콘층을 형성하는 공정, 상기 비정질실리콘층이 형성되어 있는 기판 전면에 층간절연막을 형성하는 공정 및 산소를 포함하는 가스 분위기에서 상기 층간절연막까지 형성되어 있는 결과물 기판을 어닐하여 상기 비정질실리콘층을 산화시킴으로써 갭 필링층을 형성하는 공정을 포함한다.

상기 산화 방지막은 실리콘 나이트라이드(SiN) 또는 옥시 실리콘 나이트라이드(SiON)로 형성하고, 상기 비정질실리콘층은 열적 화학 기상 증착법 또는 플라즈마 화학 기상 증착법으로 50Å 이하의 두께로 형성한다. 또한, 상기 층간절연막은 화학 기상 증착법으로 형성하는데, 예컨대 O₃또는 O₂TEOS를 사용하여 증착한 USG, PSG 또는 BPSG로 형성하거나, 실란(SiH4)와 과산화 수소(H₂O₂)를 혼합한 가스를 사용하여 형성한다. 상기 층간절연막은 스핀 온 글래스(SOG)로 형성할 수도 있다.

상기 산소를 포함하는 가스 분위기는 이산화 수소(H₂O) 또는 수소(H₂)와 산소(O₂) 가스를 포함하는 습식(wet) 분위기이고, 상기 어닐은 850℃ 이하의 온도에서 진행한다.

상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 갭 필링 방법은, 또한, 요부와 철부가 있는 패턴 전면에 산화 방지막을 형성하는 공정, 상기 산화 방지막 전면에 산화에 의해 부피 팽창이 가능한 물질인 비정질실리콘층을 형성하는 공정, 상기 비정질실리콘층을 이방성식각함으로써 상기 요부 및 철부의 측벽에 비정실리콘 스페이서를 형성하는 공정, 상기 비정질실리콘 스페이서가 형성되어 있는 기판 전면에 층간절연막을 형성하는 공정 및 산소를 포함하는 가스 분위기에서 상기 층간절연막까지 형성되어 있는 결과물 기판을 어닐하여 상기 비정질실리콘 스페이서를 산화시킴으로써 갭 필링층을 형성하는 공정을 포함한다.

따라서, 본 발명에 의하면, 요부와 철부가 있는 패턴의 측벽에 가산화층을 형성한 후 이를 산소 분위기에서의 열처리하여 그 부피를 팽창시킴으로써 패턴 사이의 공간을 효율적으로 채울 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명에 의한 반도체 소자의 갭 필링 방법을 더욱 상세하게 설명하고자 한다.

먼저, 도 2는 게이트 전극(34)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 반도체 기판(30) 상에 게이트 산화막(32), 게이트 전극 형성을 위한 물질층 및 캐핑층을 차례대로 형성하는 단계, 반도체 기판(30) 상에 적층된 물질층을 패터닝하여 게이트 전극(34)들을 형성하는 단계 및 상기 게이트 전극(34) 측벽에 스페이서를 형성하므로 상기 캡핑층과 스페이서로 구성된 게이트 전극 보호막(36)을 형성하는 단계로 진행한다.

이때, 상기 게이트 전극 보호막(36)은 실리콘 나이트라이드(SiN)로 형성한다.

도 3은 산화 방지막(38) 및 가산화층(40)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 게이트 전극 보호막(36)까지 형성되어 있는 기판 전면에 산화를 방지할 수 있는 물질, 예컨대 실리콘 나이트라이드(SiN) 또는 옥시 실리콘 나이트라이드(SiON)를 증착하여 상기 산화 방지막(38)을 형성하는 단계 및 상기 산화 방지막(38) 전면에 산화에 의해 부피 팽창이 가능한 물질, 예컨대 비정질실리콘(amorphorus silicon)을 증착하여 상기 가산화층(40)을 형성하는 단계로 진행한다.

이때, 상기 비정질실리콘은 열적 화학 기상 증착법(thermal CVD)이나 플라즈마 화학 기상 증착법(plasma CVD)으로 형성하는데, 50Å 이하의 두께로 형성한다. 상기 가산화층(40)은 산화(oxidation)에 의해 부피 팽창이 가능한 물질로 형성하는데, 언급한 비정질실리콘 외에도 이러한 부피 팽창이 가능한 물질이면 무엇으로나 형성할 수 있다.

도 4는 갭 필링층(40a) 및 층간절연막(42)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 가산화층(40)이 형성되어 있는 결과물 기판 전면에 상기 층간절연막(42)을 형성하는 단계 및 상기 층간절연막(42)이 형성되어 있는 기판을 산소 부위기에서 열처리하여 (어닐 공정) 상기 가산화층을 산화시켜 그 부피를 팽창시킴으로써 상기 갭 필링층(40a)을 형성하는 단계로 진행한다.

이때, 상기 층간절연막(42)은 화학 기상 증착법으로 형성하는데, 예컨대 O₃/O₂TEOS를 사용하여 USG, PSG (인 이온이 도우프된 클래스) 또는 BPSG (보론과 인 이온이 도우프된 글래스)를 형성하거나, 실란(SiH4)과 과산화 수소(H₂O₂)를 혼합한 가스를 사용하여 형성한다. 또한, 상기 층간절연막(42)은 스핀 온 글래스(Spin On Glass; SOG)와 같은 유동성 절연물질을 사용하여 형성할 수도 있다.

상기 열처리(어닐)은 850℃ 이하의 온도에서 진행한다.

상기 산소 분위기는 이산화 수소(H₂O) 또는 수소(H₂)와 산소(O₂) 가스를 포함하는 습식(wet) 분위기에서 행해지는데, 이때 공급되는 산소는 상기 층간절연막(42)을 뚫고 가산화층(도 3의 40)까지 도달하여 상기 가산화층을 산화시킨다. 산화는 통상 산소 원자와 결합이 가능한 물질과 산소 원자를 결합하는 과정을 의미하는데, 임의의 물질층에 산소를 공급하여 이를 산화시키면 상기 임의의 물질층의 부피는 팽창된다. 이러한 부피 팽창은 상기 임의의 물질층을 구성하는 원자들과 산소 원자들이 결합하기 때문에 발생한다.

상기 갭 필링층(40a)은 가산화층(도 3의 40)을 산화하여 그 부피를 팽창시킨 것으로, 이에 의하면 게이트 전극(34) 사이의 공간(C 참조)이 상기 갭 필링층(40a)에 의해 어느 정도 채워지기 때문에, 층간절연막(42) 형성 시, 상기 게이트 전극(34) 사이의 공간에 보이드가 발생하거나 상기 게이트 전극(34) 사이의 층간절연막 표면(D 참조)에 심 현상이 발생하기 않는다.

도 5 내지 도 7은 본 발명의 다른 실시예에 의한 갭 필링 방법을 공정순서별로 설명하기 위해 도시한 단면도로서, 가산화층을 산화 방지막 전면에 형성하지 않고 게이트 전극 측벽에만 형성하여 산화한 경우를 설명한다.

도 2 및 도 3에서 설명한 바와 같은 공정 조건으로 가산화층(40)까지 형성한 후(도 5), 상기 가산화층을 이방성식각하여 상기 게이트 전극(34) 측벽에 가산화 스페이서(40b)를 형성한다 (도 6). 이후, 상기 도 4에서 설명한 바와 같은 공정 조건으로 층간절연막(42)을 형성한 후, 산소를 포함한 가스 분위기에서 결과물 기판을 열처리(어닐)하여 갭 필링층(40c)를 형성한다. 이때, 본 발명의 일 실시예에서는 상기 갭 필링층(도 4의 40a)을 게이트 전극(34)들 사이의 공간 뿐만아니라 게이트 전극(34)들 상부에도 형성하였으나, 본 실시예서는 갭 필링층(40c)은 상기 게이트 전극(34)들 사이(C 참조)에만 형성된다.

본 실시예에서는 갭 필링층이 필요한 부분, 예컨대 도 7의 경우 게이트 전극(34) 사이의 공간에만 갭 필링층을 형성하여, 이 공간에서 발생하는 보이드나 씸의 발생을 방지한다.

본 발명의 일 실시예 및 다른 실시예에서는 게이트 전극 사이의 공간을 채우는 공정에 대한 한하여 본 발명을 설명하였으나, 본 발명의 기술적 사상은 요부 및 철부가 있는 모든 패턴, 예컨대 소자 분리를 위한 트렌치 패턴, 게이트 라인 패턴 또는 비트 라인 패턴 등에 적용할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

본 발명에 의한 반도체 소자의 갭 필링 방법에 의하면, 요부와 철부가 있는 패턴의 측벽에 가산화층을 형성한 후 이를 산소 분위기에서의 열처리하여 그 부피를 팽창시킴으로써 패턴 사이의 공간을 효율적으로 채울 수 있어 보이드나 씸이 발생하지 않는 층간절연막을 형성할 수 있다.

Claims

요부와 철부가 있는 패턴 전면에 산화 방지막을 형성하는 공정;

상기 산화 방지막 전면에 가산화층을 형성하는 공정;

상기 가산화층이 형성되어 있는 기판 전면에 층간절연막을 형성하는 공정; 및

산소를 포함하는 가스 분위기에서 상기 층간절연막까지 형성되어 있는 결과물 기판을 어닐하여 상기 가산화층을 산화시킴으로써 갭 필링층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제1항에 있어서,

상기 산화 방지막은 실리콘 나이트라이드(SiN) 및 옥시 실리콘 나이트라이드(SiON) 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제1항에 있어서,

상기 가산화층은 산화에 의해 부피 팽창이 가능한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제3항에 있어서,

상기 가산화층은 비정질실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제4항에 있어서, 상기 비정질실리콘층은 열적 화학 기상 증착법 및 플라즈마 화학 기상 증착법 중 어느 한 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제4항에 있어서,

상기 비정질실리콘층은 50Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제1항에 있어서,

상기 층간절연막은 화학 기상 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제7항에 있어서,

상기 층간절연막은 O₃또는 O₂TEOS를 사용하여 증착한 USG, PSG 및 BPSG 중 어느 하나로 형성하는것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제7항에 있어서,

상기 층간절연막은 실란(SiH4)와 과산화 수소(H₂O₂)를 혼합한 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제1항에 있어서,

상기 층간절연막은 스핀 온 글래스(SOG)로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제1항에 있어서,

상기 산소를 포함한 가스 분위기는 이산화 수소(H₂0) 및 수소(H₂)와 산소(O₂)를 혼합한 가스 중 어느 하나로 된 습식 분위기인 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제1항에 있어서,

상기 어닐은 850℃ 이하의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제1항에 있어서,

요부 및 철부가 있는 상기 패턴은 소자 분리를 위한 트렌치 패턴, 게이트 라인 패턴 및 비트 라인 패턴 중 어느 하나인 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
요부와 철부가 있는 패턴 전면에 산화 방지막을 형성하는 공정;

상기 산화 방지막 전면에 가산화층을 형성하는 공정;

상기 가산화층을 이방성식각함으로써 상기 요부 및 철부의 측벽에 가산화 스페이서를 형성하는 공정;

상기 가산화 스페이서가 형성되어 있는 기판 전면에 층간절연막을 형성하는 공정; 및

산소를 포함하는 가스 분위기에서 상기 층간절연막까지 형성되어 있는 결과물 기판을 어닐하여 상기 가산화 스페이서를 산화시킴으로써 갭 필링층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제14항에 있어서,

상기 가산화층은 산화에 의해 부피 팽창이 가능한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제15항에 있어서,

상기 가산화층은 비정질실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제15항에 있어서,

상기 비정질실리콘층은 열적 화학 기상 증착법 및 플라즈마 화학 기상 증착법 중 어느 한 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제16항에 있어서,

상기 비정질실리콘층은 50Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 갭 필링 방법.
제14항에 있어서,

상기 산소를 포함한 가스 분위기는 이산화 수소(H₂0) 및 수소(H₂)와 산소(O₂)를 혼합한 가스 중 어느 하나로 된 습식 분위기인 것을 특징으로 하는 반도체 소자의 갭 필링 방법.