KR20060042498A - 반도체 소자의 워드 라인 스페이서 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 워드 라인 스페이서 형성 방법에 관한 것으로서, 질화막으로 워드 라인 스페이서를 형성한 후, 원자층 증착 방법으로 얇은 산화알루미늄 박막을 증착하여, 질화막 손실을 방지함으로써 LPC 콘택과 워드 라인간의 SAC 결함을 방지하고, BPSG 박막의 매립 특성 감소를 최소화할 수 있는 이점이 있다.
이를 위해 본 발명은 워드 라인 스택을 형성하는 단계, 워드 라인 스택에 스페이서 박막을 형성하는 단계, 스페이서 박막 위에 셀 스페이서 질화막을 증착하는 단계, 셀 스페이서 질화막 위에 보호막을 증착하는 단계, 보호막 위에 층간 절연막을 증착하는 단계, 및 층간 절연막의 매립을 위한 열처리를 실시하는 단계를 포함하는 반도체 소자의 워드 라인 스페이서 형성 방법을 제공한다.
워드 라인, 스페이서 박막, BPSG, 층간 절연막

Description

반도체 소자의 워드 라인 스페이서 형성 방법{Method for forming word line spacer of semiconductor device}
도 1은 BPSG 어닐 처리 전후에 질화막의 두께 변화를 나타낸 도면이다.
도 2 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 워드 라인 스페이서 형성 방법을 설명하기 위한 단면도이다.
-도면의 주요 부분에 대한 부호의 설명-
21 : 반도체 기판 22 : 스페이서 박막
31 : 버퍼 산화막 32 : 질화막
41 : 게이트 스페이서 산화막 51 : 마스크
61 : 셀 오픈 마스크 71 : 셀 스페이서 질화막
81 : 산화알루미늄 박막 91: 층간 절연막
92 : 보이드(void)
본 발명은 반도체 소자의 워드 라인 스페이서 형성 방법에 관한 것으로, 특히 질화막 손실을 방지하여 자기정렬 콘택(Self Align Contact: SAC)결함(fail)을 방지하고, BPSG 박막의 매립 특성 감소를 최소화할 수 있는 반도체 소자의 워드 라인 스페이서 형성 방법에 관한 것이다.
일반적으로 DRAM에서 메모리 소자 내에 데이터를 저장하기 위해 필요한 최소한의 소자가 집합된 영역이 셀(Cell)영역이고, 셀 영역과 셀 영역에 직접 연결된 디코더 등의 회로를 제외한 나머지 영역이 주변(Peri)영역이다.
워드 라인(word line)은 셀 영역내에 있으며 셀을 선택하는 역할을 하고, 비트 라인(bit line)은 선택된 셀에 데이터를 전달하는 역할을 한다. 이때, 메모리 소자의 주변 영역에서는 워드 라인과 비트 라인이 콘택된다.
이러한 워드 라인과 비트 라인은 신호 지연을 방지하기 위하여 전도성이 우수한 물질로 형성되어야 한다.
종래 기술에서 워드 라인 스페이서(word line spacer)는 자기정렬 콘택 공정을 위하여 질화막을 사용하고 있고, 층간 절연막(Inter Layer Dielectric: ILD)으로 BPSG(Boron Phosphorous Silicate Glass) 박막을 증착한 후 열처리를 이용하여 워드 라인간을 매립한다.
그리고 소자가 틀어짐(device shrink)에 따라 질화막의 두께가 얇아지는 점을 개선하고, BPSG 박막의 매립 특성을 향상시키기 위해, 열처리 방법을 N2 어닐 방법에서 습식 산화(Wet(H2O)Oxidation)방법으로 변경하여 BPSG 플로우를 향상시키 고 있다.
이때, 습식 산화가 진행되는 동안 BPSG 박막 내의 인(Phosphorous)에 의한 화학 반응으로 질화막의 손실이 발생된다.
그러면, 도 1을 참조하여 상기 문제점을 상세히 설명하기로 한다. 도 1은 BPSG 어닐 전후에 따른 질화막의 두께 변화를 나타낸 도면이다.
도 1에 도시된 바와 같이, 820℃의 온도로 30분간 H2O를 이용하여 BPSG 어닐 을 하면, 질화막의 두께가 150Å(10)에서 110Å(11)으로 줄어들어 40Å의 손실이 발생됨을 알 수 있다.
질화막의 손실은 LPC(Landing Plug Contact)식각시 자기정렬 콘택트 결함 발생 가능성을 증가시키고, 워드 라인의 측면 스페이서 확보를 어렵게 하여 게이트의 특성을 저하시키는 문제를 발생시킨다.
물론, 이를 해결하기 위한 방법으로, 단순히 질화막의 두께를 증가시키는 방법을 이용하면 자기정렬 콘택 결함 및 워드 라인의 측면 스페이서에 관한 문제점은 해결할 수 있다. 그러나, 이와 같은 방법을 이용하면 워드 라인간 공간이좁아 져 BPSG가 매립되지 않아 보이드(Void)가 발생되는 문제점이 있다.
또한 다른 방법으로서, 상기의 보이드 문제를 해결하기 위해 BPSG 어닐 진행시 온도 및 시간을 증가시키는 방법도 있으나, 이또한 질화막의 손실을 증가시켜 근본적인 해결책이 되지 못하는 문제점이 있다.
본 발명의 목적은, 반도체 소자의 워드 라인 스페이서 형성시 질화막 손실을 방지하고, LPC와 워드 라인간의 SAC 결함을 방지할 수 있는 반도체 소자의 워드 라인 스페이서 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은, 워드 라인간 스페이서 증가를 최소화함으로써 BPSG 박막의 매립 특성 감소를 최소화할 수 있는 반도체 소자의 워드 라인 스페이서 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, BPSG 어닐시, 소자의 틀어짐에 따른 매립 특성 향상을 위하여 어닐 공정의 온도 및 시간을 자유롭게 조절할 수 있는 반도체 소자의 워드 라인 스페이서 형성 방법을 제공하는 것이다.
상기 목적들을 달성하기 위하여, 본 발명은 반도체 소자의 워드 라인 스페이서 형성 방법에 있어서, 반도체 기판 상에 워드 라인 스택을 형성하는 단계, 상기 워드 라인 스택에 스페이서 박막을 형성하는 단계, 상기 스페이서 박막 위에 셀 스페이서 질화막을 증착하는 단계, 상기 셀 스페이서 질화막 위에 보호막을 증착하는 단계, 상기 보호막 위에 층간 절연막을 증착하는 단계, 및 상기 층간 절연막의 매립을 위한 열처리를 실시하는 단계를 포함하는 반도체 소자의 워드 라인 스페이서 형성 방법을 제공한다.
본 발명의 상기 스페이서 박막 형성 결과, 셀영역에 형성된 상기 스페이서 박막은 버퍼 산화막과 게이트 스페이서 질화막인 것이 바람직하다.
또한, 주변회로 영역에 형성된 상기 스페이서 박막은 버퍼산화막, 게이트 스페이서 질화막 및 게이트 스페이서 산화막인 것이 바람직하다.
또한, 상기 보호막은 산화알루미늄막 또는 ALD 산화막으로 형성하는 것이 바람직하다.
또한, 상기 보호막은 원자층 증착법 또는 플라즈마인가 원자층 증착법에 의해 형성하는 것이 바람직하다.
또한, 상기 보호막의 두께는 5 ∼ 15Å으로 형성하는 것이 바람직하다.
또한, 상기 층간 절연막은 BPSG막인 것을 특징으로 한다.
또한, 상기 보호막은 ALD 산화막으로 하되, 상기 ALD 산화막을 200℃ 이하에서 증착하는 경우, 600℃ 이상인 임의의 온도에서 급속 열처리 공정 또는 열처리 로(furnace)에 의한 열처리를 실시하는 것이 바람직하다.
이하, 본 발명에 따른 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명하기로 한다.
도 2 내지 도 10은 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 워드 라인 스페이서 형성 방법을 설명하기 위한 단면도이다.
도 2에 반도체 기판(21)상의 셀 영역과 주변 영역에 워드 라인 스택(22)이 형성된 상태의 단면도가 도시되어 있다.
워드 라인 박막 종류와 스택 및 이온주입 방식은 소자에 따라 다를 수 있어 설명에서 제외하며 본 발명에서는 워드 라인 스페이서 형성에 대해서만 다룬다.
또한, 이하에서는 규소 화합물로서 텅스텐 실리사이드(WSi)를 전극으로 사용하는 소자를 예로 들어 설명한다.
도 3에 텅스텐 실리사이드를 전극으로 사용하는 소자에서 셀 스페이서 질화막을 증착하기 전에 스페이서 박막이 증착된 경우의 단면도가 도시되어 있다. 이때 금속이온플라즈마(IMP) 공정은 제외하였다.
도 3에 도시한 바와 같이, 먼저 게이트 산화공정(도시하지 않음)을 실시한 후, 질화막의 인력에 의한 실리콘 기판의 스트레스를 완화하는 역할을 하는 버퍼 산화막(31)을 형성한다. 그리고, 상기 버퍼 산화막(31)위에 후속 공정에서 습식 식각에 의해 게이트 스페이서 산화막 제거시 장벽막으로 기능하도록 하기 위한 질화막(32)을 증착한다.
이어서 도 4에 도시한 바와 같이, 상기 질화막(32)위에 게이트 스페이서 산화막(41)을 증착한다. 그리고 도 5에 도시한 바와 같이, 마스크(51)를 이용하여 셀 영역은 가리고, 주변 영역에만 식각공정을 하여 게이트 스페이서 산화막(41)을 형성한다.
이후, 도 6에 도시한 바와 같이, 셀 오픈 마스크(61)를 이용하여 셀 지역의 게이트 스페이서 산화막(41)을 제거한다.
상술한 바와 같이, 텅스텐 실리사이드를 전극으로 사용하는 소자의 경우 후술하는 셀 스페이서 질화막 증착 전 스페이서 박막은 셀 지역의 경우 산화막/질화막의 이중 레이어로 구성되나, 주변 회로 영역은 산화막/질화막/산화막의 3중층으로 구성된다.
다만, 상기 스페이서 박막은 장치(device)나 워드 라인 전극에 따라 적층구조에 변경이 가능하므로, 상기와 같은 구조와 달리 생성될 수도 있다.
이후 도 7에 도시한 바와 같이, 셀 스페이서 질화막(71)을 증착한다.
이어서, 도 8에 도시한 바와 같이, 산화알루미늄 박막(81)을 증착한다.
이때, 상기 산화알루미늄막으로는 분자구조에 따라 Al2O3등 다양한 산화알루미늄 화합물이 사용될 수 있다. 상기 산화알루미늄 박막(81)은 워드 라인간 간격의 감소를 최소화하면서 매우 균일하게 증착하기 위하여 원자층 증착 방법(ALD)으로 5 ∼ 15Å 사이로 매우 얇게 증착한다. 원자층 증착법은 단차 도포성(Step coverage)이 우수하고 기판에 원자층이 균일하게 증착되며 반복 실시 횟수인 박막의 두께를 조절할 수 있다는 장점이 있다.
이외에도, 산화알루미늄 박막의 생산성을 증대하기 위하여 플라즈마를 여기하는 플라즈마인가 원자층 증착법(PEALD : Plasme Enhanced Atomic Layer Deposition) 방법으로 산화알루미늄 박막을 증착할 수도 있다.
플라즈마인가 원자층 증착법은 원자층 증착법의 장점을 그대로 유지하면서 증착속도를 높여 공정시간을 줄이고, 반응가스의 반응도를 높여서 공정 온도범위를 넓히며 보다 조밀한 박막을 얻을 수 있는 장점이 있다.
산화알루미늄과 같은 산화물의 경우 200℃의 온도에서 플라즈마인가 원자층 증착법으로 증착한 박막의 증착속도가 원자층 증착에 비하여 약 1.5 배 향상되었고, 조밀도도 우수하다. 또한, 산화알루미늄 박막 대용으로 ALD 산화막을 5 ∼ 15Å 사이로 매우 얇게 증착할 수도 있다. 그리고 200℃ 이하의 저온에서 ALD 산화막 을 증착하는 경우, ALD 산화막의 조밀도를 높이기 위해 600℃ 이상의 온도에서 급속 열처리 공정(Rapid thermal process: RTP) 또는 열처리 로(furnace)에 의한 열처리가 실시될 수도 있다.
이후 도 9에 도시한 바와 같이, 층간 절연막(91)을 증착한다. 이 때 층간절연막은 BPSG를 증착할 수 있다. 그런데 BPSG만을 증착한 경우, BPSG가 매립되지 않아 보이드(92)가 발생될 수 있다.
따라서, 도 10에 도시한 바와 같이, BPSG 박막을 매립하기 위하여 열처리를 진행함으로써 보이드를 제거한다. 이때, 셀 스페이서 질화막(71)상부에 위치한 산화알루미늄 박막(81)이 장벽막이 되어 BPSG 박막의 매립을 위한 열처리 동안 셀 스페이서 질화막(71)의 손실이 없으며, 소자의 수축에 따른 매립 특성 증가를 위해 어닐의 온도 및 시간을 자유롭게 조절할 수 있다.
정리하면, 본 발명은 셀 스페이서 질화막 위에 산화알루미늄 박막을 원자증착법을 통하여 형성함으로써, 이후 BPSG(Boro Phosphorous Silicate Glass)박막에 대한 습식 어닐에 의해 상기 셀 스페이서 질화막에 손실이 발생하는 것을 방지할 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 워드 라인 스페이서 형성 방법은 산화알루미늄 박막이 BPSG 어닐시 인(P)의 질화막과의 반응에 대한 장벽막이 될 수 있도록 하여 질화막 손실을 방지하여 LPC와 워드 라인간의 SAC결함을 방 지할 수 있다.
또한, 본 발명은 원자층 증착 방식을 사용함으로써 매우 얇은 산화알루미늄 박막을 증착할 수 있어 워드 라인간 스페이서 증가를 최소화함으로써 BPSG 박막의 매립 특성 감소를 최소화할 수 있다.
또한, 본 발명은 BPSG 어닐시 온도 및 시간을 증가시키면 매립 특성은 향상되지만 질화막 손실이 증가하는 종래 기술의 문제점을 해결함으로써 소자 축소에 따른 매립 특성 향상을 위한 어닐 공정의 온도 및 시간을 자유롭게 조절할 수 있도록 한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

Claims (8)

  1. 반도체 기판 상에 워드 라인 스택을 형성하는 단계,
    상기 워드 라인 스택에 스페이서 박막을 형성하는 단계,
    상기 스페이서 박막 위에 셀 스페이서 질화막을 증착하는 단계,
    상기 셀 스페이서 질화막 위에 보호막을 증착하는 단계,
    상기 보호막 위에 층간 절연막을 증착하는 단계,
    상기 층간 절연막에 열처리를 하는 단계를 포함하는 반도체 소자의 워드 라인 스페이서 형성 방법.
  2. 제 1항에 있어서, 상기 스페이서 박막 형성 결과, 셀영역에 형성된 상기 스페이서 박막은 버퍼 산화막과 게이트 스페이서 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 워드 라인 스페이서 형성방법.
  3. 제 1항에 있어서, 상기 스페이서 박막 형성 결과, 주변회로 영역에 형성된 상기 스페이서 박막은 버퍼산화막, 게이트 스페이서 질화막 및 게이트 스페이서 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 워드 라인 스페이서 형성방법.
  4. 제 1항에 있어서, 상기 보호막은 산화알루미늄막 또는 ALD 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 워드 라인 스페이서 형성방법.
  5. 제 1항에 있어서, 상기 보호막은 원자층 증착법 또는 플라즈마인가 원자층 증착법에 의해 형성하는 것을 특징으로 하는 반도체 소자의 워드 라인 스페이서 형성방법.
  6. 제1항에 있어서, 상기 보호막의 두께는 5 ∼ 15Å인 것을 특징으로 하는 반도체 소자의 워드 라인 스페이서 형성방법.
  7. 제 1항에 있어서, 상기 층간 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 워드 라인 스페이서 형성방법.
  8. 제 1항에 있어서, 상기 보호막은 ALD 산화막으로 하되,
    상기 ALD 산화막을 200℃ 이하에서 증착하는 경우, 600℃ 이상인 임의의 온 도에서 급속 열처리 공정 또는 열처리 로(furnace)에 의한 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 워드 라인 스페이서 형성방법.
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Publication number Priority date Publication date Assignee Title
KR100776156B1 (ko) * 2006-08-31 2007-11-15 동부일렉트로닉스 주식회사 씨모스 이미지센서의 제조방법
US9048193B2 (en) 2012-08-27 2015-06-02 Samsung Electronics Co., Ltd. Method of forming a step pattern structure

Cited By (2)

* Cited by examiner, † Cited by third party
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KR100776156B1 (ko) * 2006-08-31 2007-11-15 동부일렉트로닉스 주식회사 씨모스 이미지센서의 제조방법
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